JP2000206926A - プラズマディスプレ―パネルの駆動装置 - Google Patents
プラズマディスプレ―パネルの駆動装置Info
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Abstract
(57)【要約】
【課題】 本発明は高速駆動に適し、かつコントラスト
を向上させることができるプラズマディスプレーパネル
の駆動方法を提供することにある。 【解決手段】 本発明によるプラズマディスプレーパネ
ルの駆動方法は、画素セルの中の任意の選択されたライ
ン上の画素セルをライティング放電させるステップと、
ライティング放電された画素セルの中の特定の画素セル
をアドレス放電させることで特定の画素セルを選択する
ステップと、特定の画素セルの放電を維持放電パルスに
よって維持させ、かつ特定の画素セルの以外の画素セル
の放電を自家消去させるステップを含む。
を向上させることができるプラズマディスプレーパネル
の駆動方法を提供することにある。 【解決手段】 本発明によるプラズマディスプレーパネ
ルの駆動方法は、画素セルの中の任意の選択されたライ
ン上の画素セルをライティング放電させるステップと、
ライティング放電された画素セルの中の特定の画素セル
をアドレス放電させることで特定の画素セルを選択する
ステップと、特定の画素セルの放電を維持放電パルスに
よって維持させ、かつ特定の画素セルの以外の画素セル
の放電を自家消去させるステップを含む。
Description
【０００１】
【発明が属する技術分野】本発明はプラズマディスプレ
ーパネルの駆動方法に関し、特に高速駆動に適合すると
ともに、コントラストを向上させることができるプラズ
マディスプレーパネルの駆動方法に関する。
ーパネルの駆動方法に関し、特に高速駆動に適合すると
ともに、コントラストを向上させることができるプラズ
マディスプレーパネルの駆動方法に関する。
【０００２】
【従来の技術】最近、フラットパネルディスプレー装置
として大型パネルの製作が容易なプラズマディスプレー
パネル（以下“ＰＤＰ”という）が注目を浴びている。
ＰＤＰは画素の放電期間を調節して画像を表示してい
る。このようなＰＤＰとしては、図１に示したように三
つの電極を具備して交流電圧によって駆動する交流型Ｐ
ＤＰが代表的である。
として大型パネルの製作が容易なプラズマディスプレー
パネル（以下“ＰＤＰ”という）が注目を浴びている。
ＰＤＰは画素の放電期間を調節して画像を表示してい
る。このようなＰＤＰとしては、図１に示したように三
つの電極を具備して交流電圧によって駆動する交流型Ｐ
ＤＰが代表的である。
【０００３】図１は放電セルがマトリックス形態で配置
されている交流型ＰＤＰの一例である。交流型ＰＤＰは
上板とした板とを有している。上板は、上部基板（１
０）にスキャン電極（１２Ａ）、サステイニング電極
（１２Ｂ）を形成し、それらの電極を生成させた基板の
上に上部誘電体層（１４）と保護膜（１６）とを形成さ
せてある。下板は、下部基板（１８）にアドレス電極
（２０）を形成させ、その電極を形成させた基板の上に
下部誘電体層（２２）を電極を覆うように形成し、その
誘電体層（２２）の上に一定の間隔で隔壁（２４）を形
成させ、その隔壁の両面と誘電体層（２２）の表面に蛍
光体層（２６）を形成させている。上部基板（１０）と
下部基板（１８）は隔壁（２４）によって平行に離隔さ
れる。スキャン電極（１２Ａ）とサステイニング電極
（１２Ｂ）は一つの画素に一対として上部基板（１０）
上に並んで形成される。上部誘電体層（１４）と下部誘
電体層（２２）にはプラズマ放電の時発生された壁電荷
が蓄積される。保護膜（１６）はプラズマ放電の時発生
されたスパタリングによる上部誘電体層（１４）の損傷
を防ぐだけでなく、２次電子の放出効率を高めるために
形成されている。保護膜（１６）には通常酸化マグネシ
ウム（ｍ−ｇＯ）が利用される。アドレス電極（２０）
はスキャン電極（１２Ａ）及びサステイニング電極（１
２Ｂ）と交差される方向にそれぞれの画素に１本ずつ多
数平行に形成されている。このアドレス電極（２０）に
はデータ信号が供給される。隔壁（２４）はアドレス電
極（２０）と平行に形成される。この隔壁（２４）は放
電によって生成された紫外線及び可視光が隣接した放電
セルに漏れるのを防ぐ。蛍光体層（２６）は下部誘電体
層（２２）及び隔壁（２４）の表面に塗布されて赤色、
緑色または青色の中のいずれか一つの可視光線を発生す
る。上／下板と隔壁の間に設けられた放電区間にはガス
放電のための不活性ガスが注入される。
されている交流型ＰＤＰの一例である。交流型ＰＤＰは
上板とした板とを有している。上板は、上部基板（１
０）にスキャン電極（１２Ａ）、サステイニング電極
（１２Ｂ）を形成し、それらの電極を生成させた基板の
上に上部誘電体層（１４）と保護膜（１６）とを形成さ
せてある。下板は、下部基板（１８）にアドレス電極
（２０）を形成させ、その電極を形成させた基板の上に
下部誘電体層（２２）を電極を覆うように形成し、その
誘電体層（２２）の上に一定の間隔で隔壁（２４）を形
成させ、その隔壁の両面と誘電体層（２２）の表面に蛍
光体層（２６）を形成させている。上部基板（１０）と
下部基板（１８）は隔壁（２４）によって平行に離隔さ
れる。スキャン電極（１２Ａ）とサステイニング電極
（１２Ｂ）は一つの画素に一対として上部基板（１０）
上に並んで形成される。上部誘電体層（１４）と下部誘
電体層（２２）にはプラズマ放電の時発生された壁電荷
が蓄積される。保護膜（１６）はプラズマ放電の時発生
されたスパタリングによる上部誘電体層（１４）の損傷
を防ぐだけでなく、２次電子の放出効率を高めるために
形成されている。保護膜（１６）には通常酸化マグネシ
ウム（ｍ−ｇＯ）が利用される。アドレス電極（２０）
はスキャン電極（１２Ａ）及びサステイニング電極（１
２Ｂ）と交差される方向にそれぞれの画素に１本ずつ多
数平行に形成されている。このアドレス電極（２０）に
はデータ信号が供給される。隔壁（２４）はアドレス電
極（２０）と平行に形成される。この隔壁（２４）は放
電によって生成された紫外線及び可視光が隣接した放電
セルに漏れるのを防ぐ。蛍光体層（２６）は下部誘電体
層（２２）及び隔壁（２４）の表面に塗布されて赤色、
緑色または青色の中のいずれか一つの可視光線を発生す
る。上／下板と隔壁の間に設けられた放電区間にはガス
放電のための不活性ガスが注入される。
【０００４】図２を参照すると、ＰＤＰ（３０）はｍ×
ｎ個の画素セル（１）がマトリックス形態で配置されて
おり、それぞれがスキャン電極ライン（Ｙ１〜Ｙｍ）、
サステイニング電極ライン（Ｚ１〜Ｚｍ）及びアドレス
電極（Ｘ１〜Ｘｎ）と結合されている。そのＰＤＰ（３
０）を駆動する交流型ＰＤＰの駆動装置は、スキャン電
極ライン（Ｙ１〜Ｙｍ）を駆動するスキャン電極駆動部
（３２）と、サステイニング電極ライン（Ｚ１〜Ｚｍ）
を駆動するサステイニング駆動部（３４）とを備えてお
り、さらに奇数番目のアドレス電極ライン（Ｘ１、Ｘ
３、…、Ｘｎ−３、Ｘｎ−１）と偶数番目のアドレス電
極ライン（Ｘ２、Ｘ４、…、Ｘｎ−２、Ｘｎ）を分割駆
動する第１及び第２の二つのアドレス電極駆動部（３６
Ａ、３６Ｂ）を具備する。スキャン電極駆動部（３２）
はスキャン電極ライン（Ｙ１〜Ｙｍ）に順次にスキャン
パルスとサステイニングパルスを供給して画素セル
（１）をライン単位で順次的に走査し、かつｍ×ｎ個の
画素セル（１）それぞれで放電を持続させる。サステイ
ニング駆動部（３４）はサステイニング電極ライン（Ｚ
１〜Ｚｎ）すべてにサステイニングパルスを供給する。
第１及び第２アドレス電極駆動部（３６Ａ、３６Ｂ）は
スキャンパルスに同期して映像データをアドレス電極ラ
イン（Ｘ１〜Ｘｎ）に供給する。第１アドレス電極駆動
部（３６Ａ）は奇数番目アドレス電極ライン（Ｘ１、Ｘ
３、…、Ｘｎ−３、Ｘｎ−１）に映像データを供給する
一方、第２アドレス電極駆動部（３６Ｂ）は偶数番目ア
ドレス電極ライン（Ｘ２、Ｘ４、…、Ｘｎ−２、Ｘｎ）
に映像データを供給する。
ｎ個の画素セル（１）がマトリックス形態で配置されて
おり、それぞれがスキャン電極ライン（Ｙ１〜Ｙｍ）、
サステイニング電極ライン（Ｚ１〜Ｚｍ）及びアドレス
電極（Ｘ１〜Ｘｎ）と結合されている。そのＰＤＰ（３
０）を駆動する交流型ＰＤＰの駆動装置は、スキャン電
極ライン（Ｙ１〜Ｙｍ）を駆動するスキャン電極駆動部
（３２）と、サステイニング電極ライン（Ｚ１〜Ｚｍ）
を駆動するサステイニング駆動部（３４）とを備えてお
り、さらに奇数番目のアドレス電極ライン（Ｘ１、Ｘ
３、…、Ｘｎ−３、Ｘｎ−１）と偶数番目のアドレス電
極ライン（Ｘ２、Ｘ４、…、Ｘｎ−２、Ｘｎ）を分割駆
動する第１及び第２の二つのアドレス電極駆動部（３６
Ａ、３６Ｂ）を具備する。スキャン電極駆動部（３２）
はスキャン電極ライン（Ｙ１〜Ｙｍ）に順次にスキャン
パルスとサステイニングパルスを供給して画素セル
（１）をライン単位で順次的に走査し、かつｍ×ｎ個の
画素セル（１）それぞれで放電を持続させる。サステイ
ニング駆動部（３４）はサステイニング電極ライン（Ｚ
１〜Ｚｎ）すべてにサステイニングパルスを供給する。
第１及び第２アドレス電極駆動部（３６Ａ、３６Ｂ）は
スキャンパルスに同期して映像データをアドレス電極ラ
イン（Ｘ１〜Ｘｎ）に供給する。第１アドレス電極駆動
部（３６Ａ）は奇数番目アドレス電極ライン（Ｘ１、Ｘ
３、…、Ｘｎ−３、Ｘｎ−１）に映像データを供給する
一方、第２アドレス電極駆動部（３６Ｂ）は偶数番目ア
ドレス電極ライン（Ｘ２、Ｘ４、…、Ｘｎ−２、Ｘｎ）
に映像データを供給する。
【０００５】このような交流型ＰＤＰは放電の時間に依
存して光量を調節してグレーレベルを実現している。す
なわち、交流型ＰＤＰでは放電時間が調節されて画像の
明暗及び色度が異なる。このために、交流型ＰＤＰはＡ
ＤＳ（Addressing Display Separated）方式の駆動方式
が主に使用されている。このＡＤＳ方式のＰＤＰ駆動方
法は得ようとするグレーレベルに応じて一つのフレーム
を多数のサブフィールドに分割し、サブフィールドそれ
ぞれはアドレス期間と互いに異なるサステイニング期間
に分けられる。例えば、２５６グレーレベルで画像を表
示しようとする場合に１/６０秒に該当するフレーム期
間は８個のサブフィールド（ＳＦ１〜ＳＦ８）で分けら
れる。その８個のサブフィールド（ＳＦ１〜ＳＦ８）の
それぞれはアドレス期間とサステイニング期間でまた分
けられる。
存して光量を調節してグレーレベルを実現している。す
なわち、交流型ＰＤＰでは放電時間が調節されて画像の
明暗及び色度が異なる。このために、交流型ＰＤＰはＡ
ＤＳ（Addressing Display Separated）方式の駆動方式
が主に使用されている。このＡＤＳ方式のＰＤＰ駆動方
法は得ようとするグレーレベルに応じて一つのフレーム
を多数のサブフィールドに分割し、サブフィールドそれ
ぞれはアドレス期間と互いに異なるサステイニング期間
に分けられる。例えば、２５６グレーレベルで画像を表
示しようとする場合に１/６０秒に該当するフレーム期
間は８個のサブフィールド（ＳＦ１〜ＳＦ８）で分けら
れる。その８個のサブフィールド（ＳＦ１〜ＳＦ８）の
それぞれはアドレス期間とサステイニング期間でまた分
けられる。
【０００６】図３は交流型ＰＤＰの駆動波形を表す。図
３を参照すると、アドレス電極ライン（Ｘ）にはアドレ
ス期間にライティングパルス（ＷＰ）が供給されて、ス
キャン電極ライン（Ｙ）にはアドレス期間とサステイニ
ン期間にそれぞれスキャンパルス（−−ＳＣＰ）とサス
テイニングパルス（ＳＵＳＰ）が供給される。そしてサ
ステイニング電極ライン（Ｚ）にはサステイニングパル
ス（ＳＵＳＰ）が供給される。アドレス期間の中、ライ
ティングパルス（ＷＰ）が供給され始めるｔ１時点でア
ドレス電極ライン（Ｘ）とスキャン電極ライン（Ｙ）の
間にアドレス放電が起きる。この時、サステイニング電
極ライン（Ｚ）には所定のレベルの直流電圧が供給され
る。この直流電圧はアドレス電極ライン（Ｘ）とスキャ
ン電極ライン（Ｙ）の間にアドレス放電が安定的に起こ
るようにする。このアドレス放電によってｔ２時点では
放電空間内の誘電体層（１４）上に壁電荷が蓄積され
る。すなわち、ライティングパルス（ＷＰ）は壁電荷が
確実に形成されるように大略３μｓ以上のパルス幅を有
する。続いて、サステイニング期間がｔ３時点から始ま
る。このサステイニング期間の間スキャン電極ライン
（Ｙ）とサステイニング電極ライン（Ｚ）の間には交互
にサステイニングパルス（ＳＵＳＰ）が加えられ、アド
レス放電時に選択されたセルで放電を生じさせる。すな
わち、ｔ３時点で、スキャン電極ライン（Ｙ）にサステ
イニングパルス（ＳＵＳＰ）が供給されてサステイニン
グ放電が起きる。このサステイニングパルス（ＳＵＳ
Ｐ）がハイレベルを維持しているｔ４時点までに誘電体
層（１４）に壁電荷が蓄積される。この壁電荷は放電空
間内の電界が維持されるようにするメモリ効果を誘発す
る。すなわち、壁電荷によって形成された電界とサステ
イニングパルス（ＳＵＳＰ）によって形成される電界に
よってサステイニング放電が起きる。従って、壁電荷が
形成されていない画素セル（１）内ではサステイニング
パルス（ＳＵＳＰ）が印加されても放電は起きない。ス
キャン電極ライン（Ｙ）に供給されるサステイニングパ
ルス（ＳＵＳＰ）がローレベルに変化する一方サステイ
ニングライン（Ｚ）に供給されるサステイニングパルス
（ＳＵＳＰ）が供給され始めるｔ５時点で、スキャン電
極ライン（Ｙ）とサステイニング電極ライン（Ｚ）の間
にサステイニング放電がまた生じ、ｔ６時点までに壁電
荷が形成される。このようにして、スキャン電極ライン
（Ｙ）とサステイニング電極ライン（Ｚ）に交互に供給
されるサステイニングパルス（ＳＵＳＰ）によってサス
テイニング放電と壁電荷形成が連続的に起きてアドレス
放電によって選択された画素セル（１）の放電を維持さ
せる。サステイニング期間に続いて、消去期間のｔ７時
点と８ｔ時点の間にスキャン電極ライン（Ｙ）には消去
パルス（ＥＰ）が供給される。この消去パルス（ＥＰ）
の電圧レベルはサステイニングパルス（ＳＵＳＰ）より
低く設定されて、パルス幅もサステイニングパルス（Ｓ
ＵＳＰ）より狭く（大略１μｓ）設定される。この消去
パルス（ＥＰ）によってスキャン電極ライン（Ｙ）とサ
ステイニング電極ライン（Ｚ）の間に放電が起きる。し
かし消去パルス（ＥＰ）のパルス幅は壁電荷が形成され
る時間より短く設定されているので、壁電荷が生ぜず、
以後にサステイニングパルスが印加されても放電が起き
ない。これによって、消去パルス（ＥＰ）によってサス
テイニング放電が終了する。
３を参照すると、アドレス電極ライン（Ｘ）にはアドレ
ス期間にライティングパルス（ＷＰ）が供給されて、ス
キャン電極ライン（Ｙ）にはアドレス期間とサステイニ
ン期間にそれぞれスキャンパルス（−−ＳＣＰ）とサス
テイニングパルス（ＳＵＳＰ）が供給される。そしてサ
ステイニング電極ライン（Ｚ）にはサステイニングパル
ス（ＳＵＳＰ）が供給される。アドレス期間の中、ライ
ティングパルス（ＷＰ）が供給され始めるｔ１時点でア
ドレス電極ライン（Ｘ）とスキャン電極ライン（Ｙ）の
間にアドレス放電が起きる。この時、サステイニング電
極ライン（Ｚ）には所定のレベルの直流電圧が供給され
る。この直流電圧はアドレス電極ライン（Ｘ）とスキャ
ン電極ライン（Ｙ）の間にアドレス放電が安定的に起こ
るようにする。このアドレス放電によってｔ２時点では
放電空間内の誘電体層（１４）上に壁電荷が蓄積され
る。すなわち、ライティングパルス（ＷＰ）は壁電荷が
確実に形成されるように大略３μｓ以上のパルス幅を有
する。続いて、サステイニング期間がｔ３時点から始ま
る。このサステイニング期間の間スキャン電極ライン
（Ｙ）とサステイニング電極ライン（Ｚ）の間には交互
にサステイニングパルス（ＳＵＳＰ）が加えられ、アド
レス放電時に選択されたセルで放電を生じさせる。すな
わち、ｔ３時点で、スキャン電極ライン（Ｙ）にサステ
イニングパルス（ＳＵＳＰ）が供給されてサステイニン
グ放電が起きる。このサステイニングパルス（ＳＵＳ
Ｐ）がハイレベルを維持しているｔ４時点までに誘電体
層（１４）に壁電荷が蓄積される。この壁電荷は放電空
間内の電界が維持されるようにするメモリ効果を誘発す
る。すなわち、壁電荷によって形成された電界とサステ
イニングパルス（ＳＵＳＰ）によって形成される電界に
よってサステイニング放電が起きる。従って、壁電荷が
形成されていない画素セル（１）内ではサステイニング
パルス（ＳＵＳＰ）が印加されても放電は起きない。ス
キャン電極ライン（Ｙ）に供給されるサステイニングパ
ルス（ＳＵＳＰ）がローレベルに変化する一方サステイ
ニングライン（Ｚ）に供給されるサステイニングパルス
（ＳＵＳＰ）が供給され始めるｔ５時点で、スキャン電
極ライン（Ｙ）とサステイニング電極ライン（Ｚ）の間
にサステイニング放電がまた生じ、ｔ６時点までに壁電
荷が形成される。このようにして、スキャン電極ライン
（Ｙ）とサステイニング電極ライン（Ｚ）に交互に供給
されるサステイニングパルス（ＳＵＳＰ）によってサス
テイニング放電と壁電荷形成が連続的に起きてアドレス
放電によって選択された画素セル（１）の放電を維持さ
せる。サステイニング期間に続いて、消去期間のｔ７時
点と８ｔ時点の間にスキャン電極ライン（Ｙ）には消去
パルス（ＥＰ）が供給される。この消去パルス（ＥＰ）
の電圧レベルはサステイニングパルス（ＳＵＳＰ）より
低く設定されて、パルス幅もサステイニングパルス（Ｓ
ＵＳＰ）より狭く（大略１μｓ）設定される。この消去
パルス（ＥＰ）によってスキャン電極ライン（Ｙ）とサ
ステイニング電極ライン（Ｚ）の間に放電が起きる。し
かし消去パルス（ＥＰ）のパルス幅は壁電荷が形成され
る時間より短く設定されているので、壁電荷が生ぜず、
以後にサステイニングパルスが印加されても放電が起き
ない。これによって、消去パルス（ＥＰ）によってサス
テイニング放電が終了する。
【０００７】このようなＰＤＰの駆動方法は、ライティ
ングパルス（ＷＰ）が供給される画素セル（１）の発光
可否によって選択的書込み方式と選択的消去方式に分け
られる。選択的書込み方式はライティングパルス（Ｗ
Ｐ）が供給される画素セル（１）をアドレス期間にター
ンオンさせた後、該当画素セル（１）にサステイニング
放電と消去放電を連続的に起こす。この選択的書込み方
式では以前のフレームで放電が起きた画素セル（１）と
放電が起きない画素セル（１）が共存することができる
ので、すべての画素セル内の電界を均質にするためにア
ドレス放電またはライティング放電の前に全画面を初期
化するリセット放電が必要となる。しかし選択的書込み
方式は前述したように壁電荷を充分に形成させるために
アドレス電極ライン（Ｘ）に供給されるライティングパ
ルスパルス（ＷＰ）の幅が少なくとも３μｓ以上でなけ
ればならないので、非表示期間である走査期間を含むア
ドレス期間が長くなるという問題点がある。即ち、スキ
ャン電極ライン（Ｙ）に３μｓ以上の走査期間が必要と
なるのでその分の表示期間であるサステイニング期間が
短くなる。ＰＤＰの解像度が高くなるほどデータ量が増
加するので制限されたフレーム期間内に走査期間は長く
なり、輝度を左右するサステイニング期間がその分短く
なる。一例として、１２８０×１０２４の解像度で赤・
緑・青（ＲＧＢ）の画素セル、２５６グレーレベル（８
ｂｉｔｓ）、６０Ｈｚのフレーム周波数を顧慮すると、
処理されなければならないデータ量は秒当たり１．７５
Ｇｂｉｔｓ（１０２４×１２８０×３×８×６０）、毎
フレーム（ＮＴＳＣ方式の映像信号である場合１６．６
７／ｓ）当たり３０Ｍｂｉｔｓ（１０２４×１２８０×
３×８）、アドレス電極ライン当たり３０Ｋｂｉｔｓ
（１２８０×３×８）であり、解像度が高くなるほど処
理されなければならないデータ量は増加する。データ量
が増加すると、制限された時間内にすべてのデータを処
理することができなくなるので、画面を多数のブロック
に分割して、各ブロックを駆動するための駆動回路を使
用する方案が提案されたことがある。しかし複数のブロ
ック駆動方式は多数の駆動回路が必要になるのでコスト
の増加をもたらす。
ングパルス（ＷＰ）が供給される画素セル（１）の発光
可否によって選択的書込み方式と選択的消去方式に分け
られる。選択的書込み方式はライティングパルス（Ｗ
Ｐ）が供給される画素セル（１）をアドレス期間にター
ンオンさせた後、該当画素セル（１）にサステイニング
放電と消去放電を連続的に起こす。この選択的書込み方
式では以前のフレームで放電が起きた画素セル（１）と
放電が起きない画素セル（１）が共存することができる
ので、すべての画素セル内の電界を均質にするためにア
ドレス放電またはライティング放電の前に全画面を初期
化するリセット放電が必要となる。しかし選択的書込み
方式は前述したように壁電荷を充分に形成させるために
アドレス電極ライン（Ｘ）に供給されるライティングパ
ルスパルス（ＷＰ）の幅が少なくとも３μｓ以上でなけ
ればならないので、非表示期間である走査期間を含むア
ドレス期間が長くなるという問題点がある。即ち、スキ
ャン電極ライン（Ｙ）に３μｓ以上の走査期間が必要と
なるのでその分の表示期間であるサステイニング期間が
短くなる。ＰＤＰの解像度が高くなるほどデータ量が増
加するので制限されたフレーム期間内に走査期間は長く
なり、輝度を左右するサステイニング期間がその分短く
なる。一例として、１２８０×１０２４の解像度で赤・
緑・青（ＲＧＢ）の画素セル、２５６グレーレベル（８
ｂｉｔｓ）、６０Ｈｚのフレーム周波数を顧慮すると、
処理されなければならないデータ量は秒当たり１．７５
Ｇｂｉｔｓ（１０２４×１２８０×３×８×６０）、毎
フレーム（ＮＴＳＣ方式の映像信号である場合１６．６
７／ｓ）当たり３０Ｍｂｉｔｓ（１０２４×１２８０×
３×８）、アドレス電極ライン当たり３０Ｋｂｉｔｓ
（１２８０×３×８）であり、解像度が高くなるほど処
理されなければならないデータ量は増加する。データ量
が増加すると、制限された時間内にすべてのデータを処
理することができなくなるので、画面を多数のブロック
に分割して、各ブロックを駆動するための駆動回路を使
用する方案が提案されたことがある。しかし複数のブロ
ック駆動方式は多数の駆動回路が必要になるのでコスト
の増加をもたらす。
【０００８】選択的消去方式は選択的書込み方式とは反
対に、すべての画素セル（１）をターンオンさせた後、
アドレス期間にビデオデータが０である画素セル（１）
をターンオフさせるものである。この時、ターンオフさ
れない残りの画素セル（１）はサステイニング放電によ
って放電が維持される。これによって、毎サブフィール
ドごとすべての画素セル（１）が必然的にライティング
放電によってターンオンされなければならない。すべて
の画素セル（１）がターンオンされた状態で、アドレス
期間にビデオデータが０である画素セル（１）は消去放
電によってターンオフされる。消去放電を起こすための
パルスの幅は１μｓ程度である。従って、選択的消去方
式は高速駆動が可能になるので処理されなければならな
いデータ量が多い高解像度に適合する。しかし選択的消
去方式は毎フレームに毎すべての画素セル（１）をライ
ティング放電によってターンオンさせた後、ビデオデー
タが０である画素セル（１）だけをターンオフさせるの
で全画面初期化の時すべての画素セル（１）のライティ
ング放電が安定しなければならない。即ち、全画面の初
期化の時のライティング放電によってすべての画素セル
（１）は同一の壁電荷または電界を有しなければならな
いが、以前のフレームまたは以前サブフィールドの放電
によってすべての画素セル（１）に蓄積された壁電荷ま
たは電界の量が互いに異なることがある。この場合、ア
ドレス期間にビデオデータが０である画素セル（１）に
消去パルスを印加しても該当画素セル（１）内の壁電荷
または電界の量によってターンオン状態を維持すること
ができない場合があり、不安定な状態におかれる。この
ような問題点を解決するために、図４のようにライティ
ング放電に続いてライティング放電を安定化させるため
のパルス信号を印加する方案が提案されたことがある。
対に、すべての画素セル（１）をターンオンさせた後、
アドレス期間にビデオデータが０である画素セル（１）
をターンオフさせるものである。この時、ターンオフさ
れない残りの画素セル（１）はサステイニング放電によ
って放電が維持される。これによって、毎サブフィール
ドごとすべての画素セル（１）が必然的にライティング
放電によってターンオンされなければならない。すべて
の画素セル（１）がターンオンされた状態で、アドレス
期間にビデオデータが０である画素セル（１）は消去放
電によってターンオフされる。消去放電を起こすための
パルスの幅は１μｓ程度である。従って、選択的消去方
式は高速駆動が可能になるので処理されなければならな
いデータ量が多い高解像度に適合する。しかし選択的消
去方式は毎フレームに毎すべての画素セル（１）をライ
ティング放電によってターンオンさせた後、ビデオデー
タが０である画素セル（１）だけをターンオフさせるの
で全画面初期化の時すべての画素セル（１）のライティ
ング放電が安定しなければならない。即ち、全画面の初
期化の時のライティング放電によってすべての画素セル
（１）は同一の壁電荷または電界を有しなければならな
いが、以前のフレームまたは以前サブフィールドの放電
によってすべての画素セル（１）に蓄積された壁電荷ま
たは電界の量が互いに異なることがある。この場合、ア
ドレス期間にビデオデータが０である画素セル（１）に
消去パルスを印加しても該当画素セル（１）内の壁電荷
または電界の量によってターンオン状態を維持すること
ができない場合があり、不安定な状態におかれる。この
ような問題点を解決するために、図４のようにライティ
ング放電に続いてライティング放電を安定化させるため
のパルス信号を印加する方案が提案されたことがある。
【０００９】図４を参照すると、選択されたスキャン電
極ライン（Ｙ）には該当ラインをライティング放電させ
るために負極性のライティングパルス（ーＷＰ）が供給
された後、正極性の安定化サステイニングパルス（ＳＴ
ＳＵＳＰ）と負極性の消去スキャンパルス（−ＥＳＰ）
が順次に供給される。サステイニング電極ライン（Ｚ）
にはスキャン電極ライン（Ｙ）に供給されるライティン
グパルス（−ＷＰ）と安定化サステイニングパルス（Ｓ
ＴＳＵＳＰ）にそれぞれ同期される正極性のライティン
グパルス（ＷＰ）と負極性の安定化サステイニングパル
ス（−ＳＴＳＵＳＰ）が順次に供給される。そしてアド
レス電極ライン（Ｘ）には消去スキャンパルス（−ＥＳ
Ｐ）に同期するように正極性のアドレスパルス（ＡＰ）
が供給される。
極ライン（Ｙ）には該当ラインをライティング放電させ
るために負極性のライティングパルス（ーＷＰ）が供給
された後、正極性の安定化サステイニングパルス（ＳＴ
ＳＵＳＰ）と負極性の消去スキャンパルス（−ＥＳＰ）
が順次に供給される。サステイニング電極ライン（Ｚ）
にはスキャン電極ライン（Ｙ）に供給されるライティン
グパルス（−ＷＰ）と安定化サステイニングパルス（Ｓ
ＴＳＵＳＰ）にそれぞれ同期される正極性のライティン
グパルス（ＷＰ）と負極性の安定化サステイニングパル
ス（−ＳＴＳＵＳＰ）が順次に供給される。そしてアド
レス電極ライン（Ｘ）には消去スキャンパルス（−ＥＳ
Ｐ）に同期するように正極性のアドレスパルス（ＡＰ）
が供給される。
【００１０】先に、選択されたラインに該当するスキャ
ン電極ライン（Ｙ）とサステイニング電極ライン（Ｚ）
には同時にライティングパルス（ＷＰ、−ＷＰ）が供給
される。この時、スキャン電極ライン（Ｙ）とサステイ
ニング電極ライン（Ｚ）の間の電圧差（２ＷＰ）によっ
て画素セル（１）はライティング放電が起きなくなる。
ライティング放電の時の該当画素セル（１）の放電空間
内では壁電荷が生成される。スキャン電極ライン（Ｙ）
とサステイニング電極ライン（Ｚ）に供給されるライテ
ィングパルス（ＷＰ、−ＷＰ）の極性によってスキャン
電極ライン（Ｙ）を含む誘電体層（１４）上には正極性
の壁電荷が蓄積される反面、サステイニング電極ライン
（Ｚ）を含む誘電体層（１４）上には負極性の壁電荷が
蓄積される。このライティング放電によってライティン
グパルス（ＷＰ、−ＷＰ）が供給されるスキャン電極ラ
イン（Ｙ）とサステイニング電極ライン（Ｚ）が接続さ
れた画素セル（１）がターンオンされて発光する。
ン電極ライン（Ｙ）とサステイニング電極ライン（Ｚ）
には同時にライティングパルス（ＷＰ、−ＷＰ）が供給
される。この時、スキャン電極ライン（Ｙ）とサステイ
ニング電極ライン（Ｚ）の間の電圧差（２ＷＰ）によっ
て画素セル（１）はライティング放電が起きなくなる。
ライティング放電の時の該当画素セル（１）の放電空間
内では壁電荷が生成される。スキャン電極ライン（Ｙ）
とサステイニング電極ライン（Ｚ）に供給されるライテ
ィングパルス（ＷＰ、−ＷＰ）の極性によってスキャン
電極ライン（Ｙ）を含む誘電体層（１４）上には正極性
の壁電荷が蓄積される反面、サステイニング電極ライン
（Ｚ）を含む誘電体層（１４）上には負極性の壁電荷が
蓄積される。このライティング放電によってライティン
グパルス（ＷＰ、−ＷＰ）が供給されるスキャン電極ラ
イン（Ｙ）とサステイニング電極ライン（Ｚ）が接続さ
れた画素セル（１）がターンオンされて発光する。
【００１１】続いて、選択されたスキャン電極ライン
（Ｙ）とサステイニング電極ライン（Ｚ）には同時に安
定化サステイニングパルス（ＳＴＳＵＳＰ、−ＳＴＳＵ
ＳＰ）が供給される。この安定化サステイニングパルス
（ＳＴＳＵＳＰ、−ＳＴＳＵＳＰ）は、放電によって画
素セル（１）に同一の量の壁電荷または電界が形成させ
る。以前のフレームまたは以前のサブフィールドの放電
状態によって選択された画素セル（１）のライティング
放電が不均質に起きることがある。その場合、画素セル
（１）ごとに生成される壁電荷量と電界が互いに異な
る。安定化サステイニングパルス（ＳＴＳＵＳＰ、−Ｓ
ＴＳＵＳＰ）は画素セル（１）を均一に放電させること
で、ライティング放電の時の不安定放電状態を安定化さ
せる。これを詳細にすると、スキャン電極ライン（Ｙ）
とサステイニング電極ライン（Ｚ）に安定化サステイニ
ングパルス（ＳＴＳＵＳＰ、−ＳＴＳＵＳＰ）が供給さ
れると各画素セル（１）には放電の時生成された壁電荷
と荷電粒子による電圧と安定化サステイニングパルス
（ＳＴＳＵＳＰ、−ＳＴＳＵＳＰ）による電圧がかけら
れる。これによって、放電開示電圧より低いレベルを有
する安定化サステイニングパルス（ＳＴＳＵＳＰ、−Ｓ
ＴＳＵＳＰ）の電圧差（２ＳＴＳＵＳＰ）によってもス
キャン電極ライン（Ｙ）とサステイニング電極ライン
（Ｚ）には放電が起きるようになる。この放電によって
画素セル（１）に対するライティング放電が安定化され
て、選択された画素セル（１）内に同一のレベルで壁電
荷が生成される。この時、スキャン電極ライン（Ｙ）側
には負極性の壁電荷が蓄積される反面、サステイニング
ライン（Ｚ）側には正極性の壁電荷が蓄積される。
（Ｙ）とサステイニング電極ライン（Ｚ）には同時に安
定化サステイニングパルス（ＳＴＳＵＳＰ、−ＳＴＳＵ
ＳＰ）が供給される。この安定化サステイニングパルス
（ＳＴＳＵＳＰ、−ＳＴＳＵＳＰ）は、放電によって画
素セル（１）に同一の量の壁電荷または電界が形成させ
る。以前のフレームまたは以前のサブフィールドの放電
状態によって選択された画素セル（１）のライティング
放電が不均質に起きることがある。その場合、画素セル
（１）ごとに生成される壁電荷量と電界が互いに異な
る。安定化サステイニングパルス（ＳＴＳＵＳＰ、−Ｓ
ＴＳＵＳＰ）は画素セル（１）を均一に放電させること
で、ライティング放電の時の不安定放電状態を安定化さ
せる。これを詳細にすると、スキャン電極ライン（Ｙ）
とサステイニング電極ライン（Ｚ）に安定化サステイニ
ングパルス（ＳＴＳＵＳＰ、−ＳＴＳＵＳＰ）が供給さ
れると各画素セル（１）には放電の時生成された壁電荷
と荷電粒子による電圧と安定化サステイニングパルス
（ＳＴＳＵＳＰ、−ＳＴＳＵＳＰ）による電圧がかけら
れる。これによって、放電開示電圧より低いレベルを有
する安定化サステイニングパルス（ＳＴＳＵＳＰ、−Ｓ
ＴＳＵＳＰ）の電圧差（２ＳＴＳＵＳＰ）によってもス
キャン電極ライン（Ｙ）とサステイニング電極ライン
（Ｚ）には放電が起きるようになる。この放電によって
画素セル（１）に対するライティング放電が安定化され
て、選択された画素セル（１）内に同一のレベルで壁電
荷が生成される。この時、スキャン電極ライン（Ｙ）側
には負極性の壁電荷が蓄積される反面、サステイニング
ライン（Ｚ）側には正極性の壁電荷が蓄積される。
【００１２】安定化サステイニング放電が起きた後、ビ
デオデータが０である画素セルに接続されたアドレス電
極ライン（Ｘ）には正極性のアドレスパルス（ＡＰ）が
供給される。これと同時に該当画素セル（１）に接続さ
れたスキャン電極ライン（Ｙ）にはアドレスパルス（Ａ
Ｐ）に同期すように消去スキャンパルス（−ＥＳＰ）が
供給される。その結果、ビデオデータデータが０である
画素セルは消去放電が起きた後ターンオフする。即ち、
該当画素セル（１）にすでに形成された壁電荷及び荷電
粒子による電圧と２パルス（ＡＰ、ＥＳＰ）によって形
成される電圧の合計が放電維持レベルより低くなるので
該当画素セル（１）内では微弱な消去放電が起きた後、
発光が止まる。反面、アドレスパルス（ＡＰ）と消去ス
キャンパルス（−ＥＳＰ）が供給されない画素セル
（１）は放電が維持され、発光が継続する。
デオデータが０である画素セルに接続されたアドレス電
極ライン（Ｘ）には正極性のアドレスパルス（ＡＰ）が
供給される。これと同時に該当画素セル（１）に接続さ
れたスキャン電極ライン（Ｙ）にはアドレスパルス（Ａ
Ｐ）に同期すように消去スキャンパルス（−ＥＳＰ）が
供給される。その結果、ビデオデータデータが０である
画素セルは消去放電が起きた後ターンオフする。即ち、
該当画素セル（１）にすでに形成された壁電荷及び荷電
粒子による電圧と２パルス（ＡＰ、ＥＳＰ）によって形
成される電圧の合計が放電維持レベルより低くなるので
該当画素セル（１）内では微弱な消去放電が起きた後、
発光が止まる。反面、アドレスパルス（ＡＰ）と消去ス
キャンパルス（−ＥＳＰ）が供給されない画素セル
（１）は放電が維持され、発光が継続する。
【００１３】図４において、Ｏｎは発光が維持される画
素セル（１）の電圧レベル変化を表し、ＯＦＦはアドレ
ス放電の時ターンオフされる画素セル（１）の電圧レベ
ル変化を表す。また、光出力はライティング放電、安定
化サステイニング放電及び消去放電の時の画素セル
（１）の発光レベルを表す。一方、光出力で分かるよう
に、ライティング放電と安定化サステイニング放電の
時、画素セル（１）が発光するので毎サブフィールドご
と非表示期間に２回の放電が起きる。このように、サス
テイニング放電に先立ってライティング放電と安定化サ
ステイニング放電が起きるとコントラストが悪くなる。
言い換えると、ライティング放電と安定化サステイニン
グ放電はグレーレベルの具現には不必要なだけではな
く、データ入力が０であるブラック輝度のレベルを高め
ることになりコントラストを低下させるようになる。即
ち、オフ状態を維持しなければならない画素セル（１）
がリセット放電とライティング放電によって非表示期間
に発光されることでその分ホワイトピークとブラック輝
度のレベルの差が減少する。
素セル（１）の電圧レベル変化を表し、ＯＦＦはアドレ
ス放電の時ターンオフされる画素セル（１）の電圧レベ
ル変化を表す。また、光出力はライティング放電、安定
化サステイニング放電及び消去放電の時の画素セル
（１）の発光レベルを表す。一方、光出力で分かるよう
に、ライティング放電と安定化サステイニング放電の
時、画素セル（１）が発光するので毎サブフィールドご
と非表示期間に２回の放電が起きる。このように、サス
テイニング放電に先立ってライティング放電と安定化サ
ステイニング放電が起きるとコントラストが悪くなる。
言い換えると、ライティング放電と安定化サステイニン
グ放電はグレーレベルの具現には不必要なだけではな
く、データ入力が０であるブラック輝度のレベルを高め
ることになりコントラストを低下させるようになる。即
ち、オフ状態を維持しなければならない画素セル（１）
がリセット放電とライティング放電によって非表示期間
に発光されることでその分ホワイトピークとブラック輝
度のレベルの差が減少する。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は高速駆動に適合し、かつコントラストを向上させるこ
とができるＰＤＰの駆動方法を提供することにある。
は高速駆動に適合し、かつコントラストを向上させるこ
とができるＰＤＰの駆動方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明によるＰＤＰの駆
動方法は、画素セルの中の任意の選択されたライン上の
画素セルをライティング放電させるステップと、ライテ
ィング放電された画素セルの中の特定の画素セルをアド
レス放電させることで特定の画素セルを選択するステッ
プと、特定の画素セルの放電をサスティニングパルスに
よって維持させると同時に特定の画素セルの以外の画素
セルの放電を消去させるステップを含む。
動方法は、画素セルの中の任意の選択されたライン上の
画素セルをライティング放電させるステップと、ライテ
ィング放電された画素セルの中の特定の画素セルをアド
レス放電させることで特定の画素セルを選択するステッ
プと、特定の画素セルの放電をサスティニングパルスに
よって維持させると同時に特定の画素セルの以外の画素
セルの放電を消去させるステップを含む。
【００１６】
【作用】本発明によるＰＤＰの駆動方法は画素セルを選
択するための１μｓ以内のパルス幅を有するアドレスパ
ルスまたは消去パルスを印加して画素セルを選択するこ
とで３μｓ以上のパルス幅を利用して画素セルを選択す
る選択的書込み方式に比べてデータ処理速度を速めるこ
とができるので、高解像度に適合にＰＤＰを高速駆動す
ることができる。また、本発明によるＰＤＰの駆動方法
は非表示期間に発光されることを最小化したのでブラッ
ク輝度を低くすることができコントラストを高めること
ができる。
択するための１μｓ以内のパルス幅を有するアドレスパ
ルスまたは消去パルスを印加して画素セルを選択するこ
とで３μｓ以上のパルス幅を利用して画素セルを選択す
る選択的書込み方式に比べてデータ処理速度を速めるこ
とができるので、高解像度に適合にＰＤＰを高速駆動す
ることができる。また、本発明によるＰＤＰの駆動方法
は非表示期間に発光されることを最小化したのでブラッ
ク輝度を低くすることができコントラストを高めること
ができる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を添付し
た図５を参照して詳細に説明する。図５を参照すると、
本発明の実施形態によるＰＤＰの駆動方法は、スキャン
電極ライン（Ｙ）に正極性の直流電圧を印加した後、負
極性のスキャンパルス（−ＳＣＰ）とそれに続いて２段
サステイニングパルス（−２ＳＵＳＰ）を順次供給す
る。サステイニング電極ライン（Ｚ）には全画面の画素
（１）をターンオンさせるための負極性のライティング
パルス（−ＷＰ）が供給された後、スキャン電極ライン
（Ｙ）に供給される２段サステイニングパルス（−２Ｓ
ＵＳＰ）に同期される正極性の２段サステイニングパル
ス（２ＳＵＳＰ）が供給される。そしてアドレス電極ラ
イン（Ｘ）にはスキャンパルス（−ＳＣＰ）に同期する
ように正極性のアドレスパルス（ＡＰ）が供給される。
た図５を参照して詳細に説明する。図５を参照すると、
本発明の実施形態によるＰＤＰの駆動方法は、スキャン
電極ライン（Ｙ）に正極性の直流電圧を印加した後、負
極性のスキャンパルス（−ＳＣＰ）とそれに続いて２段
サステイニングパルス（−２ＳＵＳＰ）を順次供給す
る。サステイニング電極ライン（Ｚ）には全画面の画素
（１）をターンオンさせるための負極性のライティング
パルス（−ＷＰ）が供給された後、スキャン電極ライン
（Ｙ）に供給される２段サステイニングパルス（−２Ｓ
ＵＳＰ）に同期される正極性の２段サステイニングパル
ス（２ＳＵＳＰ）が供給される。そしてアドレス電極ラ
イン（Ｘ）にはスキャンパルス（−ＳＣＰ）に同期する
ように正極性のアドレスパルス（ＡＰ）が供給される。
【００１８】先に、選択された走査ラインに該当するス
キャン電極ライン（Ｙ）には所定レベルの正極性直流電
圧が供給されて、サステイニング電極ライン（Ｚ）には
負極性ライティングパルス（−ＷＰ）が供給される。こ
の時、スキャン電極ライン（Ｙ）とサステイニング電極
ライン（Ｚ）の間の電圧差によって画素セル（１）はラ
イティング放電が起きる。ライティング放電の時生成さ
れる壁電荷は後述される自家消去放電を起こすことがで
きる程度の量とする。そしてスキャン電極ライン（Ｙ）
には負極性の壁電荷が蓄積される一方、サステイニング
電極ライン（Ｚ）には正極性の壁電荷が蓄積される。こ
のライティング放電によって画素セル（１）がターンオ
ンして発光する。
キャン電極ライン（Ｙ）には所定レベルの正極性直流電
圧が供給されて、サステイニング電極ライン（Ｚ）には
負極性ライティングパルス（−ＷＰ）が供給される。こ
の時、スキャン電極ライン（Ｙ）とサステイニング電極
ライン（Ｚ）の間の電圧差によって画素セル（１）はラ
イティング放電が起きる。ライティング放電の時生成さ
れる壁電荷は後述される自家消去放電を起こすことがで
きる程度の量とする。そしてスキャン電極ライン（Ｙ）
には負極性の壁電荷が蓄積される一方、サステイニング
電極ライン（Ｚ）には正極性の壁電荷が蓄積される。こ
のライティング放電によって画素セル（１）がターンオ
ンして発光する。
【００１９】続いて、ビデオデータが１即ち、発光させ
る画素セル（１）が属するアドレス電極ライン（Ｘ）に
は正極性のアドレスパルス（ＡＰ）が供給される。これ
と同時に、該当画素セル（１）に接続されたスキャン電
極ライン（Ｙ）にはアドレスパルス（ＡＰ）に同期され
ることと併せて１μｓ以内のパルス幅を有する負極性の
スキャンパルス（−ＳＣＰ）が供給される。その結果、
ビデオデータが１である画素セル（１）はアドレス放電
が起きる。該当画素セル（１）内の電圧は放電によって
生成された壁電荷及び荷電粒子によって発生する電圧と
２パルス（ＡＰ、−ＳＣＰ）によって発生する電圧が高
くなる。この時、該当画素セル（１）の電圧レベルは放
電を持続的に維持させることができる壁電圧レベル即
ち、サステイニングの可能なサステイニング電圧レベル
に調整される。
る画素セル（１）が属するアドレス電極ライン（Ｘ）に
は正極性のアドレスパルス（ＡＰ）が供給される。これ
と同時に、該当画素セル（１）に接続されたスキャン電
極ライン（Ｙ）にはアドレスパルス（ＡＰ）に同期され
ることと併せて１μｓ以内のパルス幅を有する負極性の
スキャンパルス（−ＳＣＰ）が供給される。その結果、
ビデオデータが１である画素セル（１）はアドレス放電
が起きる。該当画素セル（１）内の電圧は放電によって
生成された壁電荷及び荷電粒子によって発生する電圧と
２パルス（ＡＰ、−ＳＣＰ）によって発生する電圧が高
くなる。この時、該当画素セル（１）の電圧レベルは放
電を持続的に維持させることができる壁電圧レベル即
ち、サステイニングの可能なサステイニング電圧レベル
に調整される。
【００２０】アドレス放電に続いて、スキャン電極ライ
ン（Ｙ）には負極性の２段サステイニングパルス（−２
ＳＵＳＰ）が供給されて、サステイニング電極ライン
（Ｚ）には正極性の２段サステイニングパルス（ＳＵＳ
Ｐ）が供給される。２段サステイニングパルス（２ＳＵ
ＳＰ、−２ＳＵＳＰ）は自家消去レベル（ＳＥＬ）とサ
ステイニングレベル（ＳＵＳＬ）を有する。この２段サ
ステイニングパルス（２ＳＵＳＰ、−２ＳＵＳＰ）の一
番目の上昇エッジでビデオデータ０である画素セル
（１）はターンオフされる。すなわち、ビデオデータ０
である画素セル（１）はアドレス放電が起きなかったた
めに２段サステイニングパルス（２ＳＵＳＰ、−２ＳＵ
ＳＰ）の一番目の上昇のエッジで自家消去放電だけが起
きる。一方、アドレス放電が起きた画素セル（１）即
ち、ビデオデータが１である画素セル（１）は放電空間
内の電圧がサステイニングの可能な電圧レベルだけ上昇
されているので、２ステップサステイニングパルス（２
ＳＵＳＰ、−２ＳＵＳＰ）の二番目の上昇のエッジでサ
ステイニング放電される。その結果２段サステイニング
パルス（２ＳＵＳＰ、−２ＳＵＳＰ）が印加されると、
ビデオデータが１である画素セル（１）はサステイニン
グ放電が起きるようになり、発光が維持される。これに
対して前記のように、ビデオデータが０である画素セル
（１）は消去放電によって発光が止められる。発光レベ
ルはサステイニング放電の時一番高く表れる。一方、ラ
イティング放電、アドレス放電及び自家消去放電の時に
は画素セル（１）が微少なレベルで発光するので視覚的
にほとんど感知されない。
ン（Ｙ）には負極性の２段サステイニングパルス（−２
ＳＵＳＰ）が供給されて、サステイニング電極ライン
（Ｚ）には正極性の２段サステイニングパルス（ＳＵＳ
Ｐ）が供給される。２段サステイニングパルス（２ＳＵ
ＳＰ、−２ＳＵＳＰ）は自家消去レベル（ＳＥＬ）とサ
ステイニングレベル（ＳＵＳＬ）を有する。この２段サ
ステイニングパルス（２ＳＵＳＰ、−２ＳＵＳＰ）の一
番目の上昇エッジでビデオデータ０である画素セル
（１）はターンオフされる。すなわち、ビデオデータ０
である画素セル（１）はアドレス放電が起きなかったた
めに２段サステイニングパルス（２ＳＵＳＰ、−２ＳＵ
ＳＰ）の一番目の上昇のエッジで自家消去放電だけが起
きる。一方、アドレス放電が起きた画素セル（１）即
ち、ビデオデータが１である画素セル（１）は放電空間
内の電圧がサステイニングの可能な電圧レベルだけ上昇
されているので、２ステップサステイニングパルス（２
ＳＵＳＰ、−２ＳＵＳＰ）の二番目の上昇のエッジでサ
ステイニング放電される。その結果２段サステイニング
パルス（２ＳＵＳＰ、−２ＳＵＳＰ）が印加されると、
ビデオデータが１である画素セル（１）はサステイニン
グ放電が起きるようになり、発光が維持される。これに
対して前記のように、ビデオデータが０である画素セル
（１）は消去放電によって発光が止められる。発光レベ
ルはサステイニング放電の時一番高く表れる。一方、ラ
イティング放電、アドレス放電及び自家消去放電の時に
は画素セル（１）が微少なレベルで発光するので視覚的
にほとんど感知されない。
【００２１】
【発明の効果】上述したところのように、本発明による
ＰＤＰの駆動方法は、画素セルを選択するための１μｓ
以内のパルス幅を有するアドレスパルスまたは消去パル
スを印加して画素セルを選択することができ、３μｓ以
上のパルス幅を利用して画素セルを選択する選択的書込
み方式に比べてデータ処理速度を早めることができる。
したがって、高解像度に適合したＰＤＰを高速駆動する
ことができる。また、本発明によるＰＤＰの駆動方法
は、非表示期間に発光されることを最小化してブラック
輝度を低くすることでコントラストを高めることができ
るようになる。
ＰＤＰの駆動方法は、画素セルを選択するための１μｓ
以内のパルス幅を有するアドレスパルスまたは消去パル
スを印加して画素セルを選択することができ、３μｓ以
上のパルス幅を利用して画素セルを選択する選択的書込
み方式に比べてデータ処理速度を早めることができる。
したがって、高解像度に適合したＰＤＰを高速駆動する
ことができる。また、本発明によるＰＤＰの駆動方法
は、非表示期間に発光されることを最小化してブラック
輝度を低くすることでコントラストを高めることができ
るようになる。
【００２２】図４及び図５を対比するとよりよくわかる
ように、従来の選択的消去方式を利用したＰＤＰの駆動
方法は１フレームの中ブラックレベルが表示される一部
の領域に含まれた画素セル内で発光を伴う放電がサブフ
ィールド数×（ライティング放電＋安定化サステイニン
グ放電＋消去放電）の回数だけ起きるのに対して、本発
明によるＰＤＰの駆動方法は１フレーム内での放電がサ
ブフィールド数×（ライティング放電＋自家消去放電）
回数だけ起きる。これによって、本発明によるＰＤＰの
駆動方法は高い輝度で発光する安定化サステイニング放
電が消去されるためにブラックレベルの輝度を低くな
る。従って、本発明によるＰＤＰの駆動方法はブラック
レベルとホワイトピーク間の差が大きくなるのでコント
ラストを向上させることができるようになる。
ように、従来の選択的消去方式を利用したＰＤＰの駆動
方法は１フレームの中ブラックレベルが表示される一部
の領域に含まれた画素セル内で発光を伴う放電がサブフ
ィールド数×（ライティング放電＋安定化サステイニン
グ放電＋消去放電）の回数だけ起きるのに対して、本発
明によるＰＤＰの駆動方法は１フレーム内での放電がサ
ブフィールド数×（ライティング放電＋自家消去放電）
回数だけ起きる。これによって、本発明によるＰＤＰの
駆動方法は高い輝度で発光する安定化サステイニング放
電が消去されるためにブラックレベルの輝度を低くな
る。従って、本発明によるＰＤＰの駆動方法はブラック
レベルとホワイトピーク間の差が大きくなるのでコント
ラストを向上させることができるようになる。
【図１】 従来の交流型の画素セルを表す写視図であ
る。
る。
【図２】 図１に図示された交流型ＰＤＰの画素セルと
電極ラインの配置を表す平面図である。
電極ラインの配置を表す平面図である。
【図３】 従来の交流型ＰＤＰの駆動方法を説明するた
めの駆動波形図である。
めの駆動波形図である。
【図４】 従来の選択的消去方式を利用したＰＤＰの駆
動方法を表す駆動波形図である。
動方法を表す駆動波形図である。
【図５】 は本発明の実施形態によるＰＤＰの駆動方法
を説明するための駆動波形図である。
を説明するための駆動波形図である。
１：画素セル １０：上部基板 １２Ａ：スキャン電極 １２Ｂ：サステイニング電極 １４：上部誘電体層 １６：保護膜 １８：下部基板 ２０：アドレス電極 ２２：下部誘電体層 ２４：隔壁 ２６：蛍光体層 ３０：ＰＤＰ ３２：スキャン電極駆動部 ３４：サステイニング電極駆動部 ３６Ａ：第１アドレス電極駆動部 ３６Ｂ：第２アドレス電極駆動部
Claims (8)
- 【請求項１】 スキャン電極、サステイニング電極及び
アドレス電極の交差部に設けられた画素セルがマトリッ
クス形態で配置されたプラズマディスプレーパネルの駆
動方法において、画素セルの中の任意の選択されたライ
ン上の画素セルをライティング放電させるステップと、
ライティング放電された画素セルの中の特定の画素セル
をアドレス放電させることで特定の画素セルを選択する
ステップと、サスティニングパルスによって特定の画素
セルの放電を維持させ、同時に特定の画素セルの以外の
画素セルの放電を自家消去させるステップを含むことを
特徴とするプラズマディスプレーパネルの駆動方法。 - 【請求項２】 サスティニングパルスは２段パルスであ
ることを特徴とする請求項１記載のプラズマディスプレ
ーパネルの駆動方法。 - 【請求項３】 ２段パルスは消去レベルとサステイニン
グの可能なレベルとを有することを特徴とする請求項２
記載のプラズマディスプレーパネルの駆動方法。 - 【請求項４】 アドレス放電を起こすことで特定の画素
セルの内の電圧をサステイニングの可能なレベルで調整
することを特徴とする請求項３記載のプラズマディスプ
レーパネルの駆動方法。 - 【請求項５】 アドレス放電が起きないようにする画素
セルの内の電圧を自家消去レベルで調整することを特徴
とする請求項３記載のプラズマディスプレーパネルの駆
動方法。 - 【請求項６】 アドレス放電の時スキャン電極に供給さ
れるスキャンパルスは１μｓ以内のパルス幅を有するこ
とを特徴とする請求項１記載のプラズマディスプレーパ
ネルの駆動方法。 - 【請求項７】 特定の画素セルの放電を維持させるため
のスキャン電極とサステイニング電極間の電圧差は特定
の画素セルの以外の画素セルの放電を消去させるための
電圧差より高く設定されることを特徴とする請求項１記
載のプラズマディスプレーパネルの駆動方法。 - 【請求項８】 アドレス電極とスキャン電極に相互に反
対位相の２段のパルスを印加することで特定の画素セル
の放電を維持させ、同時に特定の画素セルの以外の画素
セルの放電を自家消去させることを特徴とする請求項７
記載のプラズマディスプレーパネルの駆動方法。
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| US6653795B2 (en) * | 2000-03-14 | 2003-11-25 | Lg Electronics Inc. | Method and apparatus for driving plasma display panel using selective writing and selective erasure |
| JP2001282180A (ja) * | 2000-03-28 | 2001-10-12 | Fujitsu Hitachi Plasma Display Ltd | プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置 |
| CN100538784C (zh) * | 2000-09-18 | 2009-09-09 | 皇家菲利浦电子有限公司 | 具有维持电极的显示板 |
| JP2002221935A (ja) * | 2000-11-24 | 2002-08-09 | Mitsubishi Electric Corp | 表示装置 |
| JP2003066900A (ja) * | 2001-08-24 | 2003-03-05 | Sony Corp | プラズマ表示装置及びその駆動方法 |
| JP2005121905A (ja) * | 2003-10-16 | 2005-05-12 | Pioneer Electronic Corp | 表示装置 |
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| JP2007271658A (ja) * | 2006-03-30 | 2007-10-18 | Hitachi Ltd | プラズマディスプレイ装置 |
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| JPS62196691A (ja) | 1986-02-24 | 1987-08-31 | Matsushita Electric Ind Co Ltd | 電子写真複写装置のクリ−ニング装置 |
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| JP3307486B2 (ja) * | 1993-11-19 | 2002-07-24 | 富士通株式会社 | 平面表示装置及びその制御方法 |
| JP2772753B2 (ja) * | 1993-12-10 | 1998-07-09 | 富士通株式会社 | プラズマディスプレイパネル並びにその駆動方法及び駆動回路 |
| JP3436645B2 (ja) | 1996-12-13 | 2003-08-11 | 株式会社日立製作所 | プラズマディスプレイパネルの駆動方法及び表示装置 |
| US6020687A (en) * | 1997-03-18 | 2000-02-01 | Fujitsu Limited | Method for driving a plasma display panel |
| JPH10312755A (ja) | 1997-05-12 | 1998-11-24 | T T T:Kk | 補助放電セルを有するｐｄｐの構造とその駆動法 |
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| JPH11109914A (ja) | 1997-10-03 | 1999-04-23 | Mitsubishi Electric Corp | プラズマディスプレイパネルの駆動方法 |
| JPH11143422A (ja) | 1997-11-12 | 1999-05-28 | Mitsubishi Electric Corp | プラズマディスプレイパネルの駆動方法 |
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| JPH11311975A (ja) | 1998-04-30 | 1999-11-09 | Toshiba Corp | 放電型平面表示装置 |
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-
1998
- 1998-09-11 KR KR10-1998-0037604A patent/KR100374100B1/ko not_active IP Right Cessation
-
1999
- 1999-09-13 US US09/394,432 patent/US6335712B1/en not_active Expired - Lifetime
- 1999-09-13 JP JP25936999A patent/JP3248074B2/ja not_active Expired - Fee Related
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