JP2000200861A - 電力用半導体パッケージ - Google Patents

電力用半導体パッケージ

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Abstract

(57)【要約】 【課題】 半導体チップから周辺部パッド区域に至る実
質的に全てのワイヤボンドがパッケージの１つの側部の
みに向いている表面取り付け電力用半導体パッケージを
提供すること。 【解決手段】 電力用半導体パッケージ１００は、基板
１０４、電力用半導体チップ１０６、複数の導電体パッ
ド１０８を含む。基板１０４は上表面１１０および下表
面１１２を含む。基板１０４は、空間的に離隔された第
１の側縁１１４および第２の側縁１１６と、前部周縁１
１８および後部周縁１２０とによって規定される周辺を
含む。複数の導電体パッド１０８は、第２の周辺側縁１
１６に配置されている。電力用半導体チップ１０６は、
金属化された表面１２２と、金属化された表面１２４を
含む。複数のワイヤボンド１３０は、第１の金属化され
た表面１２２から１つまたは複数の導電体パッド１０８
へと張り渡される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電力用半導体パッ
ケージに関し、より詳細には、半導体チップから周辺部
パッド区域に至る実質的に全てのワイヤボンドがパッケ
ージの１つの側部のみに向いている表面取り付け電力用
半導体パッケージに関する。
【０００２】
【従来の技術】表面取り付け電力用半導体パッケージは
知られている。典型的には、これらのパッケージは、実
質的にパッケージの中央部に配置される電力用半導体チ
ップを含み、およびそのパッケージの周辺部に配置され
る複数のパッドを含む。通常、これらのパッドは、その
パッケージの利用可能な実質的に全ての周辺区域、すな
わちそのパッケージの少なくとも２つの側部の周囲に配
置される。
【０００３】１つまたは複数のワイヤボンドが、電力用
半導体チップの金属化された表面から１つまたは複数の
周辺部パッドへと配置される。これは、パッケージの電
極と半導体との間の入力／出力接続を提供する。
【０００４】
【発明が解決しようとする課題】低い総抵抗、低い熱抵
抗率、および高い半導体対パッケージの面積比を示す電
力用半導体デバイスのパッケージを用いることが望まし
い。都合の悪いことには、これ以前に議論された先行技
術の電力用半導体パッケージは、これらの目的のそれぞ
れを満足していなかった。なぜなら、少なくとも、半導
体パッケージ周辺部の周囲に配置された多数の入力／出
力パッドが、チップ対パッケージ面積比を低下させるか
らである。多数の入力／出力パッドが半導体パッケージ
周辺部の周囲に配置される時には、パッケージ抵抗およ
び熱伝導性も同様に損なわれる。これらの問題点は、複
数の半導体チップが配置されるときに、それら複数の半
導体チップが同一のパッケージ内に取り付けられるか、
あるいは別個のパッケージに取り付けられるかのいずれ
であるかに無関係に悪化する。
【０００５】したがって、前述の先行技術の問題点を改
善する新規の半導体パッケージに関する当該技術の要求
が存在する。
【０００６】
【課題を解決するための手段】（発明の概要）先行技術
の電力用半導体パッケージの不利な点を克服するため
に、本発明の半導体パッケージは、上表面と下表面とを
有する基板であって、前記上表面は、空間的に離隔され
た第１および第２の側縁と、空間的に離隔された前縁と
後縁とにより規定される周辺を含む基板と；前記基板の
上表面上に配置された電力用半導体チップであって、前
記チップは少なくとも第１の金属化された表面とその上
に配置される頂部表面と底部表面とを有する電力用半導
体チップと；前記基板の第２の側縁にのみ配置される複
数の導電体パッドと；前記第１の金属化された方面から
前記複数の導電体パッドへと張り渡される複数のワイヤ
ボンドとを含む。
【０００７】本発明の別の態様によれば、半導体パッケ
ージは、上表面と下表面とを有する基板であって、前記
上表面は、空間的に離隔された第１および第２の側縁
と、空間的に離隔された前縁と後縁とにより規定される
周辺を含む基板と；前記基板の上表面上に配置された第
１の電力用ＭＯＳＦＥＴ半導体チップであって、前記チ
ップはソースの金属化された表面およびゲートの金属化
された表面が配置される頂部表面と、ドレインを規定す
る底部表面とを含む第１の電力用ＭＯＳＦＥＴ半導体チ
ップと；前記基板の上表面上に配置された第２の電力用
ＭＯＳＦＥＴ半導体チップであって、前記チップはソー
スの金属化された表面およびゲートの金属化された表面
が配置される頂部表面と、ドレインを規定する底部表面
とを含む第２の電力用ＭＯＳＦＥＴ半導体チップと；前
記基板の第２の側縁にのみ配置された複数の導電体パッ
ドと；前記第１のＭＯＳＦＥＴチップのソースの金属化
された表面から前記複数の導電体パッドの１つまたは複
数へと張り渡される第１の組のワイヤボンドであって、
前記ワイヤボンドの少なくとも１つは、前記第１のＭＯ
ＳＦＥＴチップのゲートの金属化された表面から前記導
電体パッドの１つへと張り渡される第１の組のワイヤボ
ンドと；前記第２のＭＯＳＦＥＴチップのソースの金属
化された表面から前記複数の導電体パッドの１つまたは
複数へと張り渡される第２の組のワイヤボンドであっ
て、前記ワイヤボンドの少なくとも１つは、前記第２の
ＭＯＳＦＥＴチップのゲートの金属化された表面から前
記導電体パッドの１つへと張り渡される第２の組のワイ
ヤボンドとを含む。
【０００８】本発明の他の特徴および効果は、図面及び
本発明の記載から明らかになるであろう。
【０００９】本発明を例示する目的のために、現状にお
いて好まれる形態が図面において示されている。しか
し、示されている明確な配列および手段に本発明が限定
されるものではないことは理解される。
【００１０】
【発明の実施の形態】今、類似の数字が類似の要素を示
す図面を参照すると、図１において、本発明の１つの態
様に従う電力用半導体パッケージ１００の上平面図が示
されている。電力用半導体パッケージ１００は、基板１
０４、電力用半導体チップ１０６、および複数の導電体
パッド１０８を含む。好ましくは、基板１０４は、電気
絶縁性を有する直角平行六面体の形態をなす。図２にお
いて最もよくわかるように、基板１０４は上表面１１０
および下表面１１２を含む。基板１０４は、空間的に離
隔された第１の側縁１１４および第２の側縁１１６と、
前部周縁１１８および後部周縁１２０とによって規定さ
れる周辺を含む。
【００１１】複数の導電体パッド１０８は、第２の周辺
側縁１１６に配置され、および本発明に関して決定的で
あるように、基板１０４の他の周辺縁に導電体パッド１
０８は配置されない。チップ対パッケージ面積比を最大
化するために、好ましくは、電力用半導体チップ１０６
は、基板１０４の上表面１１０の残部を占める。
【００１２】電力用半導体チップ１０６は、好ましくは
少なくとも１つの金属化された表面１２２を含み、およ
び最も好ましくは第２の金属化された表面１２４をも同
様に含む。電力用半導体チップ１０６は、第１の金属化
された表面におけるソース接続および第２の金属化され
た表面におけるゲート接続を含むＭＯＳＦＥＴチップで
あることが好ましい。チップ１０６がＭＯＳＦＥＴチッ
プであるときには、ソースを覆うゲートポテンシャルの
分配を確実にするためにゲートバス１２６が提供され
る。
【００１３】複数のワイヤボンド１３０が、第１の金属
化された表面（ソース）１２２から１つまたは複数の導
電体パッド１０８へと張り渡される。ワイヤボンド１３
０の全てが実質的に同一の方向（すなわち、第１の金属
化された表面１２２から第２の周辺側縁１１６に向かっ
て）に張り渡されることが注目される。ワイヤボンド１
３０のいくつかは第１の長さＬ１を有し、ワイヤボンド
１３０の他のいくつかは第２の長さＬ２を有し、および
ワイヤボンド１３０のさらに他のものは第３の長さＬ３
を有することが好ましい。
【００１４】別個のワイヤボンドの長さＬ１、Ｌ２およ
びＬ３は、半導体パッケージ１００の全抵抗を最小化す
るように選択される。具体的には、ワイヤボンド１３０
の単位長さあたりの抵抗率と、それぞれのワイヤボンド
１３０のそれぞれの末端の第１の金属化された表面１２
２および導電体パッド１０８に対する接続に関する接触
抵抗と、第１の金属化された表面１２２の単位面積あた
りの抵抗率との関数として、これらの長さは選択され
る。より具体的には、それぞれのワイヤボンドは有限の
抵抗を有するので、第１の金属化された表面１２２から
導電体パッド１０８への電流を効率的に並列接続する多
くのワイヤボンド１３０を有し、それによってワイヤボ
ンド１３０の総体的抵抗を低減することが望ましい。
【００１５】さらに、第１の金属化された表面（ソー
ス）１２２を貫通する電流をむらなく分配するために、
ワイヤボンド１３０の長さを変化させることが望まし
い。Ｌ２がＬ１の長さの約２倍であり、および長さＬ３
がＬ１の長さの約３倍であることが最も好ましい。隣接
するワイヤボンド１３０が異なる長さを有するので、電
流がむらなく配分されることが注目される。
【００１６】１つまたは複数のワイヤボンド１０９を、
第２の金属化された表面（ゲート）１２４を導電体パッ
ド１０８の１つに接続するのに用いてもよい。
【００１７】図２において最もよくわかるように、基板
１０４は、上表面１１０から下表面１１２へと延びる複
数の接続孔（via；バイア）１３２を含む。接続孔１３
２は導電性材料を含んで、半導体チップ１０６の底部表
面から基板１０４の下表面１１２への電気伝導性および
熱伝導性を確保する。好ましくは、接続孔１３２は、そ
れらが中実であるように、タングステンまたは同等の電
気伝導性および熱伝導性を有する材料により実質的に充
填される。これは、接続孔１３２が非常に低い電気抵抗
および熱抵抗を有することを保証する。それらの接続孔
が最大限にされる直径を有することおよび同様に接続孔
１３２の数が最大限であることが、最も好ましい。
【００１８】それらの接続孔のいくつかが半導体チップ
１０６の底部表面（チップ１０６がＭＯＳＦＥＴである
時にはドレイン）からの電気伝導性および熱伝導性を提
供し、同時に他の接続孔１３２は１つまたは複数の導電
体パッド１０８に対する電気的接続を提供することが理
解される。ボールグリッドアレイ（ＢＧＡ）を形成する
複数の導電性球体１３４が、基板１０４の下表面１１２
に配置される。ボールグリッドアレイは、電力用半導体
パッケージ１００と印刷回路基板（図示せず）との間の
電気的接続を提供する。
【００１９】固体物である中実接続孔１３２の使用は接
続を改良し、基板１０４の上表面１１０上のハンダマス
クの必要性を排除し、それによって半導体チップ１０６
の底部表面が接続孔１３２との直接の熱接触の状態にな
ることを可能にする。これは、半導体チップ１０６から
ボールグリッドアレイへの熱抵抗を最小限にする。
【００２０】半導体チップ１０６により利用される基板
１０４の表面積を最大限にするために、いくつかの数の
接続孔１３２は、導電体パッド１０８と半導体チップ１
０６との間に配置される。これは、チップ対パッケージ
面積比を改善する。実際、本発明の半導体パッケージは
（４０％までの比を達成しているに過ぎない先行技術の
デバイスとは対称的に）、７０％に迫るチップ対パッケ
ージ面積比を達成することが見いだされた。
【００２１】図３は、本発明の別の態様による半導体パ
ッケージの上平面図を示す図である。図３において、図
１および図２と関連する同等の要素は、同一の参照符号
を付してある。
【００２２】図３の半導体パッケージ２００は、図１の
半導体パッケージ１００と同一のフットプリント（設置
面積；foot print）を有するハウジング１０２を含む。
半導体パッケージ２００は、２つの電力用半導体チップ
１０６ａおよび１０６ｂ、好ましくはＭＯＳＦＥＴチッ
プ（しかし他の種類の半導体デバイスも予期される）を
さらに含む。ＭＯＳＦＥＴチップ１０６ａ、１０６ｂ
は、基板１０４の上表面１１０上に取り付けられる。導
電性パッド１０８ａ、１０８ｂも、同様に基板１０４の
第２の周辺側縁１１６に配置される。
【００２３】半導体パッケージ２００の大きさが半導体
パッケージ１００と実質的に同一であるときに、個々の
ＭＯＳＦＥＴチップ１０６ａおよび１０６ｂは、図１に
おけるＭＯＳＦＥＴチップ１０６の大きさのおよそ半分
であることが注目される。
【００２４】ＭＯＳＦＥＴチップ１０６ａおよび１０６
ｂは、それぞれのチップの頂部表面上に、ソースの金属
化区域１２２ａ、１２２ｂと、ゲートの金属化区域１２
４ａ、１２４ｂとをそれぞれ含む。ソース金属化区域１
２２ａ、１２２ｂは、それぞれ、ワイヤボンド１３０ａ
および１３０ｂを経由して、第２の周辺側縁１１６の導
電体パッド１０８に接続される。
【００２５】図１のパッケージ１００における場合にそ
うであったように、実質的に全てのワイヤボンド１３０
ａ、１３０ｂが、それぞれのソースの金属化区域１２２
ａ、１２２ｂから側縁１１６にある導電体パッド１０８
へと向かう１つの方向に張り渡される。同様に、図示さ
れていないけれども、図２において示されるものと実質
的に同等な複数の接続孔１３２およびボールグリッドア
レイが、基板１０４に含まれる。
【００２６】図４は、本発明のさらに別の態様による半
導体パッケージ上平面図を示す図である。背景として、
ある場合において、２つのＭＯＳＦＥＴチップのそれぞ
れのソースが一緒に接続されている背中合わせ（back-t
o-back）のＭＯＳＦＥＴトランジスタ（ＡＣスイッチと
しても知られている）を用いることが望ましい。半導体
パッケージ３００は、ドレインからドレインまでの電気
抵抗を最小限にするために、ＭＯＳＦＥＴチップのそれ
ぞれのソース間の接続が完全にパッケージ内部において
行われる、そのようなＡＣスイッチを提供する。
【００２７】半導体パッケージ３００は、それぞれのソ
ースの金属化区域１２２ａおよび１２２ｂを有する第１
および第２のＭＯＳＦＥＴチップ１０６ａ、１０６ｂを
含む。半導体チップ１０６ａおよび１０６ｂは、図３の
パッケージ２００においてと実質的に同一の方法におい
て、基板１０４の上表面上に配置される。複数の導電体
パッド１０８、１０８ａおよび１０８ｂが、基板１０４
の１つの側縁１１６に配置される。それぞれのゲートの
金属化区域１２４ａ、１２４ｂは、ゲートワイヤボンド
１０９ａ、１０９ｂを経由して、それぞれの導電体パッ
ド１０８ａ、１０８ｂに接続される。
【００２８】ＡＣスイッチにおける高電流経路は、ＭＯ
ＳＦＥＴチップ１０６ａ、１０６ｂのそれぞれのドレイ
ンに作成される必要があるのみである。したがって、導
電体パッド１０８の１つにおいて終始するワイヤボンド
１１１を用いて、ソースの金属化区域１２２ａおよび１
２２ｂに対する低電流接続が得られると同時に、ソース
の金属化区域１２２ａおよび１２２ｂの間の高電流接続
は、一方のソースの金属化区域１２２ａから他方のソー
スの金属化区域１２２ｂへと直接的に及ぶ複数のワイヤ
ボンド１３０によって得られる。前述のように、一方の
ソース１２２ａから他方のソース１２２ｂまでの抵抗
は、ソースの金属化区域１２２ａおよび１２２ｂを通し
て電流の均一な分配を得るように、異なる長さのワイヤ
ボンド１３０を用いることおよびそれらをジグザグに配
置することによって最小限にされる。
【００２９】図示されていないけれども、図２において
示されるものと実質的に同等な複数の接続孔１３２およ
びボールグリッドアレイが、基板１０４に含まれる。
【００３０】本発明の好ましい実施形態の前述の記載
は、例示および説明の目的のために提供された。それ
は、網羅的であること、または本発明を開示された明確
な形態に制限することを意図していない。前述の教示に
照らして、多くの変更および変形が可能である。本発明
の範囲は、この詳細な記載によってではなく、添付され
る請求の範囲によって制限されることを意図している。
【図面の簡単な説明】
【図１】本発明の電力用半導体パッケージの一実施例を
示す上平面図である。
【図２】図１の半導体パッケージの側面図である。
【図３】本発明の電力用半導体パッケージの他の実施例
を示す上平面図である。
【図４】本発明の電力用半導体パッケージのさらに他の
実施例を示す上平面図である。
【符号の説明】
１００、２００、３００ 電力用半導体パッケージ １０４ 基板 １０６、１０６ａ、１０６ｂ 電力用半導体チップ １０８、１０８ａ、１０８ｂ 導電体パッド １０９ ワイヤボンド １１０ 上表面 １１２ 下表面 １１４ 第１の側縁 １１６ 第２の側縁 １１８ 前部周縁 １２０ 後部周縁 １２２ 第１の金属化された表面 １２４ 第２の金属化された表面 １２６ ゲートバス １３０、１３０ａ、１３０ｂ ワイヤボンド １３２ 接続孔（via；バイア） １３４ 導電性球体 １２２ａ、１２２ｂ ソースの金属化区域 １２４ａ、１２４ｂ ゲートの金属化区域 １０９ａ、１０９ｂ ゲートワイヤボンド
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年３月１５日（２０００．３．１
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 電力用半導体パッケージ
フロントページの続き (72)発明者 ブハラト シーブクマー アメリカ合衆国 90045 カリフォルニア 州 ロサンジェルス アルバーン ストリ ート 7027， アパートメント．ビー− 111 (72)発明者 ダニエル エム． キンザー アメリカ合衆国 90245 カリフォルニア 州 エル セグンド センター ストリー ト 760 (72)発明者 ジョージ マノス アメリカ合衆国 90630 カリフォルニア 州 サイプレス バルバドス アヴェニュ 6032

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】 上表面および下表面を有し、前記上表面
    は空間的に離隔された第１および第２の側縁、および空
    間的に離隔された前縁および後縁により規定される周辺
    を含む基板と、 前記基板の上表面上に配置された電力用用半導体チップ
    であって、前記チップは少なくとも第１の金属化された
    表面が配置される頂部表面と底部表面とを含む電力用半
    導体チップと、 前記基板の第２の側縁にのみ配置された複数の導電体パ
    ッドと、 前記第１の金属化された表面から前記複数の導電体パッ
    ドへと張り渡される複数のワイヤボンドとを備えたこと
    を特徴とする電力用半導体パッケージ。
  2. 【請求項２】 前記複数のワイヤボンドはそれぞれの長
    さを有し、それらの長さは複数の別個の値の１つである
    ことを特徴とする請求項１に記載の電力用半導体パッケ
    ージ。
  3. 【請求項３】 前記複数のワイヤボンドは互いに隣接し
    て配置され、直接に隣接しているワイヤボンドは異なる
    長さを有することを特徴とする請求項２に記載の電力用
    半導体パッケージ。
  4. 【請求項４】 前記基板は、前記上表面と下表面との間
    に延びる複数の接続孔を含むことを特徴とする請求項１
    に記載の電力用半導体パッケージ。
  5. 【請求項５】 前記接続孔のいくつかは、前記半導体チ
    ップの底部表面から前記基板を貫通する電気的接続を提
    供することを特徴とする請求項４に記載の電力用半導体
    パッケージ。
  6. 【請求項６】 前記接続孔は、それらが中実であるよう
    に導電性材料により実質的に充填されていることを特徴
    とする請求項５に記載の電力用半導体パッケージ。
  7. 【請求項７】 前記導電性材料は、タングステンまたは
    高い電気伝導性および熱伝導性を有する他の材料である
    ことを特徴とする請求項５に記載の電力用半導体パッケ
    ージ。
  8. 【請求項８】 前記基板の前記下表面に配列されるボー
    ルグリッドアレイを形成する複数の導電性球体をさらに
    含み、前記配列の球体の少なくともいくつかは前記接続
    孔の導電性材料から外部回路への電気的接続を提供する
    ためのものであることを特徴とする請求項４に記載の電
    力用半導体パッケージ。
  9. 【請求項９】 前記電力用半導体チップは、電力用ＭＯ
    ＳＦＥＴチップであることを特徴とする請求項１に記載
    の電力用半導体パッケージ。
  10. 【請求項１０】 前記ＭＯＳＦＥＴチップの第１の金属
    化された表面がソースを規定し、前記ＭＯＳＦＥＴチッ
    プは、ワイヤボンドを経由して前記複数の導電体パッド
    と連結されるゲートを規定する第２の金属化された表面
    をさらに含むことを特徴とする請求項９に記載の電力用
    半導体パッケージ。
  11. 【請求項１１】 前記ＭＯＳＦＥＴチップの底部表面が
    ドレインを規定し、 前記基板は前記上表面と前記下表面との間に延びる複数
    の接続孔を含み、前記接続孔のいくつかは前記ドレイン
    から前記基板を貫通する電気的接続を提供し、少なくと
    も１つの他の接続孔が前記導電体パッドから前記基板を
    貫通して前記ゲートへの電気的接続を提供することを特
    徴とする請求項１０に記載の電力用半導体パッケージ。
  12. 【請求項１２】 前記接続孔は、それらが固体物である
    ように導電性材料により実質的に充填されていることを
    特徴とする請求項１１に記載の電力用半導体パッケー
    ジ。
  13. 【請求項１３】 前記導電性材料は、タングステンまた
    は高い電気伝導性および熱伝導性を有する他の材料であ
    ることを特徴とする請求項１２に記載の電力用半導体パ
    ッケージ。
  14. 【請求項１４】 上表面と下表面とを有し、前記上表面
    は空間的に離隔された第１および第２の側縁、および空
    間的に離隔された前縁および後縁により規定される周辺
    を含む基板と、 前記基板の上表面上に配置された電力用ＭＯＳＦＥＴチ
    ップであって、前記チップはソースの金属化された表面
    およびゲートの金属化された表面が配置される頂部表面
    と、ドレインを規定する底部表面とを含む電力用ＭＯＳ
    ＦＥＴチップと、 前記基板の第２の側縁にのみ配置された複数の導電体パ
    ッドと、 前記ソースの金属化された表面から前記複数の導電体パ
    ッドの１つまたは複数へと張り渡される複数のワイヤボ
    ンドであって、前記ワイヤボンドの少なくとも１つは前
    記ゲートの金属化された表面から前記導電体パッドの１
    つへと張り渡される複数のワイヤボンドとを備えたこと
    を特徴とする電力用半導体パッケージ。
  15. 【請求項１５】 前記複数のワイヤボンドはそれぞれの
    長さを有し、それらの長さは複数の別個の値の１つであ
    ることを特徴とする請求項１４に記載の電力用半導体パ
    ッケージ。
  16. 【請求項１６】 前記複数の別個の値の数は２またはそ
    れ以上であることを特徴とする請求項１５に記載の電力
    用半導体パッケージ。
  17. 【請求項１７】 前記複数のワイヤボンドは互いに隣接
    して配置され、直接に隣接しているワイヤボンドは異な
    る長さを有することを特徴とする請求項１５に記載の電
    力用半導体パッケージ。
  18. 【請求項１８】 前記ＭＯＳＦＥＴチップは空間的に離
    隔された前記第１および第２の側縁の間に広がる横幅を
    含み、前記それぞれのワイヤボンドは、複数の別個の横
    位置の１つにおいて末端をなすことを特徴とする請求項
    １４に記載の電力用半導体パッケージ。
  19. 【請求項１９】 前記別個の横位置の数は２またはそれ
    以上であることを特徴とする請求項１８に記載の電力用
    半導体パッケージ。
  20. 【請求項２０】 前記複数のワイヤボンドは互いに隣接
    して配置され、直接に隣接しているワイヤボンドは異な
    る横位置において末端をなすことを特徴とする請求項１
    ８に記載の電力用半導体パッケージ。
  21. 【請求項２１】 前記基板は、前記上表面と下表面との
    間に延びる複数の接続孔を含むことを特徴とする請求項
    １４に記載の電力用半導体パッケージ。
  22. 【請求項２２】 前記接続孔のいくつかは前記電力用半
    導体チップのドレインから前記基板を貫通する電気的接
    続を提供することを特徴とする請求項２１に記載の電力
    用半導体パッケージ。
  23. 【請求項２３】 前記接続孔は、それらが固体物である
    ように導電性材料により実質的に充填されていることを
    特徴とする請求項２２に記載の電力用半導体パッケー
    ジ。
  24. 【請求項２４】 前記導電性材料はタングステンまたは
    高い電気伝導率および熱伝導率を有する他の材料である
    ことを特徴とする請求項２３に記載の電力用半導体パッ
    ケージ。
  25. 【請求項２５】 前記基板の前記下表面に配置されるボ
    ールグリッドアレイを形成する複数の導電性球体をさら
    に含み、前記配列の球体の少なくともいくつかは前記接
    続孔の導電性材料から外部回路への電気的接続を提供す
    るためのものであることを特徴とする請求項２１に記載
    の電力用半導体パッケージ。
  26. 【請求項２６】 上表面と下表面とを有し、前記上表面
    は空間的に離隔された第１および第２の側縁、および空
    間的に離隔された前縁および後縁により規定される周辺
    を含む基板と、 前記基板の上表面上に配置された第１の電力用ＭＯＳＦ
    ＥＴチップであって、前記チップはソースの金属化され
    た表面およびゲートの金属化された表面が配置される頂
    部表面と、ドレインを規定する底部表面とを含む第１の
    電力用ＭＯＳＦＥＴチップと、 前記基板の上表面上に配置された第２の電力用ＭＯＳＦ
    ＥＴチップであって、前記チップはソースの金属化され
    た表面およびゲートの金属化された表面が配置される頂
    部表面と、ドレインを規定する底部表面とを含む第２の
    電力用ＭＯＳＦＥＴチップと、 前記基板の第２の側縁にのみ配置された複数の導電体パ
    ッドと、 前記第１のＭＯＳＦＥＴチップのソースの金属化された
    表面から前記複数の導電体パッドの１つまたは複数へと
    張り渡される第１の組のワイヤボンドであって、前記ワ
    イヤボンドの少なくとも１つは、前記第１のＭＯＳＦＥ
    Ｔチップのゲートの金属化された表面から前記導電体パ
    ッドの１つへと張り渡される第１の組のワイヤボンド
    と、 前記第２のＭＯＳＦＥＴチップのソースの金属化された
    表面から前記複数の導電体パッドの１つまたは複数へと
    張り渡される第２の組のワイヤボンドであって、前記ワ
    イヤボンドの少なくとも１つは、前記第２のＭＯＳＦＥ
    Ｔチップのゲートの金属化された表面から前記導電体パ
    ッドの１つへと張り渡される第２の組のワイヤボンドと
    を備えたことを特徴とする電力用半導体パッケージ。
  27. 【請求項２７】 前記複数のワイヤボンドは実質的に同
    方向に張り渡されることを特徴とする請求項２６に記載
    の電力用半導体パッケージ。
  28. 【請求項２８】 前記複数のワイヤボンドはそれぞれの
    長さを有し、前記長さは複数の別個の値の１つであるこ
    とを特徴とする請求項２６に記載の電力用半導体パッケ
    ージ。
  29. 【請求項２９】 前記別個の値の数は２またはそれ以上
    であることを特徴とする請求項２８に記載の電力用半導
    体パッケージ。
  30. 【請求項３０】 前記複数のワイヤボンドは互いに隣接
    して配置され、直接隣接するワイヤボンドは異なる長さ
    を有することを特徴とする請求項２８に記載の電力用半
    導体パッケージ。
  31. 【請求項３１】 前記第１および第２のＭＯＳＦＥＴチ
    ップのそれぞれは、前記空間的に離隔された第１および
    第２の側縁の間に広がる横幅を含み、前記それぞれのワ
    イヤボンドは、複数の別個の横位置の１つにおいて末端
    をなすことを特徴とする請求項２６に記載の電力用半導
    体パッケージ。
  32. 【請求項３２】 前記別個の横位置の数は２またはそれ
    以上であることを特徴とする請求項３１に記載の電力用
    半導体パッケージ。
  33. 【請求項３３】 前記複数のワイヤボンドは互いに隣接
    して配置され、直接に隣接しているワイヤボンドは異な
    る横位置において末端をなすことを特徴とする請求項３
    １に記載の電力用半導体パッケージ。
  34. 【請求項３４】 前記基板は、前記上表面と下表面との
    間に延びる複数の接続孔を含むことを特徴とする請求項
    ２６に記載の電力用半導体パッケージ。
  35. 【請求項３５】 前記接続孔のいくつかは前記半導体チ
    ップのドレインから前記基板を貫通する電気的接続を提
    供することを特徴とする請求項３４に記載の電力用半導
    体パッケージ。
  36. 【請求項３６】 前記接続孔は、それらが固体物である
    ように導電性材料により実質的に充填されていることを
    特徴とする請求項３４に記載の電力用半導体パッケー
    ジ。
  37. 【請求項３７】 前記導電性材料はタングステンまたは
    高い電気伝導率および熱伝導率を有する他の材料である
    ことを特徴とする請求項３６に記載の電力用半導体パッ
    ケージ。
  38. 【請求項３８】 前記基板の前記下表面に配置されるボ
    ールグリッドアレイを形成する複数の導電性球体をさら
    に含み、前記配列の球体の少なくともいくつかは前記接
    続孔の導電性材料から外部回路への電気的接続を提供す
    るためのものであることを特徴とする請求項３４に記載
    の電力用半導体パッケージ。
  39. 【請求項３９】 上表面と下表面とを有し、前記上表面
    は空間的に離隔された第１および第２の側縁、および空
    間的に離隔された前縁および後縁により規定される周辺
    を含む基板と、 前記基板の上表面上に配置された第１の電力用ＭＯＳＦ
    ＥＴチップであって、前記チップはソースの金属化され
    た表面およびゲートの金属化された表面が配置される頂
    部表面と、ドレインを規定する底部表面とを含む第１の
    電力用ＭＯＳＦＥＴチップと、 前記基板の上表面上に配置された第２の電力用ＭＯＳＦ
    ＥＴチップであって、前記チップはソースの金属化され
    た表面およびゲートの金属化された表面が配置される頂
    部表面と、ドレインを規定する底部表面とを含む第２の
    電力用ＭＯＳＦＥＴチップと、 前記基板の第２の側縁にのみ配置された複数の導電体パ
    ッドと、 前記第１のＭＯＳＦＥＴチップのソースの金属化された
    表面から前記第２のＭＯＳＦＥＴチップのソースの金属
    化された表面へと張り渡される複数のワイヤボンドと、 前記第１のＭＯＳＦＥＴチップのゲートの金属化された
    表面から前記導電体パッドへと張り渡される少なくとも
    １つのワイヤボンドと、 前記第２のＭＯＳＦＥＴチップのゲートの金属化された
    表面から前記導電体パッドへと張り渡される少なくとも
    １つのワイヤボンドとを備えたことを特徴とする電力用
    半導体パッケージ。
  40. 【請求項４０】 前記複数のワイヤボンドは実質的に同
    方向に張り渡されることを特徴とする請求項３９に記載
    の電力用半導体パッケージ。
  41. 【請求項４１】 前記複数のワイヤボンドは、前記基板
    の第１の側縁から第２の側縁に向かって規定される方向
    に関して横断的に張り渡されることを特徴とする請求項
    ４０に記載の電力用半導体パッケージ。
  42. 【請求項４２】 前記複数のワイヤボンドはそれぞれの
    長さを有し、前記長さは複数の別個の値の１つであるこ
    とを特徴とする請求項３９に記載の電力用半導体パッケ
    ージ。
  43. 【請求項４３】 前記別個の値の数は２であることを特
    徴とする請求項４２に記載の電力用半導体パッケージ。
  44. 【請求項４４】 前記複数のワイヤボンドは互いに隣接
    して配置され、直接隣接するワイヤボンドは異なる長さ
    を有することを特徴とする請求項４２に記載の電力用半
    導体パッケージ。
  45. 【請求項４５】 前記第１および第２のＭＯＳＦＥＴチ
    ップのそれぞれは、前記空間的に離隔された第１および
    第２の側縁の間に広がる横幅を含み、前記それぞれのワ
    イヤボンドは、それぞれのＭＯＳＦＥＴチップの複数の
    別個の縦位置の１つにおいて末端をなすことを特徴とす
    る請求項３９に記載の電力用半導体パッケージ。
  46. 【請求項４６】 前記別個の縦位置の数は２またはそれ
    以上であることを特徴とする請求項４５に記載の電力用
    半導体パッケージ。
  47. 【請求項４７】 前記複数のワイヤボンドは互いに隣接
    して配置され、直接に隣接しているワイヤボンドはそれ
    ぞれのＭＯＳＦＥＴチップの複数の別個の縦位置におい
    て末端をなすことを特徴とする請求項４５に記載の電力
    用半導体パッケージ。
  48. 【請求項４８】 前記基板は、前記上表面と下表面との
    間に延びる複数の接続孔を含むことを特徴とする請求項
    ３９に記載の電力用半導体パッケージ。
  49. 【請求項４９】 前記接続孔のいくつかは、前記第１お
    よび第２のＭＯＳＦＥＴチップのそれぞれのドレインか
    ら前記基板を貫通する電気的接続を提供することを特徴
    とする請求項４８に記載の電力用半導体パッケージ。
  50. 【請求項５０】 前記接続孔は、それらが固体物である
    ように導電性材料により実質的に充填されていることを
    特徴とする請求項４８に記載の電力用半導体パッケー
    ジ。
  51. 【請求項５１】 前記導電性材料はタングステンまたは
    高い電気伝導率および熱伝導率を有する他の材料である
    ことを特徴とする請求項５０に記載の電力用半導体パッ
    ケージ。
  52. 【請求項５２】 前記基板の前記下表面に配置されるボ
    ールグリッドアレイを形成する複数の導電性球体をさら
    に含み、前記配列の球体の少なくともいくつかは前記接
    続孔の導電性材料から外部回路への電気的接続を提供す
    るためのものであることを特徴とする請求項４８に記載
    の電力用半導体パッケージ。
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