CN100431093C - 用于横向传导装置的高空间效率封装和将横向传导半导体芯片封装到其中的方法 - Google Patents

Abstract

本发明通过形成至少一个用于从装置的接地触点接收下接合导线的补充芯片垫下接合垫部分来提高横向传导半导体装置封装中的空间利用效率。该补充芯片垫部分可占据先前由非一体式引线所占据的封装端部或侧部的区域。通过接收基板下接合导线，该补充芯片垫部分允许一具有更大面积的芯片来占据主要芯片垫的更大面积，由此来提高封装的空间效率。

Description

用于横向传导装置的高空间效率封装和将横向传导半导体芯片封装到其中的方法

交叉申请案

本非临时专利申请案要求2003年1月3日申请的第60/437,822号美国临时专利申请的优先权，且其全文以引用的方式并入本文中。

技术领域

本发明涉及一种半导体集成电路的封装。更具体地说，本发明提供一种包括一具有一横向传导结构的芯片与一耦合到具有新颖引线配置的特定引线框的接地的装置与方法。仅举例而言，本发明已应用到功率IC芯片，但也可以具有许多其他应用。

背景技术

近些年来，半导体封装技术、半导体技术以及消费者产品应用的发展已经逐渐趋同并引起了一系列相互影响的革新来改进最终产品。这种趋同现象开始于大约十年前，当时金属氧化物半导体场效应晶体管(MOSFET)技术使所制作的半导体芯片或芯片展示出足够低的电阻使其可以在安装在普通个人计算机(PC)板上而不是专用散热器结构上时执行有用的工作。在此远离使用散热器的发展中开创的应用包括早期的硬盘驱动与便携式电池供电的电子产品，其中由于与常规散热器相关的体积和功率消耗原因排除常规散热器的使用。

将功率MOSFET芯片(即具有可传导1至20安培的输出的芯片，“开”状态电阻范围为10毫欧姆到1欧姆)而非散热器定位成与PC板接触代表了从先前所关心的散热问题脱离开来，使得封装设计者确信新装置将展示出足够低的电阻来处理应用电流，而不会产生比可由普通PC板有效耗散的更多的热量。一旦安装上避免使用散热器的功率MOSFET开关并把它们像安装在PC板上的其它组件一样使用时，那么它们的封装是从已经用于集成电路(IC)的封装改造得来。利用诸如1)将多个引脚或触点联接在一起、2)将引脚直接联接在芯片以及3)由展示出优良热导性的铜材料来制作引线框等技术来提高这些现有IC封装(诸如JEDEC带寄存器的SO(JEDECregistered SO)与TSSOP系列)驱散来自功率MOSFET开关的热量的能力。以此方式，在功率MOSFET封装将热量传递到PC板的能力与PC板接着驱散从封装接收的热量的能力之间达成平衡。

MOSFET与IC技术的持续发展使简单的功率MOSFET装置发展成具有尺寸大约等于功率MOSFET装置的芯片与封装的功率集成电路(PIC)。同时，对符合紧凑空间要求与高功率需求的产品(例如手机和便携式图像和计算产品)日益增长的需求使这些PIC装置非常适用于任意数目的潜在应用中。

因此，在此项技术中需要用于PIC装置的新颖且改善的封装，其提高了空间的使用效率、允许最大尺寸的芯片包含在尽可能小的封装中。

发明内容

本发明涉及一种半导体集成电路的封装。更具体来说，本发明提供一种包括一具有一横向传导结构的芯片与一耦合到一具有新颖引线配置的特定引线框的接地的装置与方法。仅举例而言，本发明已经应用于功率MOSFET芯片，但也可以有许多其它应用。优选通过制作用于从芯片接地触点接收下接合导线的芯片垫的至少一个补充下接合垫部分来提高横向传导半导体装置封装的空间效率。补充下接合垫部分可占据先前被封装端部或侧部的非一体引线(non-integral lead)占据的空间。通过接收下接合导线，补充芯片垫部分释放出芯片垫的主要部分的更大面积来支持具有更大面积的芯片，由此提高了空间效率。

根据本发明的半导体装置的封装的一个实施例包含一引线框与一在上表面上具有一横向传导结构与一接地触点的半导体芯片。所述引线框包含一与芯片下表面接触的芯片垫、一与芯片垫分离的引线以及一补充下接合芯片垫部分。补充下接合芯片垫部分从芯片垫的主要部分突出并且被配置用以从接地触点接收下接合导线。

根据本发明的封装一横向传导功率半导体芯片的方法的一个实施例包含提供一补充芯片垫部分来从芯片上表面上的接地触点接收一下接合导线，从而不需要分配该芯片垫的主要部分的面积来接收下接合导线，而且所述面积可相反由横向传导芯片来占据。

结合下文与附图来更详尽地描述本发明的此等与其它实施例以及其优点与特征。

附图说明

图1A为常规八引线MOSFET封装的简化放大平面视图。

图1B为图1A的MOSFET封装的简化横截面视图。

图2A为常规八引线PIC封装的简化放大平面视图。

图2B为图2A的PIC封装的简化横截面视图。

图3为根据本发明的八引线PIC封装的一个实施例的简化平面视图。

图4A为根据本发明的八引线PIC封装的另一实施例的简化平面视图。

图4B为根据本发明的十二引线封装的一个实施例的简化平面视图。

图4C为根据本发明的十二引线封装的另一实施例的简化平面视图。

图5为常规十二引线PIC封装的简化平面视图。

图6为根据本发明的十二引线PIC封装的一个实施例的简化平面视图。

图7为常规八引线封装的简化平面视图。

图8为根据本发明的八引线封装的一个替代实施例的简化平面视图。

图9为常规八引线封装的简化平面视图。

图10为根据本发明的八引线封装的一个替代实施例的简化平面视图。

图11为常规十二引线封装的简化平面视图。

图12为根据本发明的十二引线封装的一个替代实施例的简化平面视图。

图13为常规八引线封装的简化平面视图。

图14为根据本发明的八引线封装的一个替代实施例的简化平面视图。

图15为常规八引线封装的简化平面视图。

图16为根据本发明的八引线封装的一个替代实施例的简化平面视图。

具体实施方式

本发明涉及一种半导体集成电路的封装。更具体来说，本发明提供一种包括一具有一横向传导结构的芯片与一耦合到一具有新颖引线配置的特定引线框的接地触点的装置与方法。仅举例而言，本发明已经应用于功率IC芯片，但也可以有许多其它应用。

在本申请案中所采用的术语“功率”一般是指从1至20安培的封装或芯片传导电流，且“开”状态电阻范围为10m欧姆至1欧姆或更大。如上所述，现正改造先前用于容纳功率MOSFET装置的封装来容纳最新一代的功率IC装置。为参考的目的，图1A为常规八引线功率MOSFET封装的简化平面视图。图1B为图1A的功率MOSFET封装沿线1B-1B’剖切所得的简化横截面视图。

图1A-1B的常规功率MOSFET封装100包含在引线框106的芯片垫104上支持的功率MOSFET芯片102。引线框106包含与芯片垫104构成一体的四个热传导引线108a-d、与芯片垫104不构成一体的引线108e以及与芯片垫也不构成一体但彼此构成一体的引线108f-h。本文所使用的“一体”是指一引线从与芯片垫相同的材料块中形成和突出。一体引线可与不与芯片垫材料连续而通过一接合线电连接到芯片垫的非一体引线形成对比。芯片垫与一体引线之间的材料的连续性允许热量通过一体引线从工作芯片传导至可以有效散热的封装外部。

非一体引线108e-h通过接合线110与功率MOSFET芯片102的不同区域电连通。功率MOSFET芯片102、引线框106与接合线110密封在塑料封装109内。

功率MOSFET芯片102具有一仅与其顶面102a上的一单个常规芯片垫112的接合线连接，所述顶面102a连接到栅极114。MOSFET芯片102的所有剩余顶表面102a与源极区域116电连通，并因此上芯片表面102a可以接收从引线108f-h至源极的多个接合线连接。源极接合线附着不限于个别的接合垫(bondpad)，而相反接合线可附着于栅极导线接合垫的外侧的芯片顶面上任何地方和芯片的最外边缘上。多个源极接合线可用于降低与源极的连接的阻抗。

MOSFET芯片102的第三电连接是连接到漏极118。此漏极连接在图1A的平面图上不可见，或在芯片102的顶表面102a上不可触及。相反，与功率MOSFET 102的漏极118的连接通过所述芯片的下表面102b来建立，其通过诸如焊料或银掺杂环氧树脂等电热传导粘合剂122电连接至封装引线框。

与芯片垫104及由此与功率MOSFET封装102的漏极118的电接触是通过一体引线108a-d来建立。除了提供与MOSFET漏极的电接触外，一体引线108a-d也提供热传导路径，以移除在功率MOSFET芯片工作期间所产生的热量。

图1B的箭头120展示了穿过功率MOSFET装置的电流传导方向。如箭头120所示，穿过图1A-B的功率MOSFET芯片的电流传导方向是垂直的，且漏极118在装置操作中起主动作用。

然而，在改造诸如图1A-B中展示的功率MOSFET封装用于功率IC装置的过程中，设计者们必须谨记在功率MOSFET与PIC装置之间存在许多差异。下文结合图2A-B突出这些差异中的一些。

图2A为常规八引线功率PIC封装的简化放大平面视图。图2B为图2A的PIC封装沿线2B-2B’取得的简化横截面视图。图2A-B的常规PIC封装200包含在引线框206的芯片垫204上支持的PIC芯片202。引线框206包含与芯片垫204成一体的三个热传导引线208a-c以及与芯片垫204不成一体的引线208d-h。非一体引线208d-h经接合线210与PIC芯片202的上表面202a上的各接合垫212电通信。PIC芯片202、引线框206与接合线210密封在塑料封装209内。

与由图1A-B所示的MOSFET芯片展示的垂直传导方向不同，PIC芯片202含有定位于上表面202a上的各传导元件214以在如箭头220所示的横向方向传导电流。PIC芯片202的块材(bulk)或基板218用于在芯片表面上的主动、横向传导组件之间提供物理支持与电绝缘。或者，所述PIC基板通常不是主动电路组件。

在低功率集成电路中，基板可经一芯片内部的集成连接而电连接至一足以使基板偏压而不传导的电压，由此确保所要的基板电绝缘特性。然而，对于经历大应用电流的功率IC芯片来说，此一集成基板连接可展示显著的电阻并可能无法在基板表面上提供均匀的传导。所述一体基板连接将不足以确保所有主动横向传导PIC组件在工作条件范围内的所有高电流传导及/或潜在的高跃迁率中仍保持电绝缘。

因此，PIC芯片202的上表面包括一专用接地(Gnd)接合垫212a，该Gnd接合垫212a被配置以确保PIC电路基板仍保持接地且不会浮动。Gnd接合垫212a通过一分配用于此目的的专用下接合导线210a来连接至芯片垫204。

基于图1A-B与图2A-B的简化描绘，功率MOSFET封装与PIC封装之间的许多重要差异已经很明显。一个差异为PIC增加了电连接的数目。具体来说，MOSFET装置通常仅包括三个触点，各自分别与源极、漏极以及栅极接触。对比来说，PIC装置的特点是可包含三个以上的触点，并通常包括基本上多于三个的触点数目。PIC装置同时特别包括一在其它触点所处的上芯片表面上的Gnd触点。

MOSFET与PIC装置之间的第二个重要差异为芯片块材所起的作用。MOSFET为一垂直传导装置，且芯片块材充当主动漏极组件并且该芯片决材与支持芯片垫成主动电接触，另一方面，PIC为一横向传导装置，且利用芯片块材作为一在沿芯片表面建立的主动几何体之间的绝缘基板。为确保块材仍为绝缘体且不能变得正向偏压且使这些主动元件在其自身之间或与其它结构之间传导，不仅图2A-B的基板固定成与引线框芯片垫电接触，且芯片垫从芯片表面上的Gnd接合垫下接合，且由此经一体引线连接到外部Gnd连接。

在常规功率MOSFET与PIC芯片封装之间的上述差异的含义是能够在相同封装中容纳具有更大表面积的功率MOSFET芯片。具体来说，可经芯片下侧单独以芯片垫来建立与功率MOSFET芯片(漏极)块材的电接触。对比来说，PIC芯片中横向传导电路元件的存在要求在Gnd接合垫与芯片垫之间连接一独立的下接合导线。这需要在与预期芯片占据面积相邻的芯片垫上分配空间以接收下接合导线，因此剥夺了芯片垫可用于支持芯片的空间。

结合图2A对此进行了说明，其中PIC芯片202长度Y为1.09mm且宽度X为0.916mm，并且芯片垫204长度B为1.44mm且宽度A为1.066mm。因此，图2A-B的PIC封装200利用了1.535mm²的引线框面积来支持0.998mm²的芯片面积，空间利用率为65％。

根据本发明的实施例，横向传导半导体装置封装中的空间利用率可以通过特地创造一个芯片垫补充部分来提高，该补充部分设计用以从芯片上表面上的接地触点接收一下接合导线的芯片垫。补充下接合垫部分可占据封装的端部或侧部的面积。通过接收下接合导线，补充芯片垫部分释放出更大面积的芯片垫用以支持具有更大面积的芯片，由此提高了空间效率。

图3相应地展示了根据本发明的PIC封装的一个实施例的简化平面视图。封装300包括定位在引线框304上的PIC芯片302。与图2A-B的常规封装相似，引线框304包含与芯片垫308成一体的三个散热引线306a-c以及与芯片垫308不成一体的五个电接触引线306d-h。然而，与图2A-B的常规封装不同，引线框304的芯片垫308包括一补充下接合部分311，该补充下接合部分311与主要芯片垫部分成一体并自主要芯片垫部分突出进入先前由非一体芯片垫引线(其长度现已经稍微缩短)所占据的位于封装端部的空间中。

下接合导线312从PIC Gnd触点314延伸到芯片垫的补充下接合部分311，释放出芯片垫的主要部分上的空间以支持PIC芯片302。因此，由图3的封装300所包裹的PIC芯片302大于由图2A的常规PIC封装包裹的相应PIC芯片。具体来说，图3的长度B为1.44mm且宽度A为1.066mm(与图2A相同)的芯片垫308能够支持长度Y’为1.29mm且宽度X’为0.916mm的PIC芯片302，空间利用效率为77％。此能够包裹更大的芯片的能力并未牺牲任何性能，而图3的封装的引脚的电及热功能性保持了图2A的原始封装的功能性。

尽管至目前为止本文结合了图3所示的具体PIC封装来描述本发明，但本发明不限于此特定实施例。举例来说，尽管图3的PIC封装设计展示了一定位在芯片垫一端的补充下接合部分，但所述补充下接合部分可位于其它位置，并且所述封装设计将仍属于本发明的范畴内。

图4A相应地展示了封装401的一个此替代实施例的简化平面视图，其中芯片垫402的突出的补充下接合垫部分400定位在引线框404的侧部而非端部。通过加宽先前的一体引线406的基底并使其与芯片垫成为一体来制成补充下接合垫区域400。图4B与图4C展示具有存在于芯片侧面上的补充下接合垫部分的封装的其它实施例的简化平面视图。在各个情况下，由于在现有一体引线与塑料封装边缘之间通常不存在足够的可用空间用以允许一体引线尺寸上有任何增加，所以经修改以纳含补充下接合垫部分的引线将包含常规封装中的非一体引线。

尽管到目前为止所展示与描述的实施例说明了具有一单个补充下接合垫部分的封装，但本发明不限于此特定数目。图5展示了具有与芯片垫502构成一体的四个散热引线500a-d以及与芯片垫502不构成一体的八个电接触引线500e-1的常规十二引线封装501的平面视图。常规十二引线封装501容纳了具有在长度G为2.225mm且宽度F为1.62mm的芯片垫502上的长度E为1.873mm且宽度D为1.47mm的PIC芯片504，获得约74.6％的空间利用率。

图6展示根据本发明的一替代实施例的相应十二引线封装601。封装601的引线框600的特点是具有定位在封装的任一端的两个补充下接合部分606与608的芯片垫604。在图6所示的封装中，长度E’为2.073mm且宽度D’为1.47mm的PIC芯片610(芯片面积为3.047mm²)容纳在尺寸与图5相同的芯片垫604上，获得改进的空间效率为84.5％。

图6所示的封装在至少两个不同的情况下具有优势。第一，图6的封装可包裹一具有位于任一端的Gnd触点的芯片。芯片垫的补充下接合垫部分的位置对称性允许相同的引线框用于支持一具有位于任一端的Gnd触点的芯片，从而增强了设计的灵活性。

在第二可能的应用中，图6的引线框可用于支持两个独立的芯片。在此一封装中，将Gnd接合垫连接到各下接合芯片垫部分的独立的下接合导线可确保装置的接地稳定性。此一实例假定芯片垫的地面电势在两个装置的操作期间将保持足够稳定。

图7-12展示了根据本发明的实施例的几个常规封装与相应封装的简化平面视图。下表总结了这些封装与结合图2A、图3及图5-6讨论的封装的芯片与芯片垫尺寸以及空间效率。在此表中，芯片垫面积是指支持芯片的主要部分的面积，并不包括图3、图6、图8、图10、图12、图14及图16中的封装的补充芯片垫部分。

表

图	L×W＝芯片垫面积	L×W＝芯片垫面积(mm<sup>2</sup>)	空间效率(％)
				2A	1.44×1.066＝1.535	1.09×0.916＝0.998	65.0
3	1.44×1.066＝1.535	1.29×0.916＝1.182	77.0
				5	2.225×1.62＝3.605	1.873×1.47＝2.69	74.6
6	2.225×1.62＝3.605	2.073×1.47＝3.047	84.5

7	1.136×1.066＝1.211	0.786×0.916＝0.72	72.6
				8	1.136×1.066＝1.211	0.986×0.916＝0.903	83.0
9	1.75×1.62＝2.835	1.4×1.47＝2.058	74.6
				10	1.75×1.62＝2.835	1.6×1.47＝2.352	84.5
11	1.8×1.62＝2.916	1.45×1.47＝2.426	73.0
				12	1.8×1.62＝2.916	1.65×1.47＝2.426	83.2
13	1.715×0.77＝1.32	1.365×0.62＝0.846	64.0
				14	1.715×0.77＝1.32	1.565×0.62＝0.97	73.5
15	1.22×0.77＝0.939	0.87×0.62＝0.539	57.4
				16	1.22×0.77＝0.939	1.07×0.62＝0.663	70.6

上表也包括了图13-16所示的封装的尺寸。图13-16的封装展示了各种常规TSOP-8封装与根据本发明的实施例的相应封装。

尽管上文已经说明了用于容纳功率IC装置的封装的实施例，但本发明不限于此特定应用。也可利用根据本发明的实施例的封装来容纳其它横向传导功率与非功率芯片，其包括(但不限于)利用补充芯片垫部分的结型场效应晶体管(JFET)或横向MOSFET装置。

最后，尽管上文已经说明了根据本发明支持具有八个或十二个引线的封装的实施例，但本发明不限于具有此或任何特定数目的引线的封装，或包裹任何特定尺寸或接触方向的芯片的封装。

尽管上文为具体实施例的完整描述，但可使用各种修改、替代构造与对等物。因此，上文描述与说明不应视为限制由随附权利要求书所界定的本发明的范畴。

Claims (16)

1.一种用于一半导体装置的封装装置，其包含：

一半导体芯片，其在一上表面上具有一横向传导结构与一接地触点；及

一引线框，其包含：

一与所述芯片的一下表面相接触的芯片垫；

一与所述芯片垫分离的引线；及

一补充下接合芯片垫部分，其从所述芯片垫的一主要部分突出并经配置以从所述接地触点接收一下接合导线，

其中所述补充下接合芯片垫部分与所述芯片垫在同一平面内突出。

2.如权利要求1所述的封装装置，其中所述补充下接合芯片垫部分定位在所述引线与一也与所述芯片垫分离的第二引线之间的所述封装的一端上。

3.如权利要求1所述的封装装置，其进一步包含一从所述芯片垫突出的第二引线。

4.如权利要求3所述的封装装置，其中所述补充下接合芯片垫部分包含所述第二引线的一部分。

5.如权利要求1所述的封装装置，其包含一个以上补充下接合芯片垫部分。

6.如权利要求1所述的封装装置，其中所述芯片包含一功率IC芯片。

7.如权利要求1所述的封装装置，其中所述芯片被配置成以一介于1与20安培之间的电流工作。

8.如权利要求1所述的封装装置，其中所述芯片是选自一由一集成电路、一JFET与一横向MOSFET组成的群组。

9.如权利要求1所述的封装装置，其中所述芯片垫包含铜。

10.一种封装一横向传导半导体芯片的方法，所述方法包含提供一补充下接合芯片垫部分以从所述芯片的一上表面上的一接地触点接收一下接合导线，从而不需要分配所述芯片垫的一主要部分的面积来接收所述下接合导线并且所述面积可相反由所述横向传导芯片来占据，其中所述补充下接合芯片垫部分与所述芯片垫在同一平面内突出。

11.如权利要求10所述的方法，其中在与所述芯片垫分离的两个引线之间的所述封装的一端上提供所述补充下接合芯片垫部分。

12.如权利要求10所述的方法，其中在所述封装的一侧上提供所述补充下接合芯片垫部分以作为一从所述芯片垫突出的引线的一部分。

13.如权利要求10所述的方法，其中所述引线框支持一功率IC芯片。

14.如权利要求10所述的方法，其进一步包含提供一个以上补充下接合芯片垫部分。

15.如权利要求10所述的方法，其中所述引线框支持一以一介于1与20安培之间的电流工作的芯片。

16.如权利要求10所述的方法，其中所述引线框支持一选自由一IC、一横向MOSFET与一JFET组成的群组的芯片。

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