JP2000200791A - Voltage driven bipolar semiconductor device - Google Patents
Voltage driven bipolar semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、バイポーラ半導体
装置の改良に関する。The present invention relates to an improvement in a bipolar semiconductor device.
【０００２】[0002]
【従来の技術】バイポーラトランジスタは、小信号用、
高周波用、電力用と幅広い用途に対応できるために最も
多く使用されている半導体装置である。図１１はバイポ
ーラトランジスタの典型的な例の側断面図である。図に
おいて、ベース電極１１２からベース領域１０３を通っ
て、エミッタ領域１０４にベース電流を流すことによ
り、バイポーラトランジスタはオンとなり、コレクタＣ
とエミッタＥの間を電流が流れる。コレクタＣからエミ
ッタＥに流れるコレクタ電流はベース電流により制御さ
れ、ベース電流を大きくするとオン抵抗は小さくなりコ
レクタ電流は大きくなる。2. Description of the Related Art Bipolar transistors are used for small signals,
It is the most frequently used semiconductor device because it can be used for a wide range of applications such as high frequency and power. FIG. 11 is a side sectional view of a typical example of a bipolar transistor. In the figure, when a base current flows from the base electrode 112 to the emitter region 104 through the base region 103, the bipolar transistor is turned on, and the collector C
A current flows between the transistor and the emitter E. The collector current flowing from the collector C to the emitter E is controlled by the base current. As the base current increases, the on-resistance decreases and the collector current increases.
【０００３】[0003]
【発明が解決しようとする課題】図１１に示すバイポー
ラトランジスタでは、コレクタＣからエミッタＥに流れ
る電流は、ベースＢからエミッタＥに流れるベース電流
により制御されるが、大電流用トランジスタでは、電流
増幅率が小さいため大きなベース電流を必要とし、結果
として大きな駆動電力を要する。したがって、駆動電力
が小さく、高耐圧かつ大容量でオン抵抗の低いバイポー
ラトランジスタを実現するのは困難である。In the bipolar transistor shown in FIG. 11, the current flowing from the collector C to the emitter E is controlled by the base current flowing from the base B to the emitter E. Since the rate is small, a large base current is required, and as a result, a large driving power is required. Therefore, it is difficult to realize a bipolar transistor having low driving power, high withstand voltage, large capacity, and low on-resistance.
【０００４】本発明は、少ない駆動電力で大電流を制御
することができるオン抵抗が低い高耐圧半導体装置を提
供することを目的としている。An object of the present invention is to provide a high withstand voltage semiconductor device having a low on-resistance and capable of controlling a large current with a small driving power.
【０００５】[0005]
【課題を解決するための手段】本発明の電圧駆動型バイ
ポーラ半導体装置は、第１の導電型のコレクタ領域、こ
のコレクタ領域内に形成した第２の導電型のベース領域
及び前記ベース領域内に形成した第１の導電型のエミッ
タ領域を有するバイポーラ半導体装置、前記バイポーラ
半導体装置のコレクタ領域内に形成した埋め込みゲート
領域及び前記埋め込みゲート領域の上に形成したソース
領域を有する蓄積型の電圧駆動半導体装置、及び前記蓄
積型の電圧駆動半導体装置のソース領域と前記バイポー
ラ半導体装置のベース領域とを接続するベース電極を備
える。A voltage-driven bipolar semiconductor device according to the present invention comprises a collector region of a first conductivity type, a base region of a second conductivity type formed in the collector region, and a base region in the base region. A bipolar semiconductor device having a first conductivity type emitter region formed, a buried gate region formed in a collector region of the bipolar semiconductor device, and a storage type voltage driven semiconductor having a source region formed on the buried gate region And a base electrode connecting a source region of the storage-type voltage-driven semiconductor device and a base region of the bipolar semiconductor device.
【０００６】すなわち、バイポーラ半導体装置はコレク
タ領域、エミッタ領域及びコレクタ領域とエミッタ領域
間の導通を制御するベース領域を有し、ベース領域を駆
動電力の少ない蓄積型の電圧駆動半導体装置に接続す
る。電圧駆動半導体装置のソース領域を、導体であるベ
ース電極によりバイポーラ半導体装置のベース領域に接
続する。That is, the bipolar semiconductor device has a collector region, an emitter region, and a base region for controlling conduction between the collector region and the emitter region, and connects the base region to a storage-type voltage-driven semiconductor device having low driving power. A source region of the voltage-driven semiconductor device is connected to a base region of the bipolar semiconductor device by a base electrode which is a conductor.
【０００７】エミッタ領域と、電圧駆動半導体装置のゲ
ート領域にビルトイン電圧以上の電圧を印加すると、電
圧駆動半導体装置が動作し、オンとなる。電圧駆動半導
体装置を流れる電流は、ベース電極を介してバイポーラ
半導体装置のベース領域に流入し、バイポーラ半導体装
置はオン状態になる。上記の動作において、バイポーラ
半導体装置のベース領域に与えられる駆動電力の大部分
はバイポーラ半導体装置のコレクタに接続されている主
電源からコレクタを経て供給される。従ってゲートを駆
動するための電源は電圧駆動半導体装置のみをオンさせ
るだけの小容量のものでよい。これにより、ゲート駆動
電力が著しく少なく、且つオン抵抗の小さい半導体装置
を実現できる。When a voltage higher than the built-in voltage is applied to the emitter region and the gate region of the voltage-driven semiconductor device, the voltage-driven semiconductor device operates and turns on. The current flowing through the voltage-driven semiconductor device flows into the base region of the bipolar semiconductor device via the base electrode, and the bipolar semiconductor device turns on. In the above operation, most of the driving power supplied to the base region of the bipolar semiconductor device is supplied from the main power supply connected to the collector of the bipolar semiconductor device via the collector. Therefore, the power supply for driving the gate may be of a small capacity enough to turn on only the voltage-driven semiconductor device. Thus, a semiconductor device with extremely low gate drive power and low on-resistance can be realized.
【０００８】本発明の他の観点の電圧駆動型バイポーラ
半導体装置は、第１の導電型のコレクタ領域、このコレ
クタ領域内に形成した第２の導電型のベース領域、前記
ベース領域内に形成した第１の導電型のエミッタ領域、
前記ベース領域の近傍のコレクタ領域内に形成した第２
の導電型の埋込ゲート領域、前記埋込ゲート領域の上に
形成した第１の導電型のチャネル領域、前記チャネル領
域にゲート絶縁膜を介して対向するとともに、前記埋込
ゲート領域に接続されたゲート電極、及び前記チャネル
領域と前記ベース領域とを接続するベース電極を備え
る。A voltage-driven bipolar semiconductor device according to another aspect of the present invention includes a collector region of a first conductivity type, a base region of a second conductivity type formed in the collector region, and a base region formed in the base region. An emitter region of a first conductivity type,
A second region formed in the collector region near the base region;
A buried gate region of a conductivity type, a channel region of a first conductivity type formed on the buried gate region, and a channel insulating film opposed to the channel region via a gate insulating film and connected to the buried gate region. And a base electrode connecting the channel region and the base region.
【０００９】本発明の更に他の観点の電圧駆動型バイポ
ーラ半導体装置は、高不純物濃度の第１の導電型のコレ
クタ領域、前記コレクタ領域の一方の面に形成したコレ
クタ電極、前記コレクタ領域の他方の面に形成した低不
純物濃度の第１の導電型のドリフト領域、前記ドリフト
領域の前記コレクタ領域に接する面の反対面の一部分に
形成した第２の導電型のベース領域、前記ベース領域の
一部分に形成した第１の導電型のエミッタ領域、前記エ
ミッタ領域の上に形成したエミッタ電極、前記ベース領
域の近傍のドリフト領域内に形成した第２の導電型の埋
込ゲート領域、前記埋込ゲート領域の上に形成した低不
純物濃度の第１の導電型のチャネル領域、前記チャネル
領域にゲート絶縁膜を介して対向するとともに、前記埋
込ゲート領域に接続されたゲート電極、前記チャネル領
域内の一部分に形成した高不純物濃度の第１の導電型の
ソース領域、及び前記ソース領域と前記ベース領域とを
接続するベース電極を備える。A voltage-driven bipolar semiconductor device according to still another aspect of the present invention includes a collector region of a first conductivity type having a high impurity concentration, a collector electrode formed on one surface of the collector region, and the other of the collector region. A low-impurity-concentration first-conductivity-type drift region formed on a surface of the second region, a second-conductivity-type base region formed on a portion of a surface of the drift region opposite to a surface in contact with the collector region, and a portion of the base region A first conductivity type emitter region formed above, an emitter electrode formed on the emitter region, a second conductivity type buried gate region formed in a drift region near the base region, and the buried gate. A low-impurity-concentration first conductivity-type channel region formed on the region, facing the channel region via a gate insulating film and in contact with the buried gate region; And a gate electrode, comprising a base electrode connected a first conductivity type source region of high impurity concentration formed in a portion of the channel region, and said source region and said base region.
【００１０】上記の構成において、バイポーラ半導体装
置の第１導電型のエミッタ領域を複数の領域に分割し、
第２導電型のベース領域がエミッタ領域に接続されてい
るエミッタ電極に接する構造にする。これにより、ベー
ス電流が第１導電型のエミッタ領域を経由せずにコレク
タから電圧駆動半導体装置を通ってエミッタへ流入す
る。低いコレクタ電圧でコレクタからエミッタに電流を
流せるので、さらにコレクタ電圧の低い、すなわちオン
抵抗の低い電圧駆動型バイポーラ半導体装置を実現でき
る。オン抵抗が同じ場合には、更に低いゲート駆動電圧
で動作可能な半導体装置を実現できる。In the above structure, the first conductivity type emitter region of the bipolar semiconductor device is divided into a plurality of regions,
The structure is such that the base region of the second conductivity type is in contact with the emitter electrode connected to the emitter region. Thus, the base current flows from the collector to the emitter through the voltage-driven semiconductor device without passing through the first conductivity type emitter region. Since a current can flow from the collector to the emitter with a low collector voltage, a voltage-driven bipolar semiconductor device having a further lower collector voltage, that is, a lower on-resistance can be realized. When the on-resistance is the same, a semiconductor device operable at a lower gate drive voltage can be realized.
【００１１】本発明の更に他の観点の電圧駆動型バイポ
ーラ半導体装置は、高不純物濃度の第１の導電型のコレ
クタ領域、前記コレクタ領域の一方の面に形成したコレ
クタ電極、前記コレクタ領域の他方の面に形成した低不
純物濃度の第１の導電型のドリフト領域、前記ドリフト
領域の前記コレクタ領域に接する面の反対面の一部分に
形成した第２の導電型のベース領域と埋込ゲート領域、
前記ベース領域の上に形成した高不純物濃度の第１の導
電型のエミッタ領域、前記エミッタ領域の上に設けたエ
ミッタ電極、前記埋込ゲート領域の上に形成した低不純
物濃度の第１の導電型のチャネル領域、前記チャネル領
域内の一部分に形成された高不純物濃度の第１の導電型
のソース領域、前記チャネル領域にゲート絶縁膜を介し
て対向するとともに前記埋込ゲート領域に接続されたゲ
ート電極、及び中央部が前記ソース領域に接続され、両
端部が前記埋込ゲート領域の両側のベース領域に接続さ
れたベース電極、を備える。第１導電型のエミッタ領域
を第２導電型のベース領域の上部に設けることにより、
オフ時に第２導電型のベース領域の空乏層をベース領域
内の全体に広げることができるので、バイポーラ半導体
装置の高耐圧化が可能となる。A voltage-driven bipolar semiconductor device according to still another aspect of the present invention includes a collector region of a first conductivity type having a high impurity concentration, a collector electrode formed on one surface of the collector region, and the other of the collector region. A drift region of the first conductivity type having a low impurity concentration formed on the surface of the second region, a base region and a buried gate region of the second conductivity type formed on a part of a surface of the drift region opposite to a surface in contact with the collector region;
A high impurity concentration first conductivity type emitter region formed on the base region, an emitter electrode provided on the emitter region, and a low impurity concentration first conductivity formed on the buried gate region; Channel region, a high-impurity-concentration first-conductivity-type source region formed in a part of the channel region, facing the channel region via a gate insulating film, and connected to the buried gate region. A gate electrode; and a base electrode having a central portion connected to the source region and both end portions connected to base regions on both sides of the buried gate region. By providing the emitter region of the first conductivity type above the base region of the second conductivity type,
Since the depletion layer of the base region of the second conductivity type can be spread over the entire base region when the device is turned off, the breakdown voltage of the bipolar semiconductor device can be increased.
【００１２】本発明の更に他の観点の電圧駆動型バイポ
ーラ半導体装置は、高不純物濃度の第２の導電型のアノ
ード領域、前記アノード領域の一方の面に形成したアノ
ード電極、前記アノード領域の他方の面に形成した低不
純物濃度の第１の導電型のドリフト領域、前記ドリフト
領域の前記アノード領域に接する面の反対面の一部分に
形成した第２の導電型のゲート領域、前記ゲート領域内
の一部分に形成した第１の導電型のカソード領域、前記
カソード領域の上に形成したカソード電極、前記ゲート
領域の近傍のドリフト領域内に形成した第２の導電型の
埋込ゲート領域、前記埋込ゲート領域の上に形成した低
不純物濃度の第１の導電型のチャネル領域、前記チャネ
ル領域にゲート絶縁膜を介して対向するとともに、前記
埋込ゲート領域に接続されたゲート電極、前記チャネル
領域内の一部分に形成した高不純物濃度の第１の導電型
のソース領域、及び前記ソース領域と前記ゲート領域と
を接続する補助ゲート電極を備える。According to still another aspect of the present invention, there is provided a voltage-driven bipolar semiconductor device comprising: a second conductive type anode region having a high impurity concentration; an anode electrode formed on one surface of the anode region; A drift region of a first conductivity type having a low impurity concentration formed on a surface of the second region, a gate region of a second conductivity type formed on a portion of a surface of the drift region opposite to a surface in contact with the anode region, A first conductivity type cathode region formed in a part, a cathode electrode formed on the cathode region, a second conductivity type buried gate region formed in a drift region near the gate region, A first conductivity type channel region having a low impurity concentration formed on the gate region, facing the channel region with a gate insulating film interposed therebetween, and Comprising connection gates electrodes, a first conductivity type source region of high impurity concentration formed in a portion of the channel region, and an auxiliary gate electrode for connecting the source region and the gate region.
【００１３】すなわち第２の導電型のアノード領域、第
１の導電型のドリフト層、第２の導電型のゲート領域を
有するサイリスタのゲート領域に第１の導電型のカソー
ド領域を設け、ゲート領域を電圧駆動半導体装置のソー
ス領域に接続する。これにより前記アノード領域とカソ
ート領域の間を流れる電流が電圧駆動半導体装置により
制御され、大電流を流したときのオン抵抗を大幅に低減
できる。That is, a cathode region of a first conductivity type is provided in a gate region of a thyristor having an anode region of a second conductivity type, a drift layer of a first conductivity type, and a gate region of a second conductivity type. Is connected to the source region of the voltage-driven semiconductor device. Thus, the current flowing between the anode region and the cathodic region is controlled by the voltage-driven semiconductor device, and the on-resistance when a large current flows can be significantly reduced.
【００１４】本発明の更に他の観点の電圧駆動型バイポ
ーラ半導体装置は、高不純物濃度の第１の導電型のカソ
ード領域、前記カソード領域の一方の面に形成したカソ
ード電極、前記カソード領域の他方の面に形成した低不
純物濃度の第２の導電型のドリフト領域、前記ドリフト
領域の前記カソード領域に接する面の反対面の一部分に
形成した第１の導電型のゲート領域、前記ゲート領域内
の一部分に形成した第２の導電型のアノード領域、前記
アノード領域の上に形成したアノード電極、前記ゲート
領域の近傍のドリフト領域内に形成した第１の導電型の
埋込ゲート領域、前記埋込ゲート領域の上に形成した低
不純物濃度の第２の導電型のチャネル領域、前記チャネ
ル領域にゲート絶縁膜を介して対向するとともに、前記
埋込ゲート領域に接続されたゲート電極、前記チャネル
領域内の一部分に形成した高不純物濃度の第２の導電型
のソース領域、及び前記ソース領域と前記ゲート領域と
を接続するとともにゲート端子を有する補助ゲート電極
を備える。According to another aspect of the present invention, there is provided a voltage-driven bipolar semiconductor device comprising a cathode region of a first conductivity type having a high impurity concentration, a cathode electrode formed on one surface of the cathode region, and the other of the cathode region. A drift region of the second conductivity type having a low impurity concentration formed on the surface of the first region; a gate region of the first conductivity type formed on a portion of a surface of the drift region opposite to a surface in contact with the cathode region; A second conductivity type anode region formed partially, an anode electrode formed on the anode region, a first conductivity type buried gate region formed in a drift region near the gate region, A low impurity concentration second conductivity type channel region formed on the gate region, facing the channel region via a gate insulating film, and A continuous gate electrode, a source region of the second conductivity type having a high impurity concentration formed in a part of the channel region, and an auxiliary gate electrode connecting the source region and the gate region and having a gate terminal. .
【００１５】アノード領域、カソード領域、ゲート領域
を有するサイリスタのカソード領域を、補助ゲート電極
でソース領域に接続することにより、補助ゲート電極を
流れる電流によりアノード領域とカソード領域間の電流
が制御される。本発明の更に他の観点の電圧駆動型バイ
ポーラ半導体装置は、高不純物濃度の第１の導電型のコ
レクタ領域、前記コレクタ領域の一方の面に形成したコ
レクタ電極、前記コレクタ領域の他方の面に形成した低
不純物濃度の第１の導電型のドリフト領域、前記ドリフ
ト領域の前記カソード領域に接する面の反対面の一部分
に形成した第２の導電型のベース領域、前記ベース領域
内の一部分に形成した高不純物濃度の第１の導電型の複
数のエミッタ領域、前記エミッタ領域及びベース領域に
接するように形成したエミッタ電極、前記ベース領域の
上に形成した低不純物濃度の第１の導電型のチャネル領
域、前記チャネル領域にゲート絶縁膜を介して対向する
ゲート電極、前記チャネル領域内の一部分に形成した高
不純物濃度の第１の導電型のソース領域、及び前記ソー
ス領域と前記ベース領域とを接続するベース電極を備え
る。ベース領域の上にチャネル領域を形成しているの
で、構成が簡単になり、製造コストが安価になる。By connecting a cathode region of a thyristor having an anode region, a cathode region and a gate region to a source region by an auxiliary gate electrode, a current flowing between the anode region and the cathode region is controlled by a current flowing through the auxiliary gate electrode. . A voltage-driven bipolar semiconductor device according to still another aspect of the present invention includes a collector region of a first conductivity type having a high impurity concentration, a collector electrode formed on one surface of the collector region, and a collector electrode formed on the other surface of the collector region. A first impurity type drift region having a low impurity concentration, a second conductivity type base region formed on a portion of a surface of the drift region opposite to a surface in contact with the cathode region, and a portion formed in the base region; A plurality of high impurity concentration first conductivity type emitter regions, an emitter electrode formed in contact with the emitter region and the base region, and a low impurity concentration first conductivity type channel formed on the base region. A region, a gate electrode opposed to the channel region via a gate insulating film, and a source of a first conductivity type having a high impurity concentration formed in a part of the channel region. Comprising a base electrode which connects the region and the source region to the base region. Since the channel region is formed on the base region, the configuration is simplified and the manufacturing cost is reduced.
【００１６】本発明の電圧駆動型バイポーラ半導体装置
の製造方法は、コレクタ領域として機能する高不純物濃
度の第１の導電型の基板の一方の面に低不純物濃度の第
１の導電型のドリフト層を形成するステップ、前記ドリ
フト層の表面の一部分の所定の領域内に金属のイオン打
込みにより、第２の導電型のベース領域及び埋込ゲート
領域を形成するステップ、前記ベース領域及び埋め込み
ゲート領域を形成した前記ドリフト層の上に低不純物濃
度の第１の導電型のチャネル領域層を形成するステッ
プ、前記ゲート領域の上の前記チャネル領域層を除去す
ることにより、前記埋込ベース領域の上にチャネル領域
を形成するステップ、前記ベース領域の一部分と前記チ
ャネル領域の一部分とに、イオン打込みによる高不純物
濃度の第１の導電型の、エミッタ領域とソース領域とを
それぞれ形成するステップ、前記ベース領域、エミッタ
領域、チャネル領域及びソース領域の上に絶縁膜を形成
するステップ、ソース領域、ベース領域、及びエミッタ
領域のそれぞれ所定部分の前記絶縁膜を除去するステッ
プ、前記絶縁膜を除去した、ソース領域とベース領域を
接続する金属膜のベース電極、前記チャネル領域に絶縁
膜を介して対向するゲート電極及び前記エミッタ領域に
接するエミッタ電極を金属の膜により形成するステッ
プ、及び前記基板の他方の面にコレクタ電極を金属の膜
で形成するステップを備える。薄膜形成技術により同一
基板上に前記の各層を形成することにより、電圧駆動型
バイポーラ半導体装置を一つの基板上に形成することが
できる。According to a method of manufacturing a voltage-driven bipolar semiconductor device of the present invention, a low impurity concentration first conductivity type drift layer is formed on one surface of a high impurity concentration first conductivity type substrate functioning as a collector region. Forming a base region and a buried gate region of a second conductivity type by ion implantation of metal into a predetermined region of a part of the surface of the drift layer; Forming a low impurity concentration first conductivity type channel region layer on the formed drift layer; removing the channel region layer on the gate region to form a channel region layer on the buried base region; Forming a channel region, forming a first conductivity type having a high impurity concentration by ion implantation in a part of the base region and a part of the channel region; Forming an emitter region and a source region, respectively; forming an insulating film on the base region, the emitter region, the channel region and the source region, forming a source region, a base region, and an emitter region. Removing the insulating film, removing the insulating film, forming a base electrode of a metal film connecting the source region and the base region, a gate electrode facing the channel region via an insulating film, and an emitter electrode contacting the emitter region. Forming a collector electrode with a metal film on the other surface of the substrate; By forming each of the above layers on the same substrate by a thin film forming technique, a voltage-driven bipolar semiconductor device can be formed on one substrate.
【００１７】[0017]
【発明の実施の形態】以下、本発明の好適な実施例を図
１から図１０を参照して説明する。本発明の各実施例で
は、シリコンカーバイド（ＳｉＣ）基板を用いたものを
例に挙げて説明しているが、基板の材料はこれに限られ
るものではなく、シリコンなど他の材料を用いたものに
も本発明は適用可能であり、本発明の範囲に含まれる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of the present invention will be described below with reference to FIGS. In each of the embodiments of the present invention, a case using a silicon carbide (SiC) substrate is described as an example, but the material of the substrate is not limited to this, and a material using another material such as silicon is used. The present invention is also applicable to and included in the scope of the present invention.
【００１８】《第１実施例》図１は、本発明の第１実施
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図であり、図２は平面図である。本発明の電圧駆
動型バイポーラトランジスタは、図１に示すセグメント
を複数個図の左右方向に並べて同一基板上に形成し、並
列に接続して大電流の制御に用いる。図において、コレ
クタ電極２０が設けられた高不純物濃度のｎ型コレクタ
領域１の厚さは約３００μｍであり、その上に形成され
た低不純物濃度のｎ型ドリフト層２の厚さは約５０μｍ
である。ｎ型ドリフト層２の表面近傍に形成された、ｐ
型ベース領域３の厚さは０．５μｍから２μｍである。
ｐ型埋め込みゲート領域９の厚さは０．５μｍから２μ
ｍ程である。ｐ型埋め込みゲート領域９の面積は、ｐ型
ベース領域３の面積より少ないのが望ましい。ｐ型ベー
ス領域３に設けられた高不純物濃度のｎ型エミッタ領域
４の厚さは０．１μｍから０．３μｍである。FIG. 1 is a side sectional view of a segment of a voltage-driven bipolar transistor according to a first embodiment of the present invention, and FIG. 2 is a plan view. In the voltage-driven bipolar transistor according to the present invention, a plurality of segments shown in FIG. 1 are arranged on the same substrate by arranging them in the left-right direction in the drawing, and are connected in parallel to control a large current. In the figure, a high impurity concentration n-type collector region 1 provided with a collector electrode 20 has a thickness of about 300 μm, and a low impurity concentration n-type drift layer 2 formed thereon has a thickness of about 50 μm.
It is. p formed near the surface of the n-type drift layer 2
The thickness of the mold base region 3 is 0.5 μm to 2 μm.
The thickness of the p-type buried gate region 9 is 0.5 μm to 2 μm.
m. It is desirable that the area of the p-type buried gate region 9 is smaller than the area of the p-type base region 3. The thickness of high impurity concentration n-type emitter region 4 provided in p-type base region 3 is 0.1 μm to 0.3 μm.
【００１９】ｎ型エミッタ領域４にエミッタ電極２１が
設けられている。ｎ型コレクタ領域１、ｎ型ドリフト層
２、ｐ型ベース領域３及びエミッタ領域４によりバイポ
ーラトランジスタが構成されている。ｐ型埋め込みゲー
ト領域９の上に形成されたｎ型のチャネル領域５の厚さ
は約０．３μｍであり、０．１μｍから０．７μｍ程度
であればよい。チャネル領域５の一部分に形成されたｎ
型ソース領域６の厚さは０．１μｍから０．３μｍであ
り、その面積は、ｐ型埋め込みゲート領域９の面積の２
分の１から５分の１である。チャネル領域５の上に形成
されたゲート絶縁膜７の厚さは約０．１μｍである。ゲ
ート絶縁膜７の上にゲート電極２２が設けられている。
ゲート電極２２は、後で詳しく説明する接続手段でｐ型
埋め込みゲート領域９にも接続されている。ｎ型ドリフ
ト層２，埋め込みゲート領域９，チャネル領域５、ゲー
ト絶縁膜７及びゲート電極により蓄積型の電界効果トラ
ンジスタ（ＦＥＴ）が構成されている。An emitter electrode 21 is provided in the n-type emitter region 4. The n-type collector region 1, the n-type drift layer 2, the p-type base region 3, and the emitter region 4 constitute a bipolar transistor. The thickness of the n-type channel region 5 formed on the p-type buried gate region 9 is about 0.3 μm, and may be about 0.1 μm to 0.7 μm. N formed in a part of the channel region 5
The thickness of the p-type source region 6 is 0.1 μm to 0.3 μm, and the area thereof is two times the area of the p-type buried gate region 9.
One-fifth to one-fifth. The thickness of gate insulating film 7 formed on channel region 5 is about 0.1 μm. A gate electrode 22 is provided on the gate insulating film 7.
The gate electrode 22 is also connected to the p-type buried gate region 9 by connection means described later in detail. The n-type drift layer 2, the buried gate region 9, the channel region 5, the gate insulating film 7, and the gate electrode constitute a storage type field effect transistor (FET).
【００２０】ｐ型埋め込みゲート領域９は、ｎ型ソース
領域６より約２μｍ図の左方へ長く突出されており、そ
の突出部の長さは１から５μｍ程度が望ましい。ｎ型ソ
ース領域６は前記の蓄積型の電界効果トランジスタのソ
ースとして働く。ｎ型ソース領域６とｐ型ベース領域３
はベース電極２３により電気的に接続されている。ｐ型
ベース領域３の上面など各領域の露出部には絶縁膜８が
形成されている。本実施例のセグメントは図の紙面に垂
直な方向に長いストライプ状であるが、その形状は例え
ば円形や四角形等であってもかまわない。The p-type buried gate region 9 protrudes longer than the n-type source region 6 by about 2 μm to the left in the drawing, and the length of the protruding portion is preferably about 1 to 5 μm. The n-type source region 6 functions as a source of the storage type field effect transistor. n-type source region 6 and p-type base region 3
Are electrically connected by a base electrode 23. An insulating film 8 is formed on an exposed portion of each region such as the upper surface of the p-type base region 3. Although the segments in this embodiment have a stripe shape long in a direction perpendicular to the plane of the drawing, the shape may be, for example, a circle or a square.
【００２１】本実施例の電圧駆動型バイポーラトランジ
スタの製造方法の一例を以下に説明する。コレクタ領域
１として機能する、１０18から１０20atm/cm3の高不純
物濃度のｎ型ＳｉＣ基板を用意し、その一方の表面（図
１で上面）に１０14から１０16atm/cm3のＳｉＣ 低不純
物濃度のｎ型ドリフト層２を気相成長法等により形成す
る。An example of a method of manufacturing the voltage-driven bipolar transistor according to this embodiment will be described below. Functions as the collector region 1, 10 18 and 10 20 atm / cm 3 of preparing a n-type SiC substrate having high impurity concentration, the one surface from 10 14 to (upper surface in FIG. 1) of 10 16 atm / cm 3 SiC An n-type drift layer 2 having a low impurity concentration is formed by a vapor phase growth method or the like.
【００２２】ｎ型ドリフト層２の表面近傍に、１０17か
ら１０18atm/cm3程度のｐ型ベース領域３及び埋め込み
ゲート領域９をアルミニウム等のイオン打ち込み等によ
り形成し、続いてチャネル領域５のための、１０14から
１０16atm/cm3のＳｉＣ低不純物濃度ｎ型層を気相成長
法等により形成する。チャネル領域５のみを残し、前の
工程で形成したｐ型ベース領域３等の上の低不純物濃度
ｎ型層を取り除く。１０18から１０20atm/cm3の高不純
物濃度のｎ型エミッタ領域４及びｎ型ソース領域６を窒
素等のイオン打ち込み法により形成する。In the vicinity of the surface of the n-type drift layer 2, a p-type base region 3 and a buried gate region 9 of about 10 17 to 10 18 atm / cm 3 are formed by ion implantation of aluminum or the like. For this purpose, a SiC low impurity concentration n-type layer of 10 14 to 10 16 atm / cm 3 is formed by a vapor growth method or the like. The low impurity concentration n-type layer on the p-type base region 3 and the like formed in the previous step is removed while leaving only the channel region 5. An n-type emitter region 4 and an n-type source region 6 having a high impurity concentration of 10 18 to 10 20 atm / cm 3 are formed by ion implantation of nitrogen or the like.
【００２３】埋め込みゲート領域９をゲートＧに接続す
るための埋め込みゲート電極２２Ａを形成するために、
後の工程でゲート電極２２とベース電極２３を形成する
部分以外のチャネル領域５を除去し、埋め込みゲート領
域９を露出させる。次に全面にＳｉＯ2のゲート絶縁膜
７および保護用の絶縁膜８を形成した後、ｎ型ソース領
域６及びｐ型ベース領域３の端部のそれぞれ一部分の絶
縁膜を取り除き、Ａｌ等金属膜を所定のマスクを用いて
形成して、ベース電極２３を形成する。また同時にｎ型
エミッタ領域４と、埋め込みゲート領域９の一部の絶縁
膜を取り除き、Ａｌ等の金属膜を形成してそれぞれエミ
ッタ電極２１と埋め込みゲート電極２２Ａを形成する。
同時にゲート電極２２も形成する。最後に、アルミニウ
ム、ニッケル等でＳｉＣ基板１の裏面にコレクタ電極２
０を形成し、完成する。In order to form a buried gate electrode 22A for connecting the buried gate region 9 to the gate G,
In a later step, the channel region 5 other than the portion where the gate electrode 22 and the base electrode 23 are formed is removed to expose the buried gate region 9. Next, after forming a gate insulating film 7 and a protective insulating film 8 of SiO 2 over the entire surface, the insulating films at the respective ends of the n-type source region 6 and the p-type base region 3 are removed, and a metal film such as Al is formed. Is formed using a predetermined mask to form the base electrode 23. At the same time, the n-type emitter region 4 and a part of the insulating film of the buried gate region 9 are removed, and a metal film such as Al is formed to form the emitter electrode 21 and the buried gate electrode 22A, respectively.
At the same time, a gate electrode 22 is formed. Finally, a collector electrode 2 is formed on the back surface of the SiC substrate 1 with aluminum, nickel, or the like.
Form 0 and complete.
【００２４】図２は図１の電圧駆動型バイポーラトラン
ジスタの平面図である。本実施例の電圧駆動型バイポー
ラトランジスタの動作を以下に説明する。コレクタＣの
電位がエミッタＥの電位より高い状態で、ゲートＧとエ
ミッタＥの電位を０Ｖにすると、ｐ型埋め込みゲート領
域９と、隣接するｎ型チャネル領域５の接合部から、接
合部のビルトイン電圧に応じて空乏層が広がり、チャネ
ル領域５をピンチオフにする。また、ｐ型ベース領域３
とｎ型ドリフト層２との接合部、及びｐ型埋め込みゲー
ト領域９とｎ型ドリフト層２の接合部から、コレクタ電
極２０側のｎ型ドリフト層２に空乏層が広がり、エミッ
タＥ−コレクタＣ間の電流が遮断されるノーマリオフの
状態となる。コレクタ電圧が高い場合でも、ｐ型埋め込
みゲート領域９がゲート電位に保たれているため、ノー
マリオフの状態が維持され高耐圧の電圧駆動型バイポー
ラトランジスタを実現できる。FIG. 2 is a plan view of the voltage-driven bipolar transistor of FIG. The operation of the voltage-driven bipolar transistor of this embodiment will be described below. When the potential of the gate G and the potential of the emitter E are set to 0 V while the potential of the collector C is higher than the potential of the emitter E, the junction between the p-type buried gate region 9 and the adjacent n-type channel region 5 has a built-in junction. The depletion layer expands according to the voltage, and pinch off the channel region 5. Also, the p-type base region 3
A depletion layer spreads from the junction between the N-type drift layer 2 and the p-type buried gate region 9 and the n-type drift layer 2 to the n-type drift layer 2 on the collector electrode 20 side, and the emitter E-collector C In this state, the current is interrupted and the device is in a normally-off state. Even when the collector voltage is high, since the p-type buried gate region 9 is maintained at the gate potential, a normally-off state is maintained, and a voltage-resistant bipolar transistor with a high breakdown voltage can be realized.
【００２５】コレクタＣの電位が、エミッタＥの電位に
対して、ｐｎ接合のビルトイン電圧以上に高くなり、か
つゲートＧの電位が、エミッタＥの電位に対して、ｐｎ
接合のビルトイン電圧よりも高くなるようなゲート電圧
をゲートＧに印加すると、ゲート絶縁膜７の近傍のチャ
ネル領域５に蓄積層が形成される。電流は、コレクタＣ
からｎ型チャネル領域５の蓄積層を通り、ｎ型ソース領
域６へ流入し、ベース電極２３を経て、ｐ型ベース領域
３へ流入する。ベース領域３へ流入する電流はバイポー
ラトランジスタのベース電流となり、コレクタＣからｐ
型ベース領域３を通ってエミッタＥに電流が流れて、バ
イポーラトランジスタはオンとなる。ゲートＧのゲート
電圧を高くすると、ＦＥＴの電界効果にもとづく蓄積効
果によりチャネル領域５の抵抗が低くなり、ベース電極
２３を経てｐ型ベース領域３に流入するベース電流が増
加する。その結果、オン抵抗はさらに低くなりコレクタ
Ｃ−エミッタＥ間を流れる電流は増加する。The potential of the collector C is higher than the potential of the emitter E by more than the built-in voltage of the pn junction, and the potential of the gate G is higher than the potential of the emitter E by pn.
When a gate voltage higher than the built-in voltage of the junction is applied to the gate G, an accumulation layer is formed in the channel region 5 near the gate insulating film 7. The current is the collector C
Flows through the storage layer of the n-type channel region 5 into the n-type source region 6, flows through the base electrode 23, and flows into the p-type base region 3. The current flowing into the base region 3 becomes the base current of the bipolar transistor,
A current flows to the emitter E through the mold base region 3, and the bipolar transistor is turned on. When the gate voltage of the gate G is increased, the resistance of the channel region 5 decreases due to the accumulation effect based on the field effect of the FET, and the base current flowing into the p-type base region 3 via the base electrode 23 increases. As a result, the on-resistance further decreases, and the current flowing between the collector C and the emitter E increases.
【００２６】本実施例の電圧駆動型バイポーラトランジ
スタは、ＦＥＴのゲートＧに印加するゲート電圧で駆動
されるため、ゲートＧを駆動する電力は少なくてすむ。
本実施例の電圧駆動型バイポーラトランジスタの耐圧は
約５．６ｋＶであった。また、コレクタＣ−エミッタＥ
間の抵抗とエミッタ電極の面積の積で表される特性オン
抵抗は、ゲート電圧を５Ｖとした場合約１５ｍΩ・ｃｍ
2であった。また、ゲート電圧を５Ｖ以上にし、ｐ型埋
め込みゲート領域９からホールを注入すると、少ないホ
ールの注入で伝導度変調が生じ、さらに低い特性オン抵
抗、ひいては低いオン電圧の電圧駆動型バイポーラトラ
ンジスタが実現できる。Since the voltage-driven bipolar transistor of this embodiment is driven by the gate voltage applied to the gate G of the FET, the power required to drive the gate G is small.
The withstand voltage of the voltage-driven bipolar transistor of this example was about 5.6 kV. Also, the collector C-emitter E
The characteristic on-resistance expressed by the product of the resistance between the gate electrode and the area of the emitter electrode is about 15 mΩ · cm when the gate voltage is 5 V.
Was 2 . Further, when the gate voltage is increased to 5 V or more and holes are injected from the p-type buried gate region 9, conductivity modulation occurs by injection of a small amount of holes, and a voltage-driven bipolar transistor having a further lower characteristic ON resistance and a lower ON voltage is realized. it can.
【００２７】《第２実施例》図３は、本発明の第２実施
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図である。図３に示す構成では、図１におけるエ
ミッタ領域４が、複数（図３では３個）のエミッタ領域
４Ａに分割されており、ｐ型ベース領域３の一部がエミ
ッタ電極２１と接している。Second Embodiment FIG. 3 is a side sectional view of a segment of a voltage-driven bipolar transistor according to a second embodiment of the present invention. In the configuration shown in FIG. 3, the emitter region 4 in FIG. 1 is divided into a plurality (three in FIG. 3) of emitter regions 4A, and a part of the p-type base region 3 is in contact with the emitter electrode 21.
【００２８】図３において、コレクタＣの電位がエミッ
タＥの電位より高い状態で、ゲートＧにエミッタＥより
高い電圧を印加すると、コレクタＣからチャネル領域５
を通ってベース電流がｐ型ベース領域３に流れ込む。ベ
ース電流はｎ型エミッタ領域４Ａを通らずにｐ型ベース
領域３から直接エミッタＥに流入する。したがって、コ
レクタＣの電位がビルトイン電圧以下の場合でも、コレ
クタＣからエミッタＥに電流を流すことが出来るので、
電圧駆動型バイポーラトランジスタのオン抵抗は低くな
る。ゲートＧの電圧をさらに高くすると、チャネル領域
５の空乏層が狭くなる。その結果チャネル抵抗が下が
り、ベース電流が増加する。これにより、ｐ型ベース領
域３内においてｎ型エミッタ領域４Ａの下方の電位が上
昇する。この電位が、ｎ型エミッタ領域４Ａとｐ型ベー
ス領域３の間のビルトイン電圧より高くなると、バイポ
ーラトランジスタがオンする。この電圧駆動型バイポー
ラトランジスタにおいて、ゲート電圧を２．５Ｖと低く
した場合でも、特性オン抵抗は５０ｍΩ・ｃｍ2であっ
た。ゲート電圧を５Ｖとした場合は、実施例１と同じ約
１５ｍΩ・ｃｍ2であった。In FIG. 3, when a voltage higher than that of the emitter E is applied to the gate G in a state where the potential of the collector C is higher than the potential of the emitter E, the channel region 5
, The base current flows into the p-type base region 3. The base current flows into the emitter E directly from the p-type base region 3 without passing through the n-type emitter region 4A. Therefore, even when the potential of the collector C is equal to or lower than the built-in voltage, a current can flow from the collector C to the emitter E.
The ON resistance of the voltage-driven bipolar transistor is reduced. When the voltage of the gate G is further increased, the depletion layer of the channel region 5 becomes narrower. As a result, the channel resistance decreases and the base current increases. Thereby, the potential below the n-type emitter region 4A in the p-type base region 3 increases. When this potential is higher than the built-in voltage between n-type emitter region 4A and p-type base region 3, the bipolar transistor is turned on. In this voltage-driven bipolar transistor, even when the gate voltage was reduced to 2.5 V, the characteristic on-resistance was 50 mΩ · cm 2 . When the gate voltage was 5 V, the value was about 15 mΩ · cm 2 , the same as in Example 1.
【００２９】《第３実施例》図４は、本発明の第３実施
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図である。本実施例において、ｎ型ドリフト層２
の上にｐ型ベース領域３とｐ型埋め込みゲート領域９を
形成した後、さらにそれらの上に低不純物濃度ｎ型層を
形成する工程までは第１実施例と同じである。本実施例
では、形成された低不純物濃度ｎ型層の内の、チャネル
領域５、エミッタ側部領域１０及び次の工程で高不純物
濃度のｎ型エミッタ領域４になされる部分を残して他の
部分を除去する。次に窒素等のイオン打ち込みにより、
高不純物濃度のｎ型エミッタ領域４とソース領域６を形
成する。この構造により、ｎ型エミッタ領域４が接する
部分のｐ型ベース領域３が第１実施例のものより厚くな
る。その結果オフ時にｐ型ベース領域３に広がる空乏層
がｎ型エミッタ領域４に到達して、コレクタ電圧（パン
チスルー電圧）を高くすることができ、高耐圧化が図れ
る。本実施例の電圧駆動型バイポーラトランジスタの耐
圧は、６ｋＶであった。また、ｎ型エミッタ領域４を厚
くすることができるので、その抵抗を第１実施例のもの
の半分以下に低減することができる。Third Embodiment FIG. 4 is a side sectional view of a segment of a voltage-driven bipolar transistor according to a third embodiment of the present invention. In this embodiment, the n-type drift layer 2
After the p-type base region 3 and the p-type buried gate region 9 are formed thereon, the steps up to the step of forming a low impurity concentration n-type layer thereon are the same as those in the first embodiment. In this embodiment, other portions of the formed low impurity concentration n-type layer except for the channel region 5, the emitter side region 10, and the portion to be formed in the high impurity concentration n-type emitter region 4 in the next step. Remove the part. Next, ion implantation of nitrogen etc.
An n-type emitter region 4 and a source region 6 having a high impurity concentration are formed. With this structure, the portion of the p-type base region 3 where the n-type emitter region 4 contacts is thicker than that of the first embodiment. As a result, the depletion layer that spreads to the p-type base region 3 at the time of turning off reaches the n-type emitter region 4, so that the collector voltage (punch-through voltage) can be increased and the breakdown voltage can be increased. The withstand voltage of the voltage-driven bipolar transistor of this example was 6 kV. Further, since the n-type emitter region 4 can be made thick, its resistance can be reduced to half or less of that of the first embodiment.
【００３０】《第４実施例》図５は、本発明の第４実施
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図である。第１実施例の構成と異なるのは、埋め
込みゲート領域９の近傍のｎ型ドリフト層２にｐ型埋め
込みゲートコンタクト領域１１を設け、かつその上にｐ
型ゲートコンタクト領域１２を設けた点である。ｐ型ゲ
ートコンタクト領域１２には、ゲート電極２２が接して
いる。この構造により、オフ時に、ｐ型埋め込みゲート
コンタクト領域１１とｐ型埋め込みゲート領域９との間
に空乏層が広がる。これにより、コレクタＣとｎ型ソー
ス領域６の間を、電流が流れないピンチオフ状態にする
ことができるので、電圧駆動型バイポーラトランジスタ
の高耐圧化が図れる。図６は図５のVI−VI断面図であ
る。図６に示すように、ｐ型埋め込みゲートコンタクト
領域１１とｐ型埋め込みゲート領域９との間に、ｐ型領
域１１Ａを設けて両者を接続すれば、ｐ型埋め込みゲー
ト領域９とゲート電極７とを接続するために、図１及び
図２に示すように、をチャネル領域５に孔を掘ってゲー
ト電極２２Ａを設ける必要がない。そのため、チャネル
領域５の通電面積を大きくすることができ面積効率が改
善される。Fourth Embodiment FIG. 5 is a side sectional view of a segment of a voltage-driven bipolar transistor according to a fourth embodiment of the present invention. The difference from the configuration of the first embodiment is that the p-type buried gate contact region 11 is provided in the n-type drift layer 2 near the buried gate region 9 and the p-type buried gate contact region 11 is formed thereon.
This is the point that the mold gate contact region 12 is provided. The gate electrode 22 is in contact with the p-type gate contact region 12. With this structure, a depletion layer spreads between p-type buried gate contact region 11 and p-type buried gate region 9 when off. As a result, a pinch-off state in which no current flows between the collector C and the n-type source region 6 can be achieved, so that the withstand voltage of the voltage-driven bipolar transistor can be increased. FIG. 6 is a sectional view taken along line VI-VI of FIG. As shown in FIG. 6, by providing a p-type region 11A between the p-type buried gate contact region 11 and the p-type buried gate region 9 and connecting them, the p-type buried gate region 9 and the gate electrode 7 are connected to each other. 1 and 2, there is no need to provide a gate electrode 22A by digging a hole in the channel region 5 as shown in FIGS. Therefore, the conduction area of the channel region 5 can be increased, and the area efficiency is improved.
【００３１】また、この構造においては、ゲートＧとチ
ャネル領域５間の電圧がビルトイン電圧以下になるよう
にゲート電圧を印加すると、チャネル領域５に広がる空
乏層が図の上下方向のみならず左右方向にも狭くなり、
チャネル幅が広くなる。その結果低いゲート電圧でもオ
ン抵抗が低くなる。オフ時には、チャネル領域５の全域
に空乏層が拡がるので、ノーマリオフが容易に実現でき
る。In this structure, when the gate voltage is applied so that the voltage between the gate G and the channel region 5 becomes equal to or less than the built-in voltage, the depletion layer spreading in the channel region 5 is not only in the vertical direction but also in the horizontal direction. ,
The channel width increases. As a result, the on-resistance is reduced even at a low gate voltage. At the time of off, the depletion layer spreads over the entire region of the channel region 5, so that normally-off can be easily realized.
【００３２】《第５実施例》図７は、本発明の第５実施
例の電圧駆動型バイポーラトランジスタの１個のセグメ
ントとその両隣りのセグメントの一部を示す側断面図で
ある。第５実施例においては、ｎ型ソース領域６を取り
囲むようにｎ型チャネル領域５を形成している。チャネ
ル領域５には、絶縁膜８を介して、２個のゲート電極２
２Ｂ、２２Ｃが対向している。ｎ型ソース領域６に接続
されたベース電極２３は、同一セグメントのｐ型ベース
領域３に接続されると共に、図の左方に隣接するセグメ
ントのｐ型ベース領域３Ａにも接続されている。同様に
して、ｐ型ベース領域３の右端部には、右方に隣接する
セグメントのベース電極２３Ａが接続されている。その
他の構成は図４の第３実施例と同様であるので重複する
説明を省略する。この構成により、チャネル領域５の面
積が広がりチャネル抵抗が小さくなるため、ｎ型チャネ
ル領域５にコレクタから流れ込む電流を大きくすること
ができる。また、ｐ型ベース領域３には、左右両方のベ
ース電極２３、２３Ａからベース電流が流入するので、
ｐ型ベース領域３に流れ込むベース電流を増加させるこ
とができる。その結果、バイポーラトランジスタのコレ
クタＣからエミッタＥに流れる電流を大きくでき、電圧
駆動型バイポーラトランジスタの大電流化が実現でき
る。Fifth Embodiment FIG. 7 is a side sectional view showing one segment of a voltage-driven bipolar transistor according to a fifth embodiment of the present invention and a part of both adjacent segments. In the fifth embodiment, the n-type channel region 5 is formed so as to surround the n-type source region 6. In the channel region 5, two gate electrodes 2 are interposed via an insulating film 8.
2B and 22C face each other. The base electrode 23 connected to the n-type source region 6 is connected to the p-type base region 3 of the same segment and also to the p-type base region 3A of the adjacent segment on the left side of the drawing. Similarly, the base electrode 23A of the segment adjacent to the right is connected to the right end of the p-type base region 3. Other configurations are the same as those of the third embodiment of FIG. With this configuration, the area of the channel region 5 is increased and the channel resistance is reduced, so that the current flowing from the collector into the n-type channel region 5 can be increased. Also, since base currents flow into the p-type base region 3 from both the left and right base electrodes 23 and 23A,
The base current flowing into p-type base region 3 can be increased. As a result, the current flowing from the collector C to the emitter E of the bipolar transistor can be increased, and the current of the voltage-driven bipolar transistor can be increased.
【００３３】《第６実施例》図８は、本発明の第６実施
例の電圧駆動型サイリスタのセグメントの側断面図であ
る。本実施例のサイリスタは、第１実施例において用い
たｎ型ＳｉＣ基板の代わりにｐ型ＳｉＣ基板を用いて構
成する。サイリスタのアノード領域１３として機能す
る、高不純物濃度ｐ型ＳｉＣ基板を用意し、その一方の
表面に１０14から１０16ａｔｍ／ｃｍ3の低不純物濃度
のｎ型ドリフト層２を気相成長法等により形成する。ア
ノード領域１３にはアノード電極２４が設けられてい
る。ｐ型ゲート領域１５及び埋め込みゲート領域９をア
ルミニウム等のイオン打ち込みなどによって形成してい
る。ｐ型ゲート領域１５の一部分に高不純物濃度のｎ型
カソード領域１４を形成し、その上にカソード電極２５
を設けている。その他の構成は第１実施例の電圧駆動型
バイポーラトランジスタと同じである。ゲートＧ及びカ
ソードＫを０Ｖとし、アノードＡに正の電圧を印加する
と、ｐ型埋め込みゲート領域９とそれに接するｎ型チャ
ネル領域５との接合部からビルトイン電圧による空乏層
が広がり、チャネル領域５をピンチにオフする。また、
ｐ型埋め込みゲート領域９及びｐ型ゲート領域１５とｎ
型ドリフト層２とのそれぞれ接合部からアノードＡ側に
空乏層が広がりこれらの接合部が電圧を分担するため、
順方向電圧に対する耐電圧が高くなる。Sixth Embodiment FIG. 8 is a side sectional view of a segment of a voltage-driven thyristor according to a sixth embodiment of the present invention. The thyristor of this embodiment is configured using a p-type SiC substrate instead of the n-type SiC substrate used in the first embodiment. A high impurity concentration p-type SiC substrate functioning as an anode region 13 of a thyristor is prepared, and an n-type drift layer 2 having a low impurity concentration of 10 14 to 10 16 atm / cm 3 is formed on one surface thereof by a vapor phase growth method or the like. Is formed. An anode electrode 24 is provided in the anode region 13. The p-type gate region 15 and the buried gate region 9 are formed by ion implantation of aluminum or the like. An n-type cathode region 14 having a high impurity concentration is formed in a part of the p-type gate region 15, and a cathode electrode 25 is formed thereon.
Is provided. Other configurations are the same as those of the voltage-driven bipolar transistor of the first embodiment. When the gate G and the cathode K are set to 0 V and a positive voltage is applied to the anode A, a depletion layer due to a built-in voltage expands from the junction between the p-type buried gate region 9 and the n-type channel region 5 in contact therewith. Pinch off. Also,
p-type buried gate region 9 and p-type gate region 15 and n
Since the depletion layer spreads from the respective junctions with the mold drift layer 2 to the anode A side, these junctions share the voltage,
The withstand voltage with respect to the forward voltage increases.
【００３４】また、ゲートＧ及びカソードＫを０Ｖと
し、アノードＡに負の電圧を印加すると、ｐ型アノード
領域１３とｎ型ドリフト層２との接合部から空乏層が広
がり、逆方向電圧に対する耐電圧が高くなる。したがっ
て、本実施例のサイリスタは順方向および逆方向ともに
高い耐電圧特性を有する。When the gate G and the cathode K are set to 0 V and a negative voltage is applied to the anode A, a depletion layer expands from the junction between the p-type anode region 13 and the n-type drift layer 2 to withstand reverse voltage. Voltage increases. Therefore, the thyristor of this embodiment has high withstand voltage characteristics in both the forward and reverse directions.
【００３５】一方、アノードＡにビルトイン電圧以上の
電圧を印加し、ゲートＧにカソードＫを基準にしてビル
トイン電圧以上の電圧を印加すると、チャネル領域５内
の、ゲート酸化膜７に接する部分の近傍に蓄積層が形成
される。その結果アノードＡから補助ゲート電極２６を
通って、ｐ型ゲート領域１５に電流が流れ、ｐ型アノー
ド領域１３、ｎ型ドリフト層２、ｐ型ゲート領域１５、
ｎ型カソード領域１４から成るのサイリスタ部分がオン
となる。ｎ型ドリフト層２内にｐ型アノード領域１３か
ら正孔が注入されるため、伝導度変調が生じ、高電流密
度領域でのオン抵抗が大幅に低減する。耐電圧５．６ｋ
Ｖのサイリスタの場合、特性オン抵抗を１０ｍΩ・ｃｍ
2以下にすることができた。On the other hand, when a voltage equal to or higher than the built-in voltage is applied to the anode A and a voltage equal to or higher than the built-in voltage with respect to the cathode K is applied to the gate G, the vicinity of the portion of the channel region 5 which is in contact with the gate oxide film 7 An accumulation layer is formed on the substrate. As a result, a current flows from the anode A to the p-type gate region 15 through the auxiliary gate electrode 26, and the p-type anode region 13, the n-type drift layer 2, the p-type gate region 15,
The thyristor portion of the n-type cathode region 14 is turned on. Since holes are injected from the p-type anode region 13 into the n-type drift layer 2, conductivity modulation occurs, and the on-resistance in the high current density region is greatly reduced. Withstand voltage 5.6k
In the case of a V thyristor, the characteristic ON resistance is 10 mΩ · cm.
2 or less.
【００３６】《第７実施例》図９は、本発明の第７実施
例のゲートターンオフサイリスタ（Gate Turn OffThyri
stor，以下ＧＴＯと称する）のセグメントの側断面図で
ある。図９に示すＧＴＯは、図８に示すサイリスタの各
領域におけるｎ型のものをｐ型に、ｐ型のものをｎ型に
変えた構造を有している。さらにゲート電極２２に接続
されたゲートＧ１と、補助ゲート電極２６に接続された
補助ゲートＧ２とを備えている。ゲートＧ１、補助ゲー
トＧ２及びアノードＡの電位を０Ｖとし、カソードＫに
負の電圧を印加すると、ｎ型埋め込みゲート領域９と、
これに接するｐ型チャネル領域５との接合部からビルト
イン電圧による空乏層が広がる。この空乏層により、ｐ
型チャネル領域５がピンチオフとなるため、順方向の電
圧に対して優れた耐電圧特性を示す。また、ゲートＧ
１、補助ゲートＧ２及びアノードＡを０Ｖとし、カソー
ドＫに正の電圧を印加すると、ｎ型カソード領域１４と
ｐ型ドリフト層２との接合部から空乏層が広がり、逆電
圧に対して高い耐電圧性を示す。すなわち、順方向およ
び逆方向の両方向において高耐圧が実現できる。一方、
カソードＫに、逆方向のビルトイン電圧以上の電圧を印
加し、ゲートＧ１にアノードＡを基準にして、ビルトイ
ン電圧以下の負の電圧を印加すると、ＧＴＯがオンす
る。このときｐ型ドリフト層２内にｎ型カソード領域１
４から電子が注入されるため、伝導度変調が生じ、高電
流密度領域でオン抵抗が大幅に低減する。ＧＴＯがオン
した状態において、ゲートＧ１の電圧を０Ｖとし、補助
ゲートＧ２に逆バイアス電圧を印加し、アノードＡとカ
ソードＫ間を流れる電流の一部を補助ゲートＧ２から引
き抜くことにより、ＧＴＯをオフ状態にすることができ
る。<< Seventh Embodiment >> FIG. 9 shows a gate turn-off thyristor according to a seventh embodiment of the present invention.
FIG. 2 is a side sectional view of a segment (hereinafter referred to as GTO). The GTO shown in FIG. 9 has a structure in which the n-type is changed to p-type and the p-type is changed to n-type in each region of the thyristor shown in FIG. Further, a gate G1 connected to the gate electrode 22 and an auxiliary gate G2 connected to the auxiliary gate electrode 26 are provided. When the potentials of the gate G1, the auxiliary gate G2 and the anode A are set to 0 V and a negative voltage is applied to the cathode K, the n-type buried gate region 9 and
The depletion layer due to the built-in voltage spreads from the junction with the p-type channel region 5 in contact therewith. Due to this depletion layer, p
Since the mold channel region 5 is pinched off, it exhibits excellent withstand voltage characteristics with respect to a forward voltage. Gate G
1. When the auxiliary gate G2 and the anode A are set to 0V and a positive voltage is applied to the cathode K, a depletion layer expands from the junction between the n-type cathode region 14 and the p-type drift layer 2, and a high withstand voltage against a reverse voltage. Shows voltage characteristics. That is, a high breakdown voltage can be realized in both the forward direction and the reverse direction. on the other hand,
When a voltage equal to or higher than the reverse built-in voltage is applied to the cathode K and a negative voltage equal to or lower than the built-in voltage with respect to the anode A is applied to the gate G1, the GTO is turned on. At this time, the n-type cathode region 1 is provided in the p-type drift layer 2.
Since electrons are injected from No. 4, conductivity modulation occurs, and the on-resistance is significantly reduced in a high current density region. With the GTO turned on, the voltage of the gate G1 is set to 0 V, a reverse bias voltage is applied to the auxiliary gate G2, and a part of the current flowing between the anode A and the cathode K is extracted from the auxiliary gate G2, thereby turning off the GTO. State.
【００３７】《第８実施例》図１０は、本発明の第８実
施例の電圧駆動型バイポーラトランジスタのセグメント
の側断面図である。本実施例においてはｎ型ドリフト層
２の表面近傍の大部分の領域にｐ型ベース領域３を形成
している。ｐ型ベース領域３の図において右側部分に高
不純物濃度の複数のｎ型エミッタ領域４Ａを形成する。
前記ｐ型ベース領域３の構造を除いて、本実施例の電圧
駆動型バイポーラトランジスタの構成は、図３に示す実
施例２の電圧駆動型バイポーラトランジスタと同様であ
る。本実施例では埋め込みゲート領域（図３の９）を設
けていないので、図３におけるように、埋め込みゲート
領域９をゲートＧに接続するための埋め込みゲート電極
２２Ａを設ける必要がない。従って、チャネル領域５の
面積が埋め込みゲート電極２２Ａの分だけ増加し、チッ
プ面積の利用効率が良く、製造プロセスも簡略化でき
る。また、複数の分割したｎ型エミッタ領域４Ａを有
し、ｐ型ベース領域３がエミッタ電極２１と接してい
る。従ってコレクタ電位がビルトイン電圧以下のときで
も、ゲートＧにビルトイン電圧以下の電圧を加えること
により、ｎ型エミッタ領域４を経ずに、コレクタＣから
エミッタＥに電流が流れる。その結果オン抵抗の低い電
圧駆動型バイポーラトランジスタが実現できる。<< Eighth Embodiment >> FIG. 10 is a side sectional view of a segment of a voltage-driven bipolar transistor according to an eighth embodiment of the present invention. In this embodiment, the p-type base region 3 is formed in most of the region near the surface of the n-type drift layer 2. A plurality of high impurity concentration n-type emitter regions 4A are formed on the right side of the p-type base region 3 in the drawing.
Except for the structure of the p-type base region 3, the configuration of the voltage-driven bipolar transistor of the present embodiment is the same as that of the voltage-driven bipolar transistor of the second embodiment shown in FIG. In this embodiment, since the buried gate region (9 in FIG. 3) is not provided, there is no need to provide a buried gate electrode 22A for connecting the buried gate region 9 to the gate G as shown in FIG. Therefore, the area of the channel region 5 is increased by the amount of the buried gate electrode 22A, the efficiency of using the chip area is good, and the manufacturing process can be simplified. Further, it has a plurality of divided n-type emitter regions 4A, and the p-type base region 3 is in contact with the emitter electrode 21. Therefore, even when the collector potential is lower than the built-in voltage, a current flows from the collector C to the emitter E without passing through the n-type emitter region 4 by applying a voltage lower than the built-in voltage to the gate G. As a result, a voltage-driven bipolar transistor having a low on-resistance can be realized.
【００３８】以上、第１から第８の実施例を説明した
が、本発明はさらに多くの適用範囲を有し、他の派生構
造をカバーするものである。例えば電流を制御する素子
は、ＩＧＢＴ等でもよい。前記各実施例では、ＳｉＣを
用いた素子の場合のみを述べたが、本発明はシリコン、
ガリウムヒ素等の他の半導体材料を用いた素子にも適用
できる。特に、ダイヤモンド、ガリウムナイトライドな
どのワイドギャップ半導体材料を用いた素子に有効であ
る。前記実施例のｎ型領域をｐ型領域に、ｐ型領域をｎ
型領域に置き変える場合でも、本発明の構成を適用でき
る。Although the first to eighth embodiments have been described above, the present invention has a wider range of applications and covers other derivative structures. For example, the element for controlling the current may be an IGBT or the like. In each of the above embodiments, only the device using SiC has been described.
The invention can be applied to an element using another semiconductor material such as gallium arsenide. In particular, it is effective for devices using a wide gap semiconductor material such as diamond and gallium nitride. In the above embodiment, the n-type region is a p-type region, and the p-type region is n.
The configuration of the present invention can be applied to the case of replacing the mold region.
【００３９】[0039]
【発明の効果】以上各実施例の説明から明らかなよう
に、本発明の電圧駆動型バイポーラ半導体装置は、バイ
ポーラ半導体装置のベースの駆動を蓄積型の電界効果半
導体装置で行う。すなわち、電流を制御する半導体素子
をバイポーラトランジスタなどのバイポーラ半導体装置
で構成し、これを駆動する半導体素子をＦＥＴで構成す
る。これにより、小さいゲート駆動電力で、大電流を制
御できる低い特性オン抵抗を有する電圧駆動型バイポー
ラトランジスタが実現できる。As is clear from the above description of the embodiments, in the voltage-driven bipolar semiconductor device of the present invention, the base of the bipolar semiconductor device is driven by the accumulation type field effect semiconductor device. That is, the semiconductor element for controlling the current is constituted by a bipolar semiconductor device such as a bipolar transistor, and the semiconductor element for driving the semiconductor element is constituted by an FET. As a result, a voltage-driven bipolar transistor having a low characteristic ON resistance capable of controlling a large current with a small gate drive power can be realized.
【００４０】前記電界効果半導体装置に埋め込みゲート
領域を設けることにより、バイポーラ半導体装置のベー
ス電流を増加させることができ、低いオン電圧で、大電
流を通電できる。電圧遮断時に、ベース領域の電位が上
昇しないため、高耐圧を実現できる。エミッタ領域を複
数の領域に分割し、ベース領域をエミッタ電極に接触さ
せることにより、ゲート電圧がビルトイン電圧以下のの
ときでも半導体装置をオンさせることができ、更に低い
オン抵抗の電圧駆動型バイポーラ半導体装置を実現でき
る。By providing a buried gate region in the field effect semiconductor device, the base current of the bipolar semiconductor device can be increased, and a large current can be applied with a low on-voltage. Since the potential of the base region does not increase when the voltage is cut off, a high breakdown voltage can be realized. By dividing the emitter region into a plurality of regions and bringing the base region into contact with the emitter electrode, the semiconductor device can be turned on even when the gate voltage is equal to or lower than the built-in voltage. The device can be realized.
【図１】本発明の第１実施例の電圧駆動型バイポーラト
ランジスタの側断面図FIG. 1 is a side sectional view of a voltage-driven bipolar transistor according to a first embodiment of the present invention.
【図２】第１実施例の電圧駆動型バイポーラトランジス
タの電極配置を示す平面図FIG. 2 is a plan view showing an electrode arrangement of the voltage-driven bipolar transistor of the first embodiment.
【図３】本発明の第２実施例の電圧駆動型バイポーラト
ランジスタの側断面図FIG. 3 is a side sectional view of a voltage-driven bipolar transistor according to a second embodiment of the present invention.
【図４】本発明の第３実施例の電圧駆動型バイポーラト
ランジスタの側断面図FIG. 4 is a side sectional view of a voltage-driven bipolar transistor according to a third embodiment of the present invention.
【図５】本発明の第４実施例の電圧駆動型バイポーラト
ランジスタの側断面図FIG. 5 is a side sectional view of a voltage-driven bipolar transistor according to a fourth embodiment of the present invention.
【図６】図５のVI−VI断面例6 is a cross-sectional example taken along the line VI-VI in FIG.
【図７】本発明の第５実施例の電圧駆動型バイポーラト
ランジスタの側断面図FIG. 7 is a side sectional view of a voltage-driven bipolar transistor according to a fifth embodiment of the present invention.
【図８】本発明の第６実施例の電圧駆動型バイポーラ半
導体装置としてのサイリスタの側断面図FIG. 8 is a side sectional view of a thyristor as a voltage-driven bipolar semiconductor device according to a sixth embodiment of the present invention.
【図９】本発明の第７実施例の電圧駆動型バイポーラ半
導体装置としてのＧＴＯの側断面図FIG. 9 is a side sectional view of a GTO as a voltage-driven bipolar semiconductor device according to a seventh embodiment of the present invention.
【図１０】本発明の第８実施例の電圧駆動型バイポーラ
トランジスタの側断面図FIG. 10 is a side sectional view of a voltage-driven bipolar transistor according to an eighth embodiment of the present invention.
【図１１】従来のバイポーラトランジスタの側断面図FIG. 11 is a side sectional view of a conventional bipolar transistor.
１：コレクタ領域 ２：ドリフト層 ３：ベース領域 ４：エミッタ領域 ４Ａ：エミッタ領域 ５：チャネル領域 ６：ソース領域 ７：ゲート絶縁膜 ８：絶縁膜 ９：埋め込みゲート領域 １０：領域 １１：埋め込みゲートコンタクト領域 １２：ゲートコンタクト領域 １３：アノード領域 １４：カソード領域 １５：ゲート領域 ２０：コレクタ電極 ２１：エミッタ電極 ２２：ゲート電極 ２２Ａ：埋め込みゲート電極 ２３：ベース電極 ２４：アノード電極 ２５：カソード電極 ２６：補助ゲート電極 １０１：コレクタ領域 １０２：ドリフト層 １０３：ベース領域 １０４：エミッタ領域 １１０：コレクタ電極 １１１：エミッタ電極 １１２：ベース電極 1: Collector region 2: Drift layer 3: Base region 4: Emitter region 4A: Emitter region 5: Channel region 6: Source region 7: Gate insulating film 8: Insulating film 9: Embedded gate region 10: Region 11: Embedded gate contact Region 12: Gate contact region 13: Anode region 14: Cathode region 15: Gate region 20: Collector electrode 21: Emitter electrode 22: Gate electrode 22A: Embedded gate electrode 23: Base electrode 24: Anode electrode 25: Cathode electrode 26: Auxiliary Gate electrode 101: Collector region 102: Drift layer 103: Base region 104: Emitter region 110: Collector electrode 111: Emitter electrode 112: Base electrode
Claims (12)
クタ領域内に形成した第２の導電型のベース領域、及び
前記ベース領域内に形成した第１の導電型のエミッタ領
域、を有するバイポーラ半導体装置、 前記バイポーラ半導体装置のコレクタ領域内に形成した
埋め込みゲート領域、及び前記埋め込みゲート領域の上
に形成したソース領域を有する蓄積型の電圧駆動半導体
装置、及び前記蓄積型の電圧駆動半導体装置のソース領
域と前記バイポーラ半導体装置のベース領域とを接続す
るベース電極を備える電圧駆動型バイポーラ半導体装
置。A bipolar transistor having a collector region of a first conductivity type, a base region of a second conductivity type formed in the collector region, and an emitter region of a first conductivity type formed in the base region. A semiconductor device, a buried gate region formed in a collector region of the bipolar semiconductor device, and a storage type voltage driven semiconductor device having a source region formed on the buried gate region, and a storage type voltage driven semiconductor device. A voltage-driven bipolar semiconductor device including a base electrode connecting a source region and a base region of the bipolar semiconductor device.
域、 前記ベース領域内に形成した第１の導電型のエミッタ領
域、 前記ベース領域の近傍のコレクタ領域内に形成した第２
の導電型の埋込ゲート領域、 前記埋込ゲート領域の上に形成した第１の導電型のチャ
ネル領域、 前記チャネル領域にゲート絶縁膜を介して対向するとと
もに、前記埋込ゲート領域に接続されたゲート電極、及
び前記チャネル領域と前記ベース領域とを接続するベー
ス電極を備える電圧駆動型バイポーラ半導体装置。2. A collector region of a first conductivity type, a base region of a second conductivity type formed in the collector region, an emitter region of a first conductivity type formed in the base region, The second formed in the nearby collector region
A buried gate region of a conductivity type, a channel region of a first conductivity type formed on the buried gate region, a channel insulating film facing the channel region via a gate insulating film, and being connected to the buried gate region. A voltage-driven bipolar semiconductor device, comprising: a gate electrode connected to the gate region; and a base electrode connecting the channel region and the base region.
領域、 前記コレクタ領域の一方の面に形成したコレクタ電極、 前記コレクタ領域の他方の面の上に形成した低不純物濃
度の第１の導電型のドリフト領域、 前記ドリフト領域の前記コレクタ領域に接する面とは反
対側の面の一部分に形成した第２の導電型のベース領
域、 前記ベース領域内の一部分に形成した第１の導電型のエ
ミッタ領域、 前記エミッタ領域内に形成したエミッタ電極、 前記ドリフト領域においてベース領域の近傍に形成した
第２の導電型の埋込ゲート領域、 前記埋込ゲート領域の上に形成した低不純物濃度の第１
の導電型のチャネル領域、 前記チャネル領域にゲート絶縁膜を介して対向するとと
もに、前記埋込ゲート領域に接続されたゲート電極、 前記チャネル領域の一部分に形成した高不純物濃度の第
１の導電型のソース領域、及び前記ソース領域と前記ベ
ース領域とを接続するベース電極を備える電圧駆動型バ
イポーラ半導体装置。3. A collector region of a first conductivity type having a high impurity concentration, a collector electrode formed on one surface of the collector region, and a first electrode having a low impurity concentration formed on the other surface of the collector region. A conductivity type drift region, a second conductivity type base region formed on a part of a surface of the drift region opposite to a surface in contact with the collector region, a first conductivity type formed on a part of the base region An emitter electrode formed in the emitter region, a second conductivity type buried gate region formed in the drift region near the base region, and a low impurity concentration formed on the buried gate region. First
A gate region connected to the buried gate region while being opposed to the channel region via a gate insulating film; and a high impurity concentration first conductivity type formed in a part of the channel region. A voltage-driven bipolar semiconductor device, comprising: a source region according to claim 1; and a base electrode connecting the source region and the base region.
し、隣り合う各チャネル領域の間に前記埋込ゲート領域
に接続された埋込ゲート電極を設けたことを特徴とする
請求項２又は３記載の電圧駆動型バイポーラ半導体装
置。4. The channel region is divided into a plurality of regions, and a buried gate electrode connected to the buried gate region is provided between adjacent channel regions. The voltage-driven bipolar semiconductor device according to claim 1.
し、前記ベース領域がエミッタ電極に接することを特徴
とする請求項１、２又は３記載の電圧駆動型バイポーラ
半導体装置。5. The voltage-driven bipolar semiconductor device according to claim 1, wherein the emitter region is divided into a plurality of regions, and the base region is in contact with an emitter electrode.
第１の導電型のエミッタ領域と低不純物濃度の第１の導
電型のエミッタ領域とを形成し、前記エミッタ電極を前
記高不純物濃度の第１の導電型のエミッタ領域に設けた
ことを特徴とする請求項１、２又は３記載の電圧駆動型
バイポーラ半導体装置。6. A high impurity concentration first conductivity type emitter region and a low impurity concentration first conductivity type emitter region are formed on the base region, and the emitter electrode is formed of the high impurity concentration. 4. The voltage-driven bipolar semiconductor device according to claim 1, wherein the voltage-driven bipolar semiconductor device is provided in the emitter region of the first conductivity type.
域に形成した、第２の導電型の埋込ゲートコンタクト領
域、 前記埋込ゲートコンタクト領域に接するように形成し
た、第２の導電型の別のゲートコンタクト領域、及び一
部分が前記別のゲートコンタクト領域に接し、前記一部
分を除く他の部分が絶縁物を介して第１の導電型のチャ
ネル領域に対向しているゲート電極を更に備える請求項
２又は３記載の電圧駆動型バイポーラ半導体装置。7. A buried gate contact region of a second conductivity type formed in a drift region near the buried gate region, and a second conductivity type formed in contact with the buried gate contact region. The semiconductor device according to claim 1, further comprising another gate contact region, and a gate electrode having a portion in contact with the another gate contact region and another portion except the portion facing the channel region of the first conductivity type via an insulator. Item 4. The voltage-driven bipolar semiconductor device according to item 2 or 3.
領域、 前記コレクタ領域の一方の面上に形成したコレクタ電
極、 前記コレクタ領域の他方の面上に形成した低不純物濃度
の第１の導電型のドリフト領域、 前記ドリフト領域の前記コレクタ領域に接する面の反対
面の一部分に形成した第２の導電型のベース領域と埋込
ゲート領域、 前記ベース領域の上に形成した高不純物濃度の第１の導
電型のエミッタ領域、前記エミッタ領域の上に設けたエ
ミッタ電極、 前記埋込ゲート領域の上に形成した低不純物濃度の第１
の導電型のチャネル領域、 前記チャネル領域の一部分に形成された高不純物濃度の
第１の導電型のソース領域、 前記チャネル領域にゲート絶縁膜を介して対向するとと
もに前記埋込ゲート領域に接続されたゲート電極、及び
中央部が前記ソース領域に接続され、両端部が前記埋込
ゲート領域の両側のベース領域に接続されたベース電
極、 を備える電圧駆動型バイポーラ半導体装置。8. A collector region of a first conductivity type having a high impurity concentration, a collector electrode formed on one surface of the collector region, and a first electrode having a low impurity concentration formed on the other surface of the collector region. A conductivity type drift region, a second conductivity type base region and a buried gate region formed on a part of a surface of the drift region opposite to a surface contacting the collector region, and a high impurity concentration formed on the base region. An emitter region of a first conductivity type, an emitter electrode provided on the emitter region, a first lightly doped first region formed on the buried gate region
A high conductivity type source region formed in a part of the channel region, and a channel region opposed to the channel region via a gate insulating film and connected to the buried gate region. A voltage-driven bipolar semiconductor device comprising: a gate electrode connected to the source region; and a base electrode having both ends connected to base regions on both sides of the buried gate region.
領域、 前記アノード領域の一方の面に形成したアノード電極、 前記アノード領域の他方の面に形成した低不純物濃度の
第１の導電型のドリフト領域、 前記ドリフト領域の前記アノード領域に接する面の反対
面の一部分に形成した第２の導電型のゲート領域、 前記ゲート領域内の一部分に形成した第１の導電型のカ
ソード領域、 前記カソード領域の上に形成したカソード電極、 前記ゲート領域の近傍のドリフト領域内に形成した第２
の導電型の埋込ゲート領域、 前記埋込ゲート領域の上に形成した低不純物濃度の第１
の導電型のチャネル領域、 前記チャネル領域にゲート絶縁膜を介して対向するとと
もに、前記埋込ゲート領域に接続されたゲート電極、 前記チャネル領域内の一部分に形成した高不純物濃度の
第１の導電型のソース領域、及び前記ソース領域と前記
ゲート領域とを接続する補助ゲート電極を備える電圧駆
動型バイポーラ半導体装置。9. An anode region of a second conductivity type having a high impurity concentration, an anode electrode formed on one surface of the anode region, and a first conductivity type of a low impurity concentration formed on the other surface of the anode region. A drift region, a second conductivity type gate region formed on a part of a surface of the drift region opposite to a surface in contact with the anode region, a first conductivity type cathode region formed on a part of the gate region, A cathode electrode formed on the cathode region, a second electrode formed in the drift region near the gate region
A buried gate region of a conductivity type of the first type having a low impurity concentration formed on the buried gate region;
A conductive type channel region, a gate electrode opposed to the channel region via a gate insulating film, and connected to the buried gate region; a first conductive region having a high impurity concentration formed in a part of the channel region. A voltage-driven bipolar semiconductor device comprising: a source region of a mold type; and an auxiliary gate electrode connecting the source region and the gate region.
ド領域、 前記カソード領域の一方の面に形成したカソード電極、 前記カソード領域の他方の面に形成した低不純物濃度の
第２の導電型のドリフト領域、 前記ドリフト領域の前記カソード領域に接する面の反対
面の一部分に形成した第１の導電型のゲート領域、 前記ゲート領域内の一部分に形成した第２の導電型のア
ノード領域、 前記アノード領域上に形成したアノード電極、 前記ゲート領域の近傍のドリフト領域内に形成した第１
の導電型の埋込ゲート領域、 前記埋込ゲート領域の上に形成した低不純物濃度の第２
の導電型のチャネル領 域、前記チャネル領域にゲート絶縁膜を介して対向する
とともに、前記埋込ゲート領域に接続されたゲート電
極、 前記チャネル領域内の一部分に形成した高不純物濃度の
第２の導電型のソース領域、及び前記ソース領域と前記
ゲート領域とを接続するとともにゲート端子を有する補
助ゲート電極を備える電圧駆動型バイポーラ半導体装
置。10. A cathode region of a first conductivity type having a high impurity concentration, a cathode electrode formed on one surface of the cathode region, and a second conductivity type having a low impurity concentration formed on the other surface of the cathode region. A drift region, a first conductivity type gate region formed on a portion of a surface of the drift region opposite to a surface in contact with the cathode region, a second conductivity type anode region formed on a portion of the gate region, An anode electrode formed on the anode region; a first electrode formed in a drift region near the gate region;
A buried gate region of a conductivity type of the second type having a low impurity concentration formed on the buried gate region;
A gate region connected to the buried gate region and facing the channel region with a gate insulating film interposed therebetween; and a high impurity concentration second region formed in a part of the channel region. A voltage-driven bipolar semiconductor device comprising: a conductive type source region; and an auxiliary gate electrode having a gate terminal and connecting the source region and the gate region.
タ領域、 前記コレクタ領域の一方の面に形成したコレクタ電極、 前記コレクタ領域の他方の面に形成した低不純物濃度の
第１の導電型のドリフト領域、 前記ドリフト領域の前記カソード領域に接する面の反対
面の一部分に形成した第２の導電型のベース領域、 前記ベース領域内の一部分に形成した高不純物濃度の第
１の導電型の複数のエミッタ領域、 前記エミッタ領域及びベース領域に接するように形成し
たエミッタ電極、 前記ベース領域の上に形成した低不純物濃度の第１の導
電型のチャネル領域、 前記チャネル領域にゲート絶縁膜を介して対向するゲー
ト電極、 前記チャネル領域内の一部分に形成した高不純物濃度の
第１の導電型のソース領域、及び前記ソース領域と前記
ベース領域とを接続するベース電極を備える電圧駆動型
バイポーラ半導体装置。11. A collector region of a first conductivity type having a high impurity concentration, a collector electrode formed on one surface of the collector region, and a first conductivity type having a low impurity concentration formed on the other surface of the collector region. A drift region, a second conductivity type base region formed on a portion of a surface of the drift region opposite to a surface in contact with the cathode region, and a high impurity concentration first conductivity type formed on a portion of the drift region. A plurality of emitter regions; an emitter electrode formed to be in contact with the emitter region and the base region; a first conductivity type channel region having a low impurity concentration formed on the base region; A high impurity concentration first conductivity type source region formed in a part of the channel region; and a gate electrode facing the source region and the base region. Voltage driving type bipolar semiconductor device comprising a base electrode for connecting the region.
濃度の第１の導電型の基板の一方の面に低不純物濃度の
第１の導電型のドリフト層を形成するステップ、 前記ドリフト層の表面の一部分の所定の領域に金属のイ
オン打込みにより、第２の導電型のベース領域及び埋込
ゲート領域を形成するステップ、 前記ベース領域及び埋め込みゲート領域を形成した前記
ドリフト層の上に低不純物濃度の第１の導電型のチャネ
ル領域層を形成するステップ、 前記ゲート領域の上の前記チャネル領域層を除去するこ
とにより、前記埋込ベース領域の上にチャネル領域を形
成するステップ、 前記ベース領域の一部分と前記チャネル領域の一部分と
に、イオン打込みによる高不純物濃度の第１の導電型
の、エミッタ領域とソース領域とをそれぞれ形成するス
テップ、 前記ベース領域、エミッタ領域、チャネル領域及びソー
ス領域の上に絶縁膜を形成するステップ、 ソース領域、ベース領域、及びエミッタ領域の上のそれ
ぞれ所定部分の前記絶縁膜を除去するステップ、 前記絶縁膜を除去した、ソース領域とベース領域を接続
する金属膜のベース電極、前記チャネル領域に絶縁膜を
介して対向するゲート電極及び前記エミッタ領域に接す
るエミッタ電極を金属の膜により形成するステップ、及
び前記基板の他方の面にコレクタ電極を金属の膜で形成
するステップを備える電圧駆動型バイポーラ半導体装置
の製造方法。12. A step of forming a low impurity concentration first conductivity type drift layer on one surface of a high impurity concentration first conductivity type substrate functioning as a collector region, a part of the surface of the drift layer Forming a base region and a buried gate region of the second conductivity type by ion implantation of a metal into a predetermined region of the second region; and forming a low impurity concentration second region on the drift layer on which the base region and the buried gate region are formed. Forming a channel region layer of conductivity type 1; forming a channel region on the buried base region by removing the channel region layer above the gate region; and a portion of the base region. An emitter region and a source region of a first conductivity type having a high impurity concentration by ion implantation are respectively formed in a part of the channel region. Forming an insulating film on the base region, the emitter region, the channel region, and the source region; removing the insulating film at predetermined portions on the source region, the base region, and the emitter region; Removing the film, forming a base electrode of a metal film connecting the source region and the base region, a gate electrode facing the channel region via an insulating film, and an emitter electrode contacting the emitter region with a metal film; and A method of manufacturing a voltage-driven bipolar semiconductor device, comprising a step of forming a collector electrode on the other surface of the substrate with a metal film.
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|---|---|---|---|
| JP00076099A JP4700148B2 (en) | 1999-01-05 | 1999-01-05 | Voltage-driven bipolar semiconductor device |
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Cited By (4)
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|---|---|---|---|---|
| JP2002343978A (en) * | 2001-05-16 | 2002-11-29 | Denso Corp | Silicon carbide semiconductor device and method of manufacturing the same |
| JP2007173841A (en) * | 2005-12-22 | 2007-07-05 | Cree Inc | Silicon carbide bipolar junction transistor having silicon carbide passivation layer on base region and method of fabricating thereof |
| JP2010192710A (en) * | 2009-02-18 | 2010-09-02 | Hitachi Cable Ltd | Semiconductor device and method of manufacturing the same |
| WO2014097760A1 (en) * | 2012-12-18 | 2014-06-26 | 住友電気工業株式会社 | Silicon carbide semiconductor device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295984A (en) * | 1976-02-06 | 1977-08-12 | Nec Corp | Vertical junction type field effect transistor |
| JPS6062149A (en) * | 1983-09-14 | 1985-04-10 | Nec Kansai Ltd | Semiconductor device |
| JPS6325971A (en) * | 1987-04-02 | 1988-02-03 | Nec Corp | Semiconductor device |
| JPH06188376A (en) * | 1992-12-21 | 1994-07-08 | Toyota Autom Loom Works Ltd | Semiconductor device |
| JPH0738080A (en) * | 1993-06-29 | 1995-02-07 | Meidensha Corp | Composite semiconductor device |
| JPH0936359A (en) * | 1995-07-20 | 1997-02-07 | Fuji Electric Co Ltd | Vertical type fet of silicon carbide |
-
1999
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295984A (en) * | 1976-02-06 | 1977-08-12 | Nec Corp | Vertical junction type field effect transistor |
| JPS6062149A (en) * | 1983-09-14 | 1985-04-10 | Nec Kansai Ltd | Semiconductor device |
| JPS6325971A (en) * | 1987-04-02 | 1988-02-03 | Nec Corp | Semiconductor device |
| JPH06188376A (en) * | 1992-12-21 | 1994-07-08 | Toyota Autom Loom Works Ltd | Semiconductor device |
| JPH0738080A (en) * | 1993-06-29 | 1995-02-07 | Meidensha Corp | Composite semiconductor device |
| JPH0936359A (en) * | 1995-07-20 | 1997-02-07 | Fuji Electric Co Ltd | Vertical type fet of silicon carbide |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343978A (en) * | 2001-05-16 | 2002-11-29 | Denso Corp | Silicon carbide semiconductor device and method of manufacturing the same |
| JP2007173841A (en) * | 2005-12-22 | 2007-07-05 | Cree Inc | Silicon carbide bipolar junction transistor having silicon carbide passivation layer on base region and method of fabricating thereof |
| JP2010192710A (en) * | 2009-02-18 | 2010-09-02 | Hitachi Cable Ltd | Semiconductor device and method of manufacturing the same |
| WO2014097760A1 (en) * | 2012-12-18 | 2014-06-26 | 住友電気工業株式会社 | Silicon carbide semiconductor device |
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