JP4761011B2 - Semiconductor device having thyristor and method for manufacturing the same - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、サイリスタのトリガ電流を流す素子が、例えば、IGBTであるサイリスタを有する半導体装置及びその製造方法に関するのもである。
【0002】
【背景技術】
図19は、特開平5−82775号公報に開示されたサイリスタを有する半導体装置の断面図である。この半導体装置は、例えば、高耐圧下で大電流の制御をするのに使用される。半導体装置200は、p+型アノード層204、n型バッファ層206、n-型ベース層208が積層されたシリコン基板202を有する。シリコン基板202のp+型アノード層204側には金属製のアノード電極210が形成されている。
【0003】
n-型ベース層208の表面から内部に向けてp型第1ベース層212が形成されている。p型第1ベース層212の表面から内部に向けてn型フローティングエミッタ層214が形成されている。n型フローティングエミッタ層214の表面から内部に向けてp型第2ベース層216が形成されている。p型第2ベース層216の表面から内部に向けてn+型カソード層218、220が互いに間隔を設けて形成されている。
【0004】
カソード電極222がn+型カソード層218表面上、p型第2ベース層216の表面上及びn+型カソード層220表面上にわたって形成されている。絶縁層で覆われたゲート電極224がn-型ベース層208の表面上、p型第1ベース層212表面上、n型フローティングエミッタ層214の表面上、p型第2ベース層216の表面上及びn+型カソード層218表面上にわたって形成されている。また、絶縁層で覆われたゲート電極226がn-型ベース層208の表面上、p型第1ベース層212表面上、n型フローティングエミッタ層214の表面上、p型第2ベース層216の表面上及びn+型カソード層220表面上にわたって形成されている。
【0005】
n型フローティングエミッタ層214、p型第1ベース層212、n-型ベース層208、n型バッファ層206、p+型アノード層204によりサイリスタが構成されている。
【0006】
次に、この半導体装置200のサイリスタの動作について説明する。まず、ターンオン動作について説明する。カソード電極222が接地され、ゲート電極224、226、アノード電極210にそれぞれ正電圧が印加される。ゲート電極224、226に正電圧が印加されると、ゲート電極224、226下のp型第1ベース層212、p型第2ベース層216にはチャネル領域が形成される。これにより、n+型カソード層218、220の電子は、p型第2ベース層216に形成されたチャネル領域、n型フローティングエミッタ層214、p型第1ベース層212に形成されたチャネル領域を通り、n-型ベース層208に流れ込む。一方、アノード電極210にも正電圧が印加されているので、p+型アノード層204の正孔はn-型ベース層208に注入される。n-型ベース層208に注入されたこれらの電子、正孔により、IGBTがONする。
【0007】
n-型ベース層208からp型第1ベース層212に到達した正孔は、n型フローティングエミッタ層214とp型第1ベース層212とn-型ベース層208とにより形成されるNPNトランジスタのベース電流となり、このNPNトランジスタがON動作する。すなわち、n型フローティングエミッタ層214から電子がp型第1ベース層212及びn-型ベース層208へ注入されることにより、サイリスタがターンオンするのである。
【0008】
次に、ターンオフ動作について説明する。ゲート電極224、226に負電圧又は0Vが印加されると、ゲート電極224、226下のp型第1ベース層212、p型第2ベース層216に形成されていたチャネル領域が消滅する。これにより、n+型ソース層218、220からn型フローティングエミッタ層214への電子の供給が止まるので、サイリスタはターンオフする。
【0009】
【発明が解決しようとする課題】
サイリスタには、低消費電力化のため、ターンオン電圧低下の要請がある。サイリスタの面積を大きくすると、この要請に答えることが可能である。
【0010】
しかし、サイリスタの面積を大きくすると、サイリスタ内部に蓄えられるキャリアの量が多くなるので、サイリスタのターンオフ性能(ターンオフ時間が短いこと、ターンオフを確実にできること)に悪影響を及ぼす。すなわち、ターンオフに時間がかかれば、サイリスタの高速スイッチング化が妨げられるのである。確実にターンオフできないと、サイリスタの破壊につながるのである。
【0011】
また、図19に示す半導体装置200では、ターンオフ動作のとき、n型フローティングエミッタ層214の電位が過渡的に上昇しやすくなる。この上昇により、n型フローティングエミッタ層214とp型第2ベース216とのpn接合に逆方向の高電圧がかかり、このpn接合がブレークダウンすることがある。このブレークダウンが発生するとサイリスタをターンオフできなくなる。
【0012】
また、図19に示す半導体装置200では、単に、サイリスタの面積を大きくしても、ターンオン電圧を低下させることが困難である。すなわち、半導体装置200では、ゲート電極224、226下のp型第2ベース層216に、チャネル領域が形成される。サイリスタのエレクトロン電流は、n+型カソード層218、220−チャネル領域−n型フローティングエミッタ層214間を流れる。しかし、ゲート電極224、226は、シリコン基板202の表面上に形成されている。このため、広範囲でサイリスタ動作をおこさせるために、n型フローティングエミッタ層214の面積を広くしても、n型フローティングエミッタ層214に流れ込むエレクトロン電流がチャネル領域を流れる量で制限を受ける。これが、サイリスタのターンオン電圧を下げることの妨げとなるのである。
【0013】
本発明の目的は、サイリスタのターンオフ性能を向上させることが可能な半導体装置及びその製造方法を提供することである。
【0014】
本発明の他の目的は、サイリスタのターンオフ性能を向上させ、かつ、ターンオン電圧を低減すること可能な半導体装置及びその製造方法を提供することである。
【0015】
【課題を解決するための手段】
(1)本発明に係る半導体装置は、サイリスタを有する半導体装置であって、第1及び第2電界効果トランジスタを備え、サイリスタは、第1導電型の第1半導体層、第2導電型のベース層、第1導電型の第1ベース層及び第2導電型のフローティングエミッタ層を含み、第1電界効果トランジスタは、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層及び埋め込み型の第1ゲート電極を含み、第1導電型の第1ベース層と第1導電型の第2ベース層とは、第2導電型のフローティングエミッタ層により分離されており、第2導電型のフローティングエミッタ層と第2導電型の第2半導体層とは、第1導電型の第2ベース層により分離されており、第2電界効果トランジスタは、第2導電型のフローティングエミッタ層、第1導電型の第1ベース層、第2導電型のベース層及び第2ゲート電極を含み、第2電界効果トランジスタを備えた素子がサイリスタを動作させるトリガ電流を流す。
【0016】
本発明に係る半導体装置は、埋め込み型の第1ゲート電極を含む電界効果トランジスタを備えるので、サイリスタのターンオン電圧を下げることができる。すなわち、電界効果トランジスタにより、第1導電型の第2ベース層にはチャネル領域が形成される。サイリスタの電流は、第2導電型の第2半導体層(例えば、カソード層)−チャネル領域−第2導電型のフローティングエミッタ層間を流れる。第1ゲート電極は埋め込み型である。このため、上記経路を短くすることができるので、サイリスタのターンオン電圧を下げることができる。なお、第1ゲート電極を複数にすると、チャネル領域の面積を大きくすることができる。これはサイリスタのターンオン電圧を下げることができる要因となる。
【0017】
また、本発明に係る半導体装置において、第1ゲート電極は埋め込み型なので、第2導電型のフローティングエミッタ層の胴体部(端部以外の部分)に第1ゲート電極を位置させることができる。このため、第2導電型のフローティングエミッタ層の電位を第1ゲート電極の電位に近づけることができる。よって、サイリスタのターンオフのとき、第2導電型のフローティングエミッタ層と第1導電型の第2ベース層との接合部に逆方向の高電圧がかかるのを防ぐことができる。
したがって、この接合がブレークダウンする可能性を小さくできるので、サイリスタのターンオフをより確実にできる。
【0018】
第2電界効果トランジスタを備えた素子として、例えば、平面ゲート構造のIGBT、トレンチゲート構造のIGBT、IEGT(Injection
Enhanced insulated Gate bipolar
Transistor)、MCT(MOS Controlled
Transistor)、MOSゲートサイリスタ、
CSTBT(Carrier Stored Trench−Gate
bipolar Transistor)、EST(Emitter
Switched Transistor)等がある。以下にででくる第2電界効果トランジスタもこの意味である。
【0019】
本発明に係る半導体装置において、第2ゲート電極は、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層、第1導電型の第1ベース層及び第2導電型のベース層が露出している表面上に絶縁膜を介して形成されている、のが好ましい。この構造は第2電界効果トランジスタを備えた素子動作時のチャネル領域が平面に形成され、サイリスタ動作用のチャネル領域と分離して、作製することが可能となる。このため、第2電界効果トランジスタを備えた素子動作用のチャネル濃度(これは素子のしきい値電圧を決定する)を任意に決定できる。
【0020】
本発明に係る半導体装置において、第2ゲート電極は、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層、第1導電型の第1ベース層及び第2導電型のベース層を含む層に埋め込まれている、のが好ましい。この構造だと第1導電型の第1ベース層及び第1導電型の第2ベース層に形成されるチャネル領域は縦方向となる。チャネル領域が横方向に形成される構造に比べて、半導体装置の面積を小さくすることが可能となる。
【0021】
本発明に係る半導体装置において、第1ゲート電極は、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層を含む層に埋め込まれ、第1ゲート電極は、第1導電型の第1ベース層には到達していない、のが好ましい。この構造によれば、第2の導電型のフローティングエミッタ層と第1導電型の第1ベース層との接合面積を広い範囲で形成することができる。この面積が広いということは、サイリスタとして動作する面積が広いことにつながり、広範囲でサイリスタ動作が起こるため、素子のオン電圧を下げることが可能となる。
【0022】
本発明に係る半導体装置において、第1ゲート電極は、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層及び第1導電型の第1ベース層を含む層に埋め込まれている、のが好ましい。サイリスタのターンオンのとき、第1ゲート電極近傍の第2導電型のフローティングエミッタ層にはアキミュレーション領域が形成される。この構造によれば、第1ゲート電極が第1導電型の第1ベース層に到達していない構造に比べて、アキミュレーション領域の面積を広くすることができる。このため、サイリスタのターンオン電圧を下げることができる。
【0023】
なお、アキミュレーション領域とは、第1導電型の半導体層に第1導電型のキャリアが蓄積された領域のことである。例えば、半導体層がn型の場合、アキミュレーション領域はn型である。また、半導体層がp型の場合、アキミュレーション領域はp型である。
【0024】
(2)本発明に係る半導体装置は、サイリスタを有する半導体装置であって、第1、第2及び第3電界効果トランジスタを備え、サイリスタは、第1導電型の第1半導体層、第2導電型のベース層、第1導電型の第1ベース層及び第2導電型のフローティングエミッタ層を含み、第1電界効果トランジスタは、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層及び第1ゲート電極を含み、第1導電型の第1ベース層と第1導電型の第2ベース層とは、第2導電型のフローティングエミッタ層により分離されており、第2導電型のフローティングエミッタ層と第2導電型の第2半導体層とは、第1導電型の第2ベース層により分離されており、第2電界効果トランジスタは、第2導電型のフローティングエミッタ層、第1導電型の第1ベース層、第2導電型のベース層及び第2ゲート電極を含み、第2電界効果トランジスタを備えた素子がサイリスタを動作させるトリガ電流を流し、第3電界効果トランジスタは、第3ゲート電極および第1導電型の第3半導体層を備え、第1および第2電界効果トランジスタのオフ時、第3電界効果トランジスタはオンとなり、サイリスタ中のキャリアが第3電界効果トランジスタを介してサイリスタ外に排出される、サイリスタを有する半導体装置である。
【0025】
本発明に係る半導体装置は、第3電界効果トランジスタを備える。第3電界効果トランジスタは、第1および第2電界効果トランジスタのオフ時、オンとなる。このため、サイリスタのターンオフ時、第3電界効果トランジスタ付近に溜まっているキャリアは、第3電界効果トランジスタを介してサイリスタ外に確実に排出される。よって、サイリスタのターンオフ特性を向上させることが可能となる。
【0026】
本発明に係る半導体装置は、次の構成にすることができる。すなわち、
第1ゲート電極は、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層を含む層に形成されたトレンチに埋め込まれ、
第2ゲート電極は、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層、第1導電型の第1ベース層及び第2導電型のベース層を含む層に形成されたトレンチに埋め込まれ、
第3ゲート電極は、第2ゲート電極と同一のトレンチに埋め込まれており、
第1導電型の第3半導体層は、第2導電型の第2半導体層中にある。
【0027】
この構成において、第3ゲート電極は、第2ゲート電極と同一のトレンチに埋め込まれている。よって、第3ゲート電極と、第2ゲート電極とが、それぞれ異なるトレンチに埋め込まれている場合に比べて、半導体装置の集積度を向上させることができる。
【0028】
また、本発明に係る半導体装置は、次の構成にすることができる。すなわち、第1ゲート電極は、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層を含む層に形成されたトレンチに埋め込まれ、
第2ゲート電極は、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層、第1導電型の第1ベース層及び第2導電型のベース層を含む層に形成されたトレンチに埋め込まれ、
第3ゲート電極は、第2ゲート電極と同一のトレンチに埋め込まれており、
第1導電型の第3半導体層は、第3ゲート電極が埋め込まれているトレンチと、その隣りに位置するトレンチとの間にあり、
第1導電型の第3半導体層は、第2導電型のベース層に到達している。
【0029】
この構成において、第1導電型の第3半導体層は、第2導電型のベース層に到達している。したがって、第1導電型の第3半導体層が、第2導電型の第2半導体層中にある場合に比べて、第3電界効果トランジスタを半導体装置内部に位置させることができるので、サイリスタ中に溜まっているキャリアをよりスムーズに、サイリスタ外に排出させることが可能となる。この結果、サイリスタのターンオフ特性を向上させることが
可能となる。
【0030】
また、第1導電型の第3半導体層は、第3ゲート電極が埋め込まれているトレンチと、その隣りに位置するトレンチとの間にあるので、第1導電型の第3半導体層の平面積が広がるのを防ぐことができる。すなわち、第3電界効果トランジスタが動作するためには、第1導電型の第3半導体層は比較的高濃度でなければならない。よって、第1導電型の第3半導体層を比較的深い位置にある第2導電型のベース層に到達するようにすると、第1導電型の第3半導体層が横方向に拡散する量も多くなるので、第1導電型の第3半導体層の平面積が広がる。これが半導体装置の高集積化の妨げとなる。この構成において、第1導電型の第3半導体層はトレンチで挟まれているので、第1導電型の第3半導体層の平面積が拡大することを防ぐことができるのである。
【0031】
(3)本発明に係る半導体装置の製造方法は、第1導電型の第1半導体層及び第2導電型のベース層を含む半導体基板の第2導電型のベース層に、第1導電型の不純物を導入して第1導電型の第1ベース層を形成する工程と、第1導電型の第1ベース層に、第2導電型の不純物を導入して第2導電型のフローティングエミッタ層を形成する工程と、第2導電型のフローティングエミッタ層に、第1導電型の不純物を導入して第1導電型の第2ベース層を形成する工程と、第1導電型の第2ベース層に、第2導電型の不純物を導入して第2導電型の第2半導体層を形成する工程と、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層を含む層に埋め込まれた第1ゲート電極を形成する工程と、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層、第1導電型の第1ベース層及び第2導電型のベース層が露出している表面上に絶縁膜を介して第2ゲート電極を形成する工程と、を備える。
【0032】
本発明に係る半導体装置の製造方法は、第2ゲート電極が半導体基板の表面上に絶縁膜を介して形成されている構造の製造方法である。なお、不純物を導入する技術としては、例えば、イオン注入、不純物拡散がある。
【0033】
本発明に係る半導体装置の製造方法は、第1導電型の第1半導体層及び第2導電型のベース層を含む半導体基板の第2導電型のベース層に、第1導電型の不純物を導入して第1導電型の第1ベース層を形成する工程と、第1導電型の第1ベース層に、第2導電型の不純物を導入して第2導電型のフローティングエミッタ層を形成する工程と、第2導電型のフローティングエミッタ層に、第1導電型の不純物を導入して第1導電型の第2ベース層を形成する工程と、第1導電型の第2ベース層に、第2導電型の不純物を導入して第2導電型の第2半導体層を形成する工程と、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層を含む層に埋め込まれた第1ゲート電極を形成する工程と、第2導電型の第2半導体層、第1導電型の第2ベース層、第2導電型のフローティングエミッタ層、第1導電型の第1ベース層及び第2導電型のベース層を含む層に埋め込まれた第2ゲート電極を形成する工程と、を備える。
【0034】
本発明に係る半導体装置の製造方法は、第2ゲート電極が埋め込み型の構造の製造方法である。なお、第1ゲート電極と第2ゲート電極とは同時に形成してもよいし、第1ゲート電極を先に形成してもよいし、第2ゲート電極を先に形成してもよい。不純物を導入する技術としては、例えば、イオン注入、不純物拡散がある。
【0035】
【発明の実施の形態】
[第1実施形態]
{構造の説明}
図1は本発明に係る半導体装置の第1実施形態の断面図である。半導体装置10は、アノード電極20、p+型アノード層14、n+型バッファ層16、n-型ベース層18を備え、これらが順に積層されている。アノード電極210の材料は金属である。p+型アノード層14、n+型バッファ層16及びn-型ベース層18の材料はシリコン単結晶である。p+型アノード層14が第1導電型の第1半導体層の一例である。
【0036】
n-型ベース層18の表面から内部に向けてp-型第1ベース層22が形成されている。p-型第1ベース層22の表面から内部に向けてn+型フローティングエミッタ層24が形成されている。n+型フローティングエミッタ層24の表面から内部に向けてp-型第2ベース層26が形成されている。p-型第2ベース層26の表面から内部に向けてn+型カソード層28、30、32が互いに間隔を設けて形成されている。n+型カソード層28、30、32が第2導電型の第2半導体層の一例である。
【0037】
n+型カソード層28、p-型第2ベース層26を貫通し、n+型フローティングエミッタ層24に到達するトレンチ34がある。トレンチ34には多結晶シリコンからなるゲート電極40が埋め込まれている。ゲート電極40は埋め込み型ゲート電極である。トレンチ34の側面とゲート電極40との間及びトレンチ34の底面とゲート電極40との間にはシリコン酸化膜46が形成されている。n+型カソード層28、p-型第2ベース層26、n+型フローティングエミッタ層24及びゲート電極40により電界効果トランジスタが構成されている。
【0038】
n+型カソード層30、p-型第2ベース層26を貫通し、n+型フローティングエミッタ層24に到達するトレンチ36がある。トレンチ36には多結晶シリコンからなるゲート電極42が埋め込まれている。ゲート電極42は埋め込み型ゲート電極である。トレンチ36の側面とゲート電極42との間及びトレンチ36の底面とゲート電極42との間にはシリコン酸化膜48が形成されている。n+型カソード層30、p-型第2ベース層26、n+型フローティングエミッタ層24及びゲート電極42により電界効果トランジスタが構成されている。
【0039】
n+型カソード層32、p-型第2ベース層26を貫通し、n+型フローティングエミッタ層24に到達するトレンチ38がある。トレンチ38には多結晶シリコンからなるゲート電極44が埋め込まれている。ゲート電極44は埋め込み型ゲート電極である。トレンチ38の側面とゲート電極44との間及びトレンチ38の底面とゲート電極44との間にはシリコン酸化膜50が形成されている。n+型カソード層32、p-型第2ベース層26、n+型フローティングエミッタ層24及びゲート電極44により電界効果トランジスタが構成されている。
【0040】
ゲート電極52がゲート酸化膜54を介して、n-型ベース層18の表面上、p-型第1ベース層22表面上、n+型フローティングエミッタ層24の表面上、p-型第2ベース層26の表面上及びn+型カソード層32表面上に形成されている。
【0041】
カソード電極56がp-型第1ベース層22の表面上、p-型第2ベース層26の表面上、n+型カソード層28、30、32の表面上に形成されている。n-型ベース層18の表面上、n+型フローティングエミッタ層24の表面上、ゲート電極40、42、44、52の表面上にはシリコン酸化膜58が形成されている。シリコン酸化膜58により、これらとカソード電極56とが電気的に絶縁される。
【0042】
n+型フローティングエミッタ層24、p-型第1ベース層22、n-型ベース層18、n+型バッファ層16、p+型アノード層14によりサイリスタが構成されている。また、n+型カソード層32、p-型第1ベース層22、n-型ベース層18、n+型バッファ層16、p+型アノード層14によりIGBTが構成されている。
【0043】
{動作の説明}
次に、この半導体装置10のサイリスタの動作について説明する。まず、ターンオン動作について説明する。カソード電極56が接地され、表面型のゲート電極52、埋め込み型のゲート電極40、42、44、アノード電極20にそれぞれ正電圧が印加される。表面型のゲート電極52に正電圧が印加されると、ゲート電極52下のp-型第1ベース層22、p-型第2ベース層26にはそれぞれチャネル領域60、62が形成され、ゲート電極52下のn+型フローティングエミッタ層24にはアキミュレーション領域64が形成される。これにより、n+型カソード層32の電子は、チャネル領域62、アキミュレーション領域64、チャネル領域60を通り、n-型ベース層18に流れ込む。一方、アノード電極20にも正電圧が印加されているので、p+型アノード層14の正孔はn-型ベース層18に注入され、p-型第1ベース層22に流れ込む。n-型ベース層18に注入されたこれらの電子、正孔により、IGBTがONする。
【0044】
p-型第1ベース層22に流れ込こんだ正孔がn+型フローティングエミッタ層24と、p-型第1ベース層22と、n-型ベース層18とにより形成されるNPNトランジスタのベース電流となり、このNPNトランジスタがON動作する。すなわち、n+型フローティングエミッタ層24、p-型第1ベース層22、n-型ベース層18、n+型バッファ層16、p+型アノード層14から構成されるサイリスタがラッチアップの状態になる。これにより、サイリスタがターンオンする。
【0045】
サイリスタがターンオン動作時、正孔はp+型アノード層14からp-型第1ベース層22に供給される。電子はn+型カソード層28、30、32からn+型フローティングエミッタ層24に供給される。すなわち、埋め込み型のゲート電極40、42、44にはそれぞれ正電圧が印加されている。よって、p-型第2ベース層26のうち、ゲート電極40、42、44の近傍の領域にはチャネル領域(例えば、チャネル領域66)が形成される。これにより、電子はn+型カソード層28、30、32からこれらのチャネル領域を通りn+型フローティングエミッタ層24に供給される。これらの電子とこれらの正孔によりサイリスタはターンオン動作を続けることができる。
【0046】
次に、ターンオフ動作について説明する。表面型のゲート電極52、埋め込み型のゲート電極40、42、44の電位が0Vまたは負電位にされると、ゲート電極52下のチャネル領域60、62及びゲート電極40、42、44近傍のp-型第2ベース層26のチャネル領域が消滅する。これにより、n+型カソード層28、30、32からn+型フローティングエミッタ層24への電子の供給が止まる。一方、p+型アノード層14からp-型第1ベース層22に供給された正孔は、p-型第1ベース層22を流れカソード電極56に吸収される。以上により、サイリスタがターンオフする。
【0047】
{製造方法の説明}
図1に示す半導体装置10の製造方法の一例について説明する。図2に示すように、p+型アノード層14となるシリコン基板を準備する。p型の不純物はボロンである。p型の不純物の濃度は1×1018cm-3〜1×1019cm-3である。アノード層14の厚みは200μm〜300μmである。p+型アノード層14上にエピタキシャル成長によりn+型バッファ層16を形成する。n型の不純物はリンである。n型の不純物の濃度は1×1016cm-3〜1×1017cm-3である。バッファ層16の厚みは10μm〜15μmである。n+型バッファ層16上にエピタキシャル成長によりn-型ベース層18を形成する。n型の不純物はリンである。n型の不純物の濃度は1×1014cm-3〜2×1014cm-3である。n-型ベース層18の厚みは60μm〜70μmである。
【0048】
図3に示すように、イオン注入によりn-型ベース層18の表面から内部に向けてp-型第1ベース層22を形成する。p-型第1ベース層22の深さは2.5μm〜3.0μmである。p型の不純物はボロンである。p型の不純物の濃度は1×1017cm-3〜2×1017cm-3である。次に、イオン注入によりp-型第1ベース層22の表面から内部に向けてn+型フローティングエミッタ層24を形成する。n+型フローティングエミッタ層24の深さは2μmである。n型の不純物はリンである。n型の不純物の濃度は1×1018cm-3である。そして、イオン注入によりn+型フローティングエミッタ層24の表面から内部に向けてp-型第2ベース層26を形成する。p-型第2ベース層26の深さは1μmである。p型の不純物はボロンである。p型の不純物の濃度は1×1016cm-3である。そして、イオン注入によりp-型第2ベース層26の表面から内部に向けてn+型カソード層28、30、32を形成する。n+型カソード層28、30、32の深さは0.5μmである。n型の不純物はヒ素である。n型の不純物の濃度は1×1020cm-3である。
【0049】
図4に示すように、フォトリソグラフィ技術とエッチング技術とにより、n+型カソード層28、p-型第2ベース層26を貫通し、n+型フローティングエミッタ層24に到達するトレンチ34、n+型カソード層30、p-型第2ベース層26を貫通し、n+型フローティングエミッタ層24に到達するトレンチ36、n+型カソード層32、p-型第2ベース層26を貫通し、n+型フローティングエミッタ層24に到達するトレンチ38を形成する。トレンチ34、36、38の深さは1.5μmである。
【0050】
図5に示すように、熱酸化によりトレンチの側面、底面に厚さ50nmのシリコン酸化膜46、48、50を形成する。次に、CVDにより厚さ1μmの多結晶シリコン膜をトレンチ34、36、38に埋め込む。そして、この多結晶シリコン膜をエッチング技術により削り、トレンチ34、36、38に埋め込み型のゲート電極40、42、44を形成する。
【0051】
図6に示すように、n-型ベース層18を覆うように、シリコン酸化膜を熱酸化により形成する。シリコン酸化膜はゲート酸化膜となり、その厚さは50nmである。このシリコン酸化膜上に多結晶シリコン膜をCVDにより形成する。この多結晶シリコン膜はゲート電極となり、その厚さは0.4μmである。フォトリソグラフィ技術とエッチング技術とにより、多結晶シリコン膜、シリコン酸化膜をパターンニングする。これにより、n-型ベース層18の表面上、p-型第1ベース層22表面上、n+型フローティングエミッタ層24の表面上、p-型第2ベース層26の表面上及びn+型カソード層32表面上に、ゲート酸化膜54を介してゲート電極52を形成する。
【0052】
図7に示すように、n-型ベース層18を覆うように、厚さ0.1μmのシリコン酸化膜58をCVDにより形成する。フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜58をパターンニングする。これにより、n-型ベース層18の表面上、n+型フローティングエミッタ層24の表面上、ゲート電極40、42、44、52の表面上にシリコン酸化膜58を残す。
【0053】
図1に示すように、カソード電極56となるAlをスパッタリングによりn-型ベース層18を覆うように形成する。この膜の厚さは5μmである。フォトリソグラフィ技術とエッチング技術とにより、この膜をパターンニングする。これにより、p-型第1ベース層22表面上、p-型第2ベース層26の表面上、n+型カソード層28、30、32表面上にカソード電極56を形成する。そして、p+型アノード層14の表面上に蒸着法によってアノード電極20を形成する。以上により、半導体装置10が完成する。
【0054】
{効果の説明}
(効果1)
図1に示す半導体装置10は、埋め込み型のゲート電極40、42、44を含む電界効果トランジスタを備えるので、次の二つの理由によりサイリスタのターンオン電圧を下げることができる。一つ目の理由を説明する。これらの電界効果トランジスタにより、p-型第2ベース層26にはチャネル領域が形成される。サイリスタを流れた電流は、n+型フローティングエミッタ層24−チャネル領域−n+型カソード層28、30、32の経路を流れる。ゲート電極40、42、44は埋め込み型である。このため、上記経路を短くすることができる。二つ目の理由を説明する。埋め込み型のゲート電極40、42、44は複数ある。このため、チャネル領域の面積を大きくすることができる。
【0055】
(効果2)
図1に示す半導体装置10は、ゲート電極40、42、44は埋め込み型なので、n+型フローティングエミッタ層24の胴体部(端部以外の部分)にゲート電極40、42、44を位置させることができる。このため、サイリスタのターンオフのため、ゲート電極40、42、44の電位を0V又は負電位にしたとき、n+型フローティングエミッタ層24の電位を0V又は負電位に近づけることができる。したがって、サイリスタのターンオフのとき、n+型フローティングエミッタ層24とp-型第2ベース層26との接合部に逆方向の高電圧がかかるのを防ぐことができる。よって、この接合がブレークダウンする可能性を小さくできるので、サイリスタのターンオフをより確実にできる。
【0056】
(効果3)
図1に示す半導体装置10は、ゲート電極52は、n-型ベース層18の表面上、p-型第1ベース層22表面上、n+型フローティングエミッタ層24の表面上、p-型第2ベース層26の表面上及びn+型カソード層32表面上に、ゲート酸化膜54を介して形成されている。したがって、作製が容易であることと同時に、IGBT動作時のチャネル濃度を個別に設定できる。すなわち、本素子のしきい値電圧設定に制限がないことがメリットである。
【0057】
(効果4)
図1に示す半導体装置10は、n+型カソード層28、30、32がn+型フローティングエミッタ層24により囲まれている。このため、p-型第1ベース層22とn+型カソード層28、30、32とは、n+型フローティングエミッタ層24により分離されている。したがって、ターンオフ時、p+型アノード層14からp-型第1ベース層22に注入された正孔が、n+型カソード層28、30、32に流れ込むのを防ぐことができる。これは本素子がn+型カソード層を含めて構成される寄生サイリスタが存在しない構造であることを示しており、寄生サイリスタのオン動作によるターンオフ不能という問題が発生しない構造である。
【0058】
[第2実施形態]
{構造の説明}
図8は本発明に係る半導体装置の第2実施形態の断面図である。第1実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第1実施形態との違いはトレンチ34、36、38の深さである。第2実施形態のトレンチ34、36、38の深さの値は、第1実施形態のトレンチ34、36、38の深さの値より大きい。すなわち、トレンチ34はn+型カソード層28、p-型第2ベース層26、n+型フローティングエミッタ層24を貫通し、p-型第1ベース層22に到達している。トレンチ36はn+型カソード層30、p-型第2ベース層26、n+型フローティングエミッタ層24を貫通し、p-型第1ベース層22に到達している。トレンチ38はn+型カソード層32、p-型第2ベース層26、n+型フローティングエミッタ層24を貫通し、p-型第1ベース層22に到達している。ゲート電極40、42、44はp-型第1ベース層22に到達している。
【0059】
{動作の説明}
図8に示す半導体装置10の動作は、図1に示す第1実施形態の半導体装置10の動作と同様である。
【0060】
{製造方法の説明}
図8に示す半導体装置10の製造方法が図1に示す第1実施形態の半導体装置10の製造方法と相違する点は、図4に示す工程において、トレンチ34、36、38をp-型第1ベース層22に到達するように形成する点である。これ以外の点については同じである。
【0061】
{効果の説明}
図8に示す半導体装置10は、図1に示す第1実施形態の半導体装置10の(効果1)〜(効果4)と同様の効果を生じる。これらの他、以下の効果が生じる。
【0062】
(効果1)
図8に示す半導体装置10及び図1に示す第1実施形態の半導体装置10は、サイリスタのターンオン動作時、n+型フローティングエミッタ層24のうち、ゲート電極40、42、44の近傍の領域にはアキミュレーション領域68が形成される。アキミュレーション領域68はキャリアが蓄積されているので抵抗が低い。第2実施形態の半導体装置10は、第1実施形態の半導体装置10に比べて、アキミュレーション領域68の面積が大きくなる。第2実施形態の半導体装置10は、この点からサイリスタのターンオン電圧を下げることができる。
【0063】
[第3実施形態]
{構造の説明}
図9は本発明に係る半導体装置の第3実施形態の断面図である。第1実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第1実施形態との違いはトレンチ38の深さである。すなわち、トレンチ38はn+型カソード層32、p-型第2ベース層26、n+型フローティングエミッタ層24、p-型第1ベース層22を貫通し、n-型ベース層18に到達している。トレンチ38のゲート電極44が、第1実施形態の半導体装置10のゲート電極52の役目も果たしている。よって、第3実施形態の半導体装置10には表面型のゲート電極52がない。
【0064】
{動作の説明}
図9に示す半導体装置10のサイリスタの動作について説明する。まず、ターンオン動作について説明する。カソード電極56が接地され、埋め込み型のゲート電極40、42、44、アノード電極20にそれぞれ正電圧が印加される。ゲート電極44に正電圧が印加されると、ゲート電極44近傍のp-型第1ベース層22、p-型第2ベース層26にはそれぞれチャネル領域70、72が形成され、ゲート電極44近傍のn+型フローティングエミッタ層24にはアキミュレーション領域74が形成される。これにより、n+型カソード層32の電子は、チャネル領域72、アキミュレーション領域74、チャネル領域70を通り、n-型ベース層18に注入される。一方、アノード電極20にも正電圧が印加されているので、p+型アノード層14の正孔はn-型ベース層18に注入されp-型第1ベース層22に流れ込む。n-型ベース層18に注入されたこれらの電子、正孔により、IGBTがONする。
【0065】
p-型第1ベース層22に流れ込こんだ正孔がn+型フローティングエミッタ層24と、p-型第1ベース層22と、n-型ベース層18とにより形成されるNPNトランジスタのベース電流となり、このNPNトランジスタがON動作する。すなわち、n+型フローティングエミッタ層24、p-型第1ベース層22、n-型ベース層18、n+型バッファ層16、p+型アノード層14から構成されるサイリスタがラッチアップの状態になる。これにより、サイリスタがターンオンする。
【0066】
サイリスタがターンオン動作時、正孔はp+型アノード層14からp-型第1ベース層22に供給される。電子はn+型カソード層28、30、32からn+型フローティングエミッタ層24に供給される。すなわち、埋め込み型のゲート電極40、42、44にはそれぞれ正電圧が印加されている。よって、p-型第2ベース層26のうち、ゲート電極40、42、44の近傍の領域にはチャネル領域(例えば、チャネル領域72)が形成される。これにより、電子はn+型カソード層28、30、32からこれらのチャネル領域を通りn+型フローティングエミッタ層24に供給される。これらの電子とこれらの正孔によりサイリスタはターンオン動作を続けることができる。
【0067】
次に、ターンオフ動作について説明する。埋め込み型のゲート電極40、42、44の電位が0Vまたは負電位にされると、ゲート電極40、42、44近傍のp-型第2ベース層26のチャネル領域が消滅する。これにより、n+型カソード層28、30、32からn+型フローティングエミッタ層24への電子の供給が止まる。一方、p+型アノード層14からp-型第1ベース層22に供給された正孔は、p-型第1ベース層22を流れカソード電極56に吸収される。以上により、サイリスタがターンオフする。
【0068】
{製造方法の説明}
図9に示す第3実施形態の半導体装置10の製造方法は、第1実施形態の半導体装置10の製造方法の図2及び図3で示す工程後、図10で示す工程に移る。
【0069】
図10に示すように、フォトリソグラフィ技術とエッチング技術とにより、n+型カソード層28、p-型第2ベース層26を貫通し、n+型フローティングエミッタ層24に到達するトレンチ34及びn+型カソード層30、p-型第2ベース層26を貫通し、n+型フローティングエミッタ層24に到達するトレンチ36を形成する。トレンチ34、36の深さは第1実施形態のトレンチ34、36の深さと同じである。次に、フォトリソグラフィ技術とエッチング技術とにより、n+型カソード層32、p-型第2ベース層26、n+型フローティングエミッタ層24、p-型第1ベース層22を貫通し、n-型ベース層18に到達するトレンチ38を形成する。トレンチ38の深さは5μmである。なお、トレンチ38を先に形成し、トレンチ34、36を後に形成してもよい。
【0070】
図11に示すように、熱酸化によりトレンチの側面、底面にシリコン酸化膜46、48、50を形成する。シリコン酸化膜46、48、50の厚みは第1実施形態と同じである。次に、CVDにより多結晶シリコン膜をトレンチ34、36、38に埋め込む。そして、この多結晶シリコン膜をエッチング技術により削り、トレンチ34、36、38に埋め込み型のゲート電極40、42、44を形成する。多結晶シリコン膜の厚みは第1実施形態と同じである。
【0071】
図12に示すように、n-型ベース層18を覆うように、シリコン酸化膜58をCVDにより形成する。シリコン酸化膜58の厚みは第1実施形態と同じである。フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜58をパターンニングする。これにより、n-型ベース層18の表面上、n+型フローティングエミッタ層24の表面上、ゲート電極40、42、44の表面上にシリコン酸化膜58を残す。
【0072】
図9に示すように、第1実施形態と同じ方法を用いて、p-型第1ベース層22表面上、p-型第2ベース層26の表面上、n+型カソード層28、30、32表面上にカソード電極56を形成する。そして、p+型アノード層14の表面上にアノード電極20を形成する。以上により、半導体装置10が完成する。
【0073】
{効果の説明}
図9に示す第3実施形態の半導体装置10は、図1に示す第1実施形態の半導体装置10の(効果1)、(効果2)、(効果4)と同様の効果を生じる。これらの他、以下の効果を生じる。
【0074】
(効果1)
図9に示す半導体装置10において、IGBTの構成要素となるゲート電極44は、n+型カソード層32、p-型第2ベース層26、n+型フローティングエミッタ層24、p-型第1ベース層22、n-型ベース層18を含む層に埋め込まれている。この構造だとチャネル領域70、72は縦方向となる。よって、チャネル領域が横方向に形成される構造に比べて、半導体装置の面積を小さくすることが可能となる。
【0075】
[第4実施形態]
{構造の説明}
図13は本発明に係る半導体装置の第4実施形態の断面図である。図9に示す第3実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第3実施形態との違いはトレンチ34、36の深さである。第4実施形態のトレンチ34、36の深さの値は、第3実施形態のトレンチ34、36の深さの値より大きい。すなわち、トレンチ34はn+型カソード層28、p-型第2ベース層26、n+型フローティングエミッタ層24を貫通し、p-型第1ベース層22に到達している。トレンチ36はn+型カソード層30、p-型第2ベース層26、n+型フローティングエミッタ層24を貫通し、p-型第1ベース層22に到達している。ゲート電極40、42はp-型第1ベース層22に到達している。
【0076】
{動作の説明}
図13に示す半導体装置10の動作は、図9に示す第3実施形態の半導体装置10の動作と同様である。
【0077】
{製造方法の説明}
図13に示す半導体装置10の製造方法が第3実施形態の半導体装置10の製造方法と相違する点は、図10に示す工程において、トレンチ34、36をp-型第1ベース層22に到達するように形成する点である。これ以外の点については同じである。
【0078】
{効果の説明}
図13に示す半導体装置10は、第3実施形態の半導体装置10と同様の効果を生じる。また、図13に示す半導体装置10は、第2実施形態の半導体装置10の(効果1)と同様の効果を生じる。
【0079】
[第5実施形態]
{構造の説明}
図14は本発明に係る半導体装置の第5実施形態の断面図である。図9に示す第3実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第3実施形態との違いは、トレンチ38に接するn+型カソード層32表面に、p+型ドレイン層80を形成したことである。これにより、ゲート電極44、p+型ドレイン層80、n+型カソード層32およびp-型第2ベース層26により、pMOS電界効果トランジスタが構成される。
【0080】
{動作の説明}
図14に示す半導体装置10のターンオン動作は、図9に示す第3実施形態の半導体装置10のターンオン動作と同様である。図14に示す半導体装置10のターンオフ動作は、上記pMOS電界効果トランジスタがあるため、図9に示す第3実施形態の半導体装置10のターンオフ動作と相違する点がある。これを図15を用いて説明する。図15は、第5実施形態の断面図である。
【0081】
図15に示すように、半導体装置10のターンオフ動作時、図9に示す第3実施形態の半導体装置10と同様に、正孔は、p-型第1ベース層22を流れ、p-型第1ベース層22とカソード電極56との接続部82をとおり、カソード電極56に吸収される。
【0082】
図15に示す半導体装置10では、このほか、上記pMOS電界効果トランジスタを介してカソード電極56に吸収される。すなわち、埋め込み型のゲート電極44の電位が0Vまたは負電位にされると、n+型カソード層32およびn+型フローティングエミッタ層24にチャネルが形成される。これにより、上記pMOS電界効果トランジスタがONするので、ゲート電極44付近に溜まっている正孔は、n+型フローティングエミッタ層24に形成されたチャネル、p-型第2ベース層26、n+型カソード層32に形成されたチャネルおよびp+型ドレイン層80を介してカソード電極56に吸収されるのである。
【0083】
{製造方法の説明}
図14に示す半導体装置10の製造方法が図9に示す第3実施形態の半導体装置10の製造方法と相違する点は、n+型カソード層32形成後、トレンチ38に接するn+型カソード層32表面に、p+型ドレイン層80を形成することである。これ以外の点については同じである。
【0084】
{効果の説明}
図14に示す半導体装置10は、図9に示す第3実施形態の半導体装置10と同様の効果を生じる。この他、以下の効果を生じる。
【0085】
(効果1)
図14に示す半導体装置10は、pMOS電界効果トランジスタ(pMOS電界効果トランジスタは、ゲート電極44、p+型ドレイン層80、n+型カソード層32およびp-型第2ベース層26により構成される)を備える。pMOS電界効果トランジスタは、サイリスタがターンオフのとき、オンとなる。このため、サイリスタのターンオフ時、ゲート電極44付近に溜まっている正孔は、pMOS電界効果トランジスタを介してサイリスタ外に確実に排出される。よって、サイリスタのターンオフ特性を向上させることが可能となる。
【0086】
すなわち、図14に示す半導体装置10においても、ターンオン電圧を低下させるために、サイリスタの面積を大きくすると、サイリスタ内部に蓄えられる正孔の量が多くなる。このため、すべての正孔を、p-型第1ベース層22から直接にカソード電極56に流す構造では、p-型第1ベース層22とカソード電極56との接続部82から離れた位置に溜まっている正孔(例えば、ゲート電極44付近にある正孔)がサイリスタ外部に排出されるのに時間がかかったり、排出されなかったりする可能性がある。これがターンオフ特性の劣化につながるのである。
【0087】
図14に示す半導体装置10では、サイリスタのターンオフ時、ゲート電極44付近に溜まっている正孔は、pMOS電界効果トランジスタを介してサイリスタ外に確実に排出される。よって、サイリスタのターンオフ特性を向上させることが可能となるのである。
【0088】
(効果2)
図14に示す半導体装置10において、pMOS電界効果トランジスタのゲート電極44、IGBTのゲート電極44は、同じトレンチ(トレンチ38)に埋め込まれている。よって、pMOS電界効果トランジスタのゲート電極と、IGBTのゲート電極とが、それぞれ異なるトレンチに埋め込まれている場合に比べて、半導体装置の集積度を向上させることができる。
【0089】
[第6実施形態]
{構造の説明}
図16は本発明に係る半導体装置の第6実施形態の断面図である。図14に示す第5実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第5実施形態との違いは、p+型ドレイン層80のかわりに、p+型ドレイン層84を設けたことである。
【0090】
{動作の説明}
図16に示す半導体装置10のターンオン動作は、図14に示す第5実施形態の半導体装置10のターンオン動作と同様である。図16に示す半導体装置10のターンオフ動作は、図14に示す第5実施形態の半導体装置10のターンオフ動作と相違する点がある。
【0091】
すなわち、図16に示す半導体装置10のターンオフ動作時、正孔は、p-型第1ベース層22を流れ、接続部82をとおり、カソード電極56に吸収されるほか、n-型ベース層18に形成されたp+型ドレイン層84を介してカソード電極56に吸収される。なお、ターンオフ動作時、p+型ドレイン層84の電位は、0Vまたは負電圧である。
【0092】
{製造方法の説明}
図16に示す半導体装置10の製造方法は、図9に示す第3実施形態の半導体装置10の製造方法とほぼ同様である。相違するのは、トレンチ38とトレンチ86との間に、p+型ドレイン層84を形成する工程が追加される点である。p+型ドレイン層84は、例えば、ボロンのような不純物をイオン注入し、熱処理を加えることにより形成することができる。
【0093】
{効果の説明}
図16に示す半導体装置10は、図9に示す第3実施形態の半導体装置10と同様の効果を生じる。この他、以下の効果を生じる。
【0094】
(効果1)
図16に示す半導体装置10において、p+型ドレイン層84は、n-型ベース層18に到達している。よって、サイリスタ中に溜まっているキャリアをよりスムーズに、サイリスタ外に排出させることが可能となる。この結果、サイリスタのターンオフ特性を向上させることが可能となる。
【0095】
(効果2)
図16に示す半導体装置10において、p+型ドレイン層84を、狭い平面積で、かつ深くすることができる。すなわち、p+型ドレイン層84は、拡散深さが大きい。通常、深い拡散層を形成すると、横方向への広がりも大きくり、拡散層の平面積が大きくなる。p+型ドレイン層84は、トレンチ38と、その隣りに位置するトレンチ86との間に形成するので、p+型ドレイン層84の平面積が広がるのを防ぐことができるのである。
【0096】
[第7実施形態]
{構造の説明}
図17は本発明に係る半導体装置の第7実施形態の断面図である。図14に示す第5実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第5実施形態との違いは、まず、トレンチ間に位置するn+型カソード層がつながっていることである。すなわち、n+型カソード層88は、トレンチ34の側面からトレンチ36の側面にわたって形成されている。n+型カソード層90は、トレンチ36の側面からトレンチ98の側面にわたって形成されている。n+型カソード層92は、トレンチ98の側面からトレンチ38の側面にわたって形成されている。
【0097】
また、トレンチ38に接するn+型カソード層92表面に、p+型ドレイン層96が形成されている。これにより、ゲート電極44、p+型ドレイン層96、n+型カソード層92およびp-型第2ベース層26により、pMOS電界効果トランジスタが構成される。
【0098】
また、n+型カソード層88、90、92下には、それぞれ、p-型第2ベース層26が位置している。これらのp-型第2ベース層26は、フローティングでもよいし、半導体装置10の奥行き方向で、カソード電極56と接続してもよい。
【0099】
また、トレンチ38とトレンチ36との間にトレンチ98が形成されている。トレンチ98は、n+型フローティングエミッタ層24に到達している。トレンチ98には、シリコン酸化膜を介して、ゲート電極94が埋め込まれている。ゲート電極94の機能は、ゲート電極40、42の機能と同じである。
【0100】
{動作の説明}
図17に示す半導体装置10の動作は、図14に示す第5実施形態の半導体装置10の動作と同様である。
【0101】
{製造方法の説明}
図17に示す半導体装置10の製造方法が、これまでにおける実施形態の半導体装置10の製造方法と相違するのは、n+型カソード層の形成工程である。すなわち、これまでの実施形態では、例えば、図3に示すように、n+型カソード層28、30、32に分離するように、n+型カソード層が形成される。これに対して、図17に示す半導体装置10の製造方法では、n+型カソード層形成の際、n+型カソード層は分離されていない。
【0102】
{効果の説明}
図17に示す半導体装置10は、図14に示す第5実施形態の半導体装置10と同様の効果を生じる。この他、以下の効果を生じる。
【0103】
図17に示す半導体装置10の製造方法では、n+型カソード層形成の際、n+型カソード層は分離されていない。このため、n+型カソード層を分離して形成する場合に比べて、n+型カソード層を微細化することができる。これにより、半導体装置の高集積化が可能となる。
【0104】
[第8実施形態]
{構造の説明}
図18は、本発明に係る半導体装置の第8実施形態の断面図である。第8実施形態は、p+型ドレイン層128を含むpMOS電界効果トランジスタを備えている。このpMOS電界効果トランジスタの役割は、第5〜第7実施形態で説明したpMOS電界効果トランジスタの役割と同様である。以下、第8実施形態の構造について説明する。
【0105】
半導体装置100は、シリコン基板102、表面型のゲート電極124、126およびp+型ドレイン層128を有する。
【0106】
シリコン基板102は、p+型アノード層104、n+型バッファ層106、n-型ベース層108が積層された構造である。シリコン基板102のp+型アノード層104側には、金属製のアノード電極110が形成されている。
【0107】
n-型ベース層108の表面から内部に向けて、p-型第1ベース層112が形成されている。p-型第1ベース層112の表面から内部に向けて、n-型フローティングエミッタ層114が形成されている。n-型フローティングエミッタ層114の表面から内部に向けて、p-型第2ベース層116が形成されている。p-型第2ベース層116の表面から内部に向けて、n+型カソード層118、120が互いに間隔を設けて形成されている。
【0108】
絶縁層で覆われたゲート電極124は、n-型ベース層108の表面上、p-型第1ベース層112表面上、n-型フローティングエミッタ層114の表面上、p-型第2ベース層116の表面上及びn+型カソード層118表面上にわたって形成されている。また、絶縁層で覆われたゲート電極126は、n-型ベース層108の表面上、p-型第1ベース層112表面上、n-型フローティングエミッタ層114の表面上、p-型第2ベース層116の表面上及びn+型カソード層120表面上にわたって形成されている。さらに、カソード電極122は、ゲート電極124とゲート電極126との間であって、かつn+型カソード層118表面上、p-型第2ベース層116の表面上及びn+型カソード層120表面上に形成されている。
【0109】
p+型ドレイン層128は、n-型ベース層108に形成されている。p+型ドレイン層128は、p-型第1ベース層112と間を隔てて形成されている。p+型ドレイン層128とp-型第1ベース層112との間にあるn-型ベース層108上には、ゲート電極126が位置している。ゲート電極126、p+型ドレイン層128、n-型ベース層108およびp-型第1ベース層112により、pMOS電界効果トランジスタが構成される。
【0110】
n-型フローティングエミッタ層114、p-型第1ベース層112、n-型ベース層108、n+型バッファ層106、p+型アノード層104によりサイリスタが構成されている。
【0111】
{動作の説明}
次に、半導体装置100の動作について説明する。半導体装置100は、ターンオフ動作に特徴があるので、ターンオフ動作についてだけ説明する。ゲート電極124、126に負電圧又は0Vが印加されると、ゲート電極124、126下のp-型第1ベース層112、p-型第2ベース層116に形成されていたチャネル領域が消滅する。これにより、n+型カソード層118、120からn-型フローティングエミッタ層114への電子の供給が止まる。一方、サイリスタ中の正孔は、p-型第1ベース層112が半導体装置100の奥行き方向で、カソード電極122と接続されているので、p-型第1ベース層112を流れ、カソード電極122に吸収される。また、サイリスタ中の正孔は、上記pMOS電界効果トランジスタがオンするので、n-型ベース層108に形成されたチャネル、p+型ドレイン層128を介してサイリスタの外部に排出される。
【0112】
{効果の説明}
図18に示す半導体装置100では、サイリスタのターンオフ時、ゲート電極126付近に溜まっている正孔は、pMOS電界効果トランジスタを介してサイリスタ外に確実に排出される。よって、サイリスタのターンオフ特性を向上させることが可能となる。
【0113】
[変形例]
第1〜第7実施形態では、埋め込み型のゲート電極の数が複数である。しかしながら、本発明はこれに限定されるものではなく、埋め込み型のゲート電極の数が一つでもよい。但し、埋め込み型のゲート電極の数を複数にすれば、チャネルの面積が大きくなるので、サイリスタのターンオン電圧をさらに下げることが可能となる。
【0114】
また、第1〜第7実施形態では、トレンチを形成し、このトレンチに導電層を埋め込むことによりにより埋め込み型のゲート電極を形成している。しかしながら、本発明はこれに限定されるものではい。例えば、以下の方法により埋め込み型のゲート電極を形成してもよい。シリコン基板上に絶縁膜を介して導電層を形成する。この導電層をパターンニングし、埋め込み型のゲート電極となるゲート電極を形成する。固層エピタキシャル成長により、ゲート電極の周囲に単結晶層を形成するのである。
【0115】
第1〜第7実施形態では、p-型第1のベース層22、n+型カソード層32(92)をIGBTの構成要素としている。しかしながら、本発明はこれに限定されるものではい。p-型第1のベース層22、n+型カソード層32(92)とは別にp-型の導電層、n+型の導電層を設けて、これらをIGBTの構成要素としてもよい。このような構造でも本発明の効果を得ることができる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の第1実施形態の断面図である。
【図2】本発明に係る半導体装置の第1実施形態の製造方法の第1工程を示す基板の断面図である。
【図3】本発明に係る半導体装置の第1実施形態の製造方法の第2工程を示す基板の断面図である。
【図4】本発明に係る半導体装置の第1実施形態の製造方法の第3工程を示す基板の断面図である。
【図5】本発明に係る半導体装置の第1実施形態の製造方法の第4工程を示す基板の断面図である。
【図6】本発明に係る半導体装置の第1実施形態の製造方法の第5工程を示す基板の断面図である。
【図7】本発明に係る半導体装置の第1実施形態の製造方法の第6工程を示す基板の断面図である。
【図8】本発明に係る半導体装置の第2実施形態の断面図である。
【図9】本発明に係る半導体装置の第3実施形態の断面図である。
【図10】本発明に係る半導体装置の第3実施形態の製造方法の第1工程を示す基板の断面図である。
【図11】本発明に係る半導体装置の第3実施形態の製造方法の第2工程を示す基板の断面図である。
【図12】本発明に係る半導体装置の第3実施形態の製造方法の第3工程を示す基板の断面図である。
【図13】本発明に係る半導体装置の第4実施形態の断面図である。
【図14】本発明に係る半導体装置の第5実施形態の断面図である。
【図15】本発明に係る半導体装置の第5実施形態の動作を説明するために用いる図である。
【図16】本発明に係る半導体装置の第6実施形態の断面図である。
【図17】本発明に係る半導体装置の第7実施形態の断面図である。
【図18】本発明に係る半導体装置の第8実施形態の断面図である。
【図19】特開平5−82775号公報に開示されたサイリスタを有する半導体装置の断面図である。
【符号の説明】
10 半導体装置
14 p+型アノード層
16 n+型バッファ層
18 n-型ベース層
20 アノード電極
22 p-型第1ベース層
24 n+型フローティングエミッタ層
26 p-型第2ベース層
28、30、32 n+型カソード層
34、36、38 トレンチ
40、42、44 ゲート電極
46、48、50 シリコン酸化膜
52 ゲート電極
54 ゲート酸化膜
56 カソード電極
58 シリコン酸化膜
60、62 チャネル領域
64 アキミュレーション領域
66 チャネル領域
68 アキミュレーション領域
70、72 チャネル領域
74 アキミュレーション領域
80 p+型ドレイン層
82 接続部
84 p+型ドレイン層
86 トレンチ
88、90、92 n+型カソード層
94 ゲート電極
96 p+型ドレイン層
98 トレンチ
100 半導体装置
104 p+型アノード層
108 n-型ベース層
112 p-型第1ベース層
114 n-型フローティングエミッタ層
116 p-型第2ベース層
118、120 n+型カソード層
124、126 ゲート電極
128 p+型ドレイン層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a thyristor in which an element for passing a trigger current of the thyristor is, for example, an IGBT, and a manufacturing method thereof.
[0002]
[Background]
FIG. 19 is a cross-sectional view of a semiconductor device having a thyristor disclosed in Japanese Patent Laid-Open No. 5-82775. This semiconductor device is used, for example, to control a large current under a high breakdown voltage. The
[0003]
n - A p-type
[0004]
The
[0005]
n-type
[0006]
Next, the operation of the thyristor of the
[0007]
n - Holes reaching the p-type
[0008]
Next, the turn-off operation will be described. When a negative voltage or 0 V is applied to the
[0009]
[Problems to be solved by the invention]
The thyristor is required to reduce the turn-on voltage in order to reduce power consumption. Increasing the area of the thyristor can meet this requirement.
[0010]
However, if the area of the thyristor is increased, the amount of carriers stored in the thyristor is increased, which adversely affects the turn-off performance of the thyristor (short turn-off time and reliable turn-off). In other words, if it takes time to turn off, high-speed switching of the thyristor is hindered. Failure to turn off reliably will lead to destruction of the thyristor.
[0011]
In the
[0012]
In the
[0013]
An object of the present invention is to provide a semiconductor device capable of improving the turn-off performance of a thyristor and a manufacturing method thereof.
[0014]
Another object of the present invention is to provide a semiconductor device capable of improving the turn-off performance of a thyristor and reducing the turn-on voltage, and a method for manufacturing the same.
[0015]
[Means for Solving the Problems]
(1) A semiconductor device according to the present invention is a semiconductor device having a thyristor, and includes first and second field effect transistors, and the thyristor includes a first conductive type first semiconductor layer and a second conductive type base. A first conductivity type first base layer and a second conductivity type floating emitter layer, the first field effect transistor comprising: a second conductivity type second semiconductor layer; a first conductivity type second base layer; The first conductivity type first base layer and the first conductivity type second base layer include a second conductivity type floating emitter layer and a buried first gate electrode. The second conductivity type floating emitter layer and the second conductivity type second semiconductor layer are separated from each other by the first conductivity type second base layer, and the second field effect transistor is Conductive type Low computing emitter layer, first base layer of a first conductivity type, comprises a base layer and a second gate electrode of the second conductivity type, elements having a second field effect transistor flows a trigger current to operate the thyristor.
[0016]
Since the semiconductor device according to the present invention includes the field effect transistor including the embedded first gate electrode, the turn-on voltage of the thyristor can be reduced. That is, the channel region is formed in the second base layer of the first conductivity type by the field effect transistor. The current of the thyristor flows between the second conductivity type second semiconductor layer (for example, the cathode layer), the channel region, and the second conductivity type floating emitter layer. The first gate electrode is a buried type. For this reason, since the said path | route can be shortened, the turn-on voltage of a thyristor can be lowered | hung. Note that when a plurality of first gate electrodes are provided, the area of the channel region can be increased. This is a factor that can reduce the turn-on voltage of the thyristor.
[0017]
In the semiconductor device according to the present invention, since the first gate electrode is a buried type, the first gate electrode can be positioned on the body portion (a portion other than the end portion) of the second conductivity type floating emitter layer. Therefore, the potential of the second conductivity type floating emitter layer can be brought close to the potential of the first gate electrode. Therefore, when the thyristor is turned off, it is possible to prevent a reverse high voltage from being applied to the junction between the second conductivity type floating emitter layer and the first conductivity type second base layer.
Therefore, since the possibility that this junction breaks down can be reduced, the thyristor can be turned off more reliably.
[0018]
As an element including the second field effect transistor, for example, an IGBT having a planar gate structure, an IGBT having a trench gate structure, or an IEGT (Injection)
Enhanced insulated Gate bipolar
Transistor, MCT (MOS Controlled)
Transistor, MOS gate thyristor,
CSTBT (Carrier Stored Trench-Gate
bipolar transistor), EST (emitter)
Switched Transistor) and the like. The second field effect transistor that appears below also has this meaning.
[0019]
In the semiconductor device according to the present invention, the second gate electrode includes a second semiconductor layer of the second conductivity type, a second base layer of the first conductivity type, a floating emitter layer of the second conductivity type, and a first first of the first conductivity type. It is preferable that the base layer and the base layer of the second conductivity type are formed on the exposed surface via an insulating film. In this structure, the channel region during operation of the element including the second field effect transistor is formed in a plane, and can be manufactured separately from the channel region for thyristor operation. For this reason, the channel concentration for operating the element including the second field effect transistor (which determines the threshold voltage of the element) can be arbitrarily determined.
[0020]
In the semiconductor device according to the present invention, the second gate electrode includes a second semiconductor layer of the second conductivity type, a second base layer of the first conductivity type, a floating emitter layer of the second conductivity type, and a first first of the first conductivity type. It is preferably embedded in a layer including a base layer and a base layer of the second conductivity type. With this structure, the channel regions formed in the first conductive type first base layer and the first conductive type second base layer are in the vertical direction. Compared to a structure in which the channel region is formed in the lateral direction, the area of the semiconductor device can be reduced.
[0021]
In the semiconductor device according to the present invention, the first gate electrode is embedded in a layer including a second conductivity type second semiconductor layer, a first conductivity type second base layer, and a second conductivity type floating emitter layer. The one gate electrode preferably does not reach the first base layer of the first conductivity type. According to this structure, the junction area between the second conductivity type floating emitter layer and the first conductivity type first base layer can be formed in a wide range. This large area leads to a large area operating as a thyristor, and the thyristor operation occurs over a wide range, so that the on-voltage of the element can be lowered.
[0022]
In the semiconductor device according to the present invention, the first gate electrode includes the second conductive type second semiconductor layer, the first conductive type second base layer, the second conductive type floating emitter layer, and the first conductive type first. It is preferably embedded in a layer including a base layer. When the thyristor is turned on, an accumulation region is formed in the second conductivity type floating emitter layer in the vicinity of the first gate electrode. According to this structure, the area of the accumulation region can be increased compared to a structure in which the first gate electrode does not reach the first base layer of the first conductivity type. For this reason, the turn-on voltage of the thyristor can be lowered.
[0023]
The accumulation region is a region where carriers of the first conductivity type are accumulated in the semiconductor layer of the first conductivity type. For example, when the semiconductor layer is n-type, the accumulation region is n-type. When the semiconductor layer is p-type, the accumulation region is p-type.
[0024]
(2) A semiconductor device according to the present invention is a semiconductor device having a thyristor, and includes first, second, and third field effect transistors, and the thyristor includes a first semiconductor layer of a first conductivity type, a second conductor A first conductivity type first base layer and a second conductivity type floating emitter layer. The first field effect transistor includes a second conductivity type second semiconductor layer, a first conductivity type second emitter layer. A base layer, a second conductivity type floating emitter layer, and a first gate electrode, wherein the first conductivity type first base layer and the first conductivity type second base layer are formed by a second conductivity type floating emitter layer; The second conductivity type floating emitter layer and the second conductivity type second semiconductor layer are separated from each other by the first conductivity type second base layer, and the second field effect transistor is Conductive flow A device including a first emitter layer, a first conductivity type first base layer, a second conductivity type base layer, and a second gate electrode, and an element including the second field effect transistor applies a trigger current for operating the thyristor; The field effect transistor includes a third gate electrode and a third semiconductor layer of the first conductivity type. When the first and second field effect transistors are off, the third field effect transistor is on, and carriers in the thyristor are third. A semiconductor device having a thyristor that is discharged out of the thyristor through a field effect transistor.
[0025]
The semiconductor device according to the present invention includes a third field effect transistor. The third field effect transistor is turned on when the first and second field effect transistors are turned off. For this reason, when the thyristor is turned off, the carriers accumulated in the vicinity of the third field effect transistor are surely discharged out of the thyristor through the third field effect transistor. Therefore, the turn-off characteristics of the thyristor can be improved.
[0026]
The semiconductor device according to the present invention can be configured as follows. That is,
The first gate electrode is embedded in a trench formed in a layer including a second conductive type second semiconductor layer, a first conductive type second base layer, and a second conductive type floating emitter layer,
The second gate electrode includes a second conductivity type second semiconductor layer, a first conductivity type second base layer, a second conductivity type floating emitter layer, a first conductivity type first base layer, and a second conductivity type. Embedded in the trench formed in the layer including the base layer,
The third gate electrode is embedded in the same trench as the second gate electrode,
The third semiconductor layer of the first conductivity type is in the second semiconductor layer of the second conductivity type.
[0027]
In this configuration, the third gate electrode is embedded in the same trench as the second gate electrode. Therefore, the integration degree of the semiconductor device can be improved as compared with the case where the third gate electrode and the second gate electrode are embedded in different trenches.
[0028]
The semiconductor device according to the present invention can be configured as follows. That is, the first gate electrode is embedded in a trench formed in a layer including a second conductive type second semiconductor layer, a first conductive type second base layer, and a second conductive type floating emitter layer,
The second gate electrode includes a second conductivity type second semiconductor layer, a first conductivity type second base layer, a second conductivity type floating emitter layer, a first conductivity type first base layer, and a second conductivity type. Embedded in the trench formed in the layer including the base layer,
The third gate electrode is embedded in the same trench as the second gate electrode,
The third semiconductor layer of the first conductivity type is between the trench in which the third gate electrode is embedded and the trench located next to the trench.
The third semiconductor layer of the first conductivity type reaches the base layer of the second conductivity type.
[0029]
In this configuration, the first conductivity type third semiconductor layer reaches the second conductivity type base layer. Accordingly, the third field effect transistor can be positioned inside the semiconductor device as compared with the case where the first conductivity type third semiconductor layer is in the second conductivity type second semiconductor layer. The accumulated carrier can be discharged out of the thyristor more smoothly. As a result, the turn-off characteristics of the thyristor can be improved.
It becomes possible.
[0030]
Further, since the third semiconductor layer of the first conductivity type is located between the trench in which the third gate electrode is embedded and the trench located adjacent thereto, the plane area of the third semiconductor layer of the first conductivity type Can be prevented from spreading. That is, in order for the third field effect transistor to operate, the third semiconductor layer of the first conductivity type must have a relatively high concentration. Therefore, when the first conductive type third semiconductor layer reaches the second conductive type base layer at a relatively deep position, the amount of the first conductive type third semiconductor layer diffused in the lateral direction is large. Therefore, the plane area of the first conductivity type third semiconductor layer is increased. This hinders high integration of semiconductor devices. In this configuration, since the first conductive type third semiconductor layer is sandwiched between the trenches, it is possible to prevent an increase in the plane area of the first conductive type third semiconductor layer.
[0031]
(3) A method of manufacturing a semiconductor device according to the present invention includes a first conductivity type base layer of a semiconductor substrate including a first conductivity type first semiconductor layer and a second conductivity type base layer. Introducing impurities to form a first conductivity type first base layer, and introducing a second conductivity type impurity into the first conductivity type first base layer to form a second conductivity type floating emitter layer Forming a first conductivity type second base layer by introducing a first conductivity type impurity into the second conductivity type floating emitter layer; and forming the first conductivity type second base layer into the second conductivity type floating emitter layer. , Introducing a second conductivity type impurity to form a second conductivity type second semiconductor layer; a second conductivity type second semiconductor layer; a first conductivity type second base layer; a second conductivity type Forming a first gate electrode embedded in a layer including the floating emitter layer of The exposed surface of the second conductive type semiconductor layer, the first conductive type second base layer, the second conductive type floating emitter layer, the first conductive type first base layer, and the second conductive type base layer. And a step of forming a second gate electrode through an insulating film thereon.
[0032]
The method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a structure in which the second gate electrode is formed on the surface of the semiconductor substrate via an insulating film. Examples of techniques for introducing impurities include ion implantation and impurity diffusion.
[0033]
The method for manufacturing a semiconductor device according to the present invention introduces a first conductivity type impurity into a second conductivity type base layer of a semiconductor substrate including a first conductivity type first semiconductor layer and a second conductivity type base layer. Forming a first conductivity type first base layer, and introducing a second conductivity type impurity into the first conductivity type first base layer to form a second conductivity type floating emitter layer. A step of introducing a first conductivity type impurity into the second conductivity type floating emitter layer to form a first conductivity type second base layer; a second conductivity type second base layer; A step of forming a second conductive type second semiconductor layer by introducing a conductive type impurity; a second conductive type second semiconductor layer; a first conductive type second base layer; and a second conductive type floating emitter. Forming a first gate electrode embedded in a layer including a layer, and a second conductivity type A second semiconductor layer, a second conductivity type second base layer, a second conductivity type floating emitter layer, a first conductivity type first base layer, and a second layer embedded in a layer including a second conductivity type base layer; Forming a gate electrode.
[0034]
The method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a structure in which the second gate electrode is buried. Note that the first gate electrode and the second gate electrode may be formed at the same time, the first gate electrode may be formed first, or the second gate electrode may be formed first. Examples of techniques for introducing impurities include ion implantation and impurity diffusion.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
{Description of structure}
FIG. 1 is a cross-sectional view of a first embodiment of a semiconductor device according to the present invention. The
[0036]
n - P from the surface of the
[0037]
n +
[0038]
n +
[0039]
n +
[0040]
The
[0041]
[0042]
n + Type floating
[0043]
{Description of operation}
Next, the operation of the thyristor of the
[0044]
p - The holes flowing into the mold
[0045]
When the thyristor is turned on, the hole is p +
[0046]
Next, the turn-off operation will be described. When the potentials of the surface
[0047]
{Description of manufacturing method}
An example of a method for manufacturing the
[0048]
As shown in FIG. 3, n is implanted by ion implantation. - P from the surface of the
[0049]
As shown in FIG. 4, n is obtained by photolithography technique and etching technique. +
[0050]
As shown in FIG. 5,
[0051]
As shown in FIG. - A silicon oxide film is formed by thermal oxidation so as to cover the
[0052]
As shown in FIG. - A
[0053]
As shown in FIG. 1, Al which becomes the
[0054]
{Description of effect}
(Effect 1)
Since the
[0055]
(Effect 2)
In the
[0056]
(Effect 3)
In the
[0057]
(Effect 4)
The
[0058]
[Second Embodiment]
{Description of structure}
FIG. 8 is a cross-sectional view of a second embodiment of a semiconductor device according to the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. The difference from the first embodiment is the depth of the
[0059]
{Description of operation}
The operation of the
[0060]
{Description of manufacturing method}
The manufacturing method of the
[0061]
{Description of effect}
The
[0062]
(Effect 1)
The
[0063]
[Third Embodiment]
{Description of structure}
FIG. 9 is a sectional view of a semiconductor device according to a third embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. The difference from the first embodiment is the depth of the
[0064]
{Description of operation}
The operation of the thyristor of the
[0065]
p - The holes flowing into the mold
[0066]
When the thyristor is turned on, the hole is p +
[0067]
Next, the turn-off operation will be described. When the potentials of the buried
[0068]
{Description of manufacturing method}
The manufacturing method of the
[0069]
As shown in FIG. 10, n is applied by photolithography and etching. +
[0070]
As shown in FIG. 11,
[0071]
As shown in FIG. - A
[0072]
As shown in FIG. 9, using the same method as in the first embodiment, p - On the surface of the mold
[0073]
{Description of effect}
The
[0074]
(Effect 1)
In the
[0075]
[Fourth Embodiment]
{Description of structure}
FIG. 13 is a cross-sectional view of a fourth embodiment of a semiconductor device according to the present invention. The same parts as those of the third embodiment shown in FIG. The difference from the third embodiment is the depth of the
[0076]
{Description of operation}
The operation of the
[0077]
{Description of manufacturing method}
The manufacturing method of the
[0078]
{Description of effect}
The
[0079]
[Fifth Embodiment]
{Description of structure}
FIG. 14 is a sectional view of a fifth embodiment of a semiconductor device according to the present invention. The same parts as those of the third embodiment shown in FIG. The difference from the third embodiment is that n is in contact with the
[0080]
{Description of operation}
The turn-on operation of the
[0081]
As shown in FIG. 15, during the turn-off operation of the
[0082]
In addition, the
[0083]
{Description of manufacturing method}
The manufacturing method of the
[0084]
{Description of effect}
The
[0085]
(Effect 1)
14 includes a pMOS field effect transistor (a pMOS field effect transistor includes a
[0086]
That is, also in the
[0087]
In the
[0088]
(Effect 2)
In the
[0089]
[Sixth Embodiment]
{Description of structure}
FIG. 16 is a sectional view of a sixth embodiment of a semiconductor device according to the present invention. The same parts as those of the fifth embodiment shown in FIG. The difference from the fifth embodiment is p + Instead of the
[0090]
{Description of operation}
The turn-on operation of the
[0091]
That is, during the turn-off operation of the
[0092]
{Description of manufacturing method}
The manufacturing method of the
[0093]
{Description of effect}
The
[0094]
(Effect 1)
In the
[0095]
(Effect 2)
In the
[0096]
[Seventh Embodiment]
{Description of structure}
FIG. 17 is a sectional view of a seventh embodiment of the semiconductor device according to the present invention. The same parts as those of the fifth embodiment shown in FIG. The difference from the fifth embodiment is first that n located between the trenches. + The type cathode layer is connected. That is, n + The
[0097]
In addition, n in contact with the trench 38 + P on the surface of the cathode layer 92 + A
[0098]
N + The p type cathode layers 88, 90, 92 are respectively under p. - The mold
[0099]
A
[0100]
{Description of operation}
The operation of the
[0101]
{Description of manufacturing method}
The manufacturing method of the
[0102]
{Description of effect}
The
[0103]
In the method for manufacturing the
[0104]
[Eighth Embodiment]
{Description of structure}
FIG. 18 is a sectional view of an eighth embodiment of a semiconductor device according to the present invention. The eighth embodiment is p + A pMOS field effect transistor including a
[0105]
The
[0106]
The
[0107]
n - From the surface of the
[0108]
The
[0109]
p + The
[0110]
n - Type floating
[0111]
{Description of operation}
Next, the operation of the
[0112]
{Description of effect}
In the
[0113]
[Modification]
In the first to seventh embodiments, the number of embedded gate electrodes is plural. However, the present invention is not limited to this, and the number of embedded gate electrodes may be one. However, if the number of buried gate electrodes is made plural, the channel area increases, so that the turn-on voltage of the thyristor can be further reduced.
[0114]
In the first to seventh embodiments, a buried gate electrode is formed by forming a trench and embedding a conductive layer in the trench. However, the present invention is not limited to this. For example, a buried gate electrode may be formed by the following method. A conductive layer is formed on the silicon substrate via an insulating film. The conductive layer is patterned to form a gate electrode that becomes a buried gate electrode. A single crystal layer is formed around the gate electrode by solid layer epitaxial growth.
[0115]
In the first to seventh embodiments, p - Mold
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a first embodiment of a semiconductor device according to the invention.
FIG. 2 is a cross-sectional view of a substrate showing a first step of the manufacturing method of the first embodiment of the semiconductor device according to the invention.
FIG. 3 is a cross-sectional view of a substrate showing a second step of the manufacturing method of the first embodiment of the semiconductor device according to the invention.
FIG. 4 is a cross-sectional view of a substrate showing a third step of the manufacturing method of the first embodiment of the semiconductor device according to the invention.
FIG. 5 is a cross-sectional view of a substrate showing a fourth step of the manufacturing method of the first embodiment of the semiconductor device according to the present invention.
FIG. 6 is a cross-sectional view of a substrate showing a fifth step of the manufacturing method of the first embodiment of the semiconductor device according to the invention.
FIG. 7 is a cross-sectional view of a substrate showing a sixth step of the manufacturing method of the first embodiment of the semiconductor device according to the invention.
FIG. 8 is a cross-sectional view of a second embodiment of a semiconductor device according to the present invention.
FIG. 9 is a cross-sectional view of a third embodiment of a semiconductor device according to the present invention.
FIG. 10 is a cross-sectional view of a substrate showing a first step of a manufacturing method of the third embodiment of the semiconductor device according to the invention.
FIG. 11 is a cross-sectional view of a substrate showing a second step of the manufacturing method of the third embodiment of the semiconductor device according to the invention.
FIG. 12 is a cross-sectional view of a substrate showing a third step of the method of manufacturing the semiconductor device according to the third embodiment of the present invention.
FIG. 13 is a cross-sectional view of a fourth embodiment of a semiconductor device according to the present invention.
FIG. 14 is a cross-sectional view of a fifth embodiment of a semiconductor device according to the present invention.
FIG. 15 is a diagram used for explaining the operation of the fifth embodiment of the semiconductor device according to the invention;
FIG. 16 is a cross-sectional view of a sixth embodiment of a semiconductor device according to the present invention.
FIG. 17 is a cross-sectional view of a seventh embodiment of a semiconductor device according to the present invention.
FIG. 18 is a cross-sectional view of an eighth embodiment of a semiconductor device according to the present invention.
FIG. 19 is a cross-sectional view of a semiconductor device having a thyristor disclosed in Japanese Patent Laid-Open No. 5-82775.
[Explanation of symbols]
10 Semiconductor devices
14 p + Type anode layer
16 n + Type buffer layer
18 n - Mold base layer
20 Anode electrode
22 p - Mold first base layer
24 n + Type floating emitter layer
26 p - Mold second base layer
28, 30, 32 n + Type cathode layer
34, 36, 38 trench
40, 42, 44 Gate electrode
46, 48, 50 Silicon oxide film
52 Gate electrode
54 Gate oxide film
56 Cathode electrode
58 Silicon oxide film
60, 62 channel region
64 Accumulation area
66 channel region
68 Accumulation area
70, 72 channel region
74 Accumulation area
80 p + Type drain layer
82 connections
84 p + Type drain layer
86 trench
88, 90, 92 n + Type cathode layer
94 Gate electrode
96p + Type drain layer
98 trench
100 Semiconductor device
104 p + Type anode layer
108 n - Mold base layer
112 p - Mold first base layer
114 n - Type floating emitter layer
116 p - Mold second base layer
118, 120 n + Type cathode layer
124, 126 Gate electrode
128 p + Type drain layer
Claims (11)
第1導電型の第1半導体層と、
前記第1導電型の第1半導体層の上方に積層された第2導電型のベース層と、
前記第2導電型のベース層中に形成され、前記第2導電型のベース層によって前記第1導電型の半導体層と分離された第1導電型の第1ベース層と、
前記第1導電型の第1ベース層中に形成され、前記第1導電型の第1ベース層によって前記第2導電型のベース層と分離された第2導電型のフローティングエミッタ層と、
前記第2導電型のフローティングエミッタ層中に形成され、前記第2導電型のフローティングエミッタ層によって前記第1導電型の第1ベース層と分離された第1導電型の第2ベース層と、
前記第1導電型の第2ベース層中に形成され、前記第1導電型の第2ベース層によって前記第2導電型のフローティングエミッタ層と分離された第2導電型の第2半導体層と、
少なくとも前記第2導電型の第2半導体層、前記第1導電型の第2ベース層及び前記第2導電型のフローティングエミッタ層に絶縁膜を介して接するように埋め込まれた埋め込み型の第1ゲート電極と、
前記第2導電型のベース層、前記第1導電型の第1ベース層、前記第2導電型のフローティングエミッタ層、前記第1導電型の第2ベース層及び前記第2導電型の第2半導体層と絶縁膜を介して接するように形成された第2ゲート電極と、を含み、
前記サイリスタは、前記第1導電型の第1半導体層、前記第2導電型のベース層、前記第1導電型の第1ベース層及び前記第2導電型のフローティングエミッタ層を含んでなり、
前記第2導電型のベース層、前記第1導電型の第1ベース層、前記第2導電型のフローティングエミッタ層及び前記第2ゲート電極を含んでなる電界効果トランジスタが前記サイリスタを動作させるトリガ電流を流す、サイリスタを有する半導体装置。A semiconductor device having a thyristor,
A first semiconductor layer of a first conductivity type;
A second conductivity type base layer stacked above the first conductivity type first semiconductor layer;
A first conductivity type first base layer formed in the second conductivity type base layer and separated from the first conductivity type semiconductor layer by the second conductivity type base layer;
A second conductivity type floating emitter layer formed in the first conductivity type first base layer and separated from the second conductivity type base layer by the first conductivity type first base layer;
A first conductivity type second base layer formed in the second conductivity type floating emitter layer and separated from the first conductivity type first base layer by the second conductivity type floating emitter layer;
A second conductive type second semiconductor layer formed in the first conductive type second base layer and separated from the second conductive type floating emitter layer by the first conductive type second base layer;
A buried type first gate buried so as to be in contact with at least the second conductivity type second semiconductor layer, the first conductivity type second base layer, and the second conductivity type floating emitter layer via an insulating film Electrodes,
The second conductivity type base layer, the first conductivity type first base layer, the second conductivity type floating emitter layer, the first conductivity type second base layer, and the second conductivity type second semiconductor. A second gate electrode formed so as to be in contact with the layer through an insulating film,
The thyristor, the first conductive type first semiconductor layer of, makes the second conductivity type base layer, comprising a floating emitter layer of the first base layer and the second conductivity type of said first conductivity type,
A trigger current for operating a thyristor by a field effect transistor including the second conductivity type base layer, the first conductivity type first base layer, the second conductivity type floating emitter layer, and the second gate electrode. A semiconductor device having a thyristor.
前記第2ゲート電極は、前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層、前記第1導電型の第1ベース層及び前記第2導電型のベース層が露出している表面上に絶縁膜を介して形成されている、サイリスタを有する半導体装置。In claim 1,
The second gate electrode includes a second semiconductor layer of the second conductivity type, a second base layer of the first conductivity type, a floating emitter layer of the second conductivity type, a first base layer of the first conductivity type, and A semiconductor device having a thyristor formed on an exposed surface of a base layer of the second conductivity type via an insulating film.
前記第2ゲート電極は、前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層、前記第1導電型の第1ベース層及び前記第2導電型のベース層を含む層に絶縁膜を介して接するように埋め込まれている、サイリスタを有する半導体装置。In claim 1,
The second gate electrode includes a second semiconductor layer of the second conductivity type, a second base layer of the first conductivity type, a floating emitter layer of the second conductivity type, a first base layer of the first conductivity type, and A semiconductor device having a thyristor embedded so as to be in contact with a layer including a base layer of the second conductivity type through an insulating film .
前記第1ゲート電極は、前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層を含む層に絶縁膜を介して接するように埋め込まれ、
前記第1ゲート電極は、前記第1導電型の第1ベース層には到達していない、サイリスタを有する半導体装置。In any one of Claims 1-3,
The first gate electrode is in contact with a layer including the second conductive type second semiconductor layer, the first conductive type second base layer, and the second conductive type floating emitter layer via an insulating film. Embedded,
The semiconductor device having a thyristor, wherein the first gate electrode does not reach the first base layer of the first conductivity type.
前記第1ゲート電極は、前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層及び前記第1導電型の第1ベース層を含む層に絶縁膜を介して接するように埋め込まれている、サイリスタを有する半導体装置。In any one of Claims 1-3,
The first gate electrode includes a second semiconductor layer of the second conductivity type, a second base layer of the first conductivity type, a floating emitter layer of the second conductivity type, and a first base layer of the first conductivity type. A semiconductor device having a thyristor embedded so as to be in contact with an included layer through an insulating film .
第1導電型の第1半導体層と、
前記第1導電型の第1半導体層の上方に積層された第2導電型のベース層と、
前記第2導電型のベース層中に形成され、前記第2導電型のベース層によって前記第1導電型の半導体層と分離された第1導電型の第1ベース層と、
前記第1導電型の第1ベース層中に形成され、前記第1導電型の第1ベース層によって前記第2導電型のベース層と分離された第2導電型のフローティングエミッタ層と、
前記第2導電型のフローティングエミッタ層中に形成され、前記第2導電型のフローティングエミッタ層によって前記第1導電型の第1ベース層と分離された第1導電型の第2ベース層と、
前記第1導電型の第2ベース層中に形成され、前記第1導電型の第2ベース層によって前記第2導電型のフローティングエミッタ層と分離された第2導電型の第2半導体層と、
前記第2導電型の第2半導体層中に形成され、前記第2導電型の第2半導体層によって前記第1導電型の第2ベース層と分離された第1導電型の第3半導体層と、
少なくとも前記第2導電型の第2半導体層、前記第1導電型の第2ベース層及び前記第2導電型のフローティングエミッタ層に絶縁膜を介して接するように埋め込まれた埋め込み型の第1ゲート電極と、
前記第2導電型のベース層、前記第1導電型の第1ベース層、前記第2導電型のフローティングエミッタ層、前記第1導電型の第2ベース層及び前記第2導電型の第2半導体層と絶縁膜を介して接するように形成された第2ゲート電極と、
前記第1導電型の第2ベース層、前記第2導電型の第2半導体層及び前記第1導電型の第3半導体層と絶縁膜を介して形成された第3ゲート電極と、を含み、
前記サイリスタは、前記第1導電型の第1半導体層、前記第2導電型のベース層、前記第1導電型の第1ベース層及び前記第2導電型のフローティングエミッタ層を含んでなり、
第1電界効果トランジスタは、前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層及び前記第1ゲート電極を含んでなり、
第2電界効果トランジスタは、前記第2導電型のフローティングエミッタ層、前記第1導電型の第1ベース層、前記第2導電型のベース層及び前記第2ゲート電極を含んでなり、
第3電界効果トランジスタは、前記第1導電型の第2ベース層、前記第2導電型の第2半導体層、前記第1導電型の第3半導体層及び前記第3ゲート電極を含んでなり、
前記第2電界効果トランジスタが前記サイリスタを動作させるトリガ電流を流し、
前記第1及び前記第2電界効果トランジスタのオフ時、前記第3電界効果トランジスタはオンとなり、前記サイリスタ中のキャリアが前記第3電界効果トランジスタを介して前記サイリスタ外に排出される、サイリスタを有する半導体装置。A semiconductor device having a thyristor,
A first semiconductor layer of a first conductivity type;
A second conductivity type base layer stacked above the first conductivity type first semiconductor layer;
A first conductivity type first base layer formed in the second conductivity type base layer and separated from the first conductivity type semiconductor layer by the second conductivity type base layer;
A second conductivity type floating emitter layer formed in the first conductivity type first base layer and separated from the second conductivity type base layer by the first conductivity type first base layer;
A first conductivity type second base layer formed in the second conductivity type floating emitter layer and separated from the first conductivity type first base layer by the second conductivity type floating emitter layer;
A second conductive type second semiconductor layer formed in the first conductive type second base layer and separated from the second conductive type floating emitter layer by the first conductive type second base layer;
A first conductive third semiconductor layer formed in the second conductive second semiconductor layer and separated from the first conductive second base layer by the second conductive second semiconductor layer; ,
A buried type first gate buried so as to be in contact with at least the second conductivity type second semiconductor layer, the first conductivity type second base layer, and the second conductivity type floating emitter layer via an insulating film Electrodes,
The second conductivity type base layer, the first conductivity type first base layer, the second conductivity type floating emitter layer, the first conductivity type second base layer, and the second conductivity type second semiconductor. A second gate electrode formed so as to be in contact with the layer through an insulating film;
A second base layer of the first conductivity type, a second semiconductor layer of the second conductivity type, and a third gate electrode formed through an insulating film and the third semiconductor layer of the first conductivity type;
The thyristor, the first conductive type first semiconductor layer of, makes the second conductivity type base layer, comprising a floating emitter layer of the first base layer and the second conductivity type of said first conductivity type,
The first field effect transistor, a second semiconductor layer of the second conductivity type, becomes the first conductivity type second base layer of, including the floating emitter layer and the first gate electrode of the second conductivity type,
The second field effect transistor, said second conductivity type floating emitter layer, first base layer of the first conductivity type, comprises a base layer and the second gate electrode of the second conductivity type,
The third field effect transistor includes the first conductive type second base layer, the second conductive type second semiconductor layer, the first conductive type third semiconductor layer, and the third gate electrode.
The second field effect transistor causes a trigger current to operate the thyristor;
When the first and second field effect transistors are turned off, the third field effect transistor is turned on, and carriers in the thyristor are discharged out of the thyristor through the third field effect transistor. Semiconductor device.
前記第1ゲート電極は、前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層を含む層に形成されたトレンチに埋め込まれ、
前記第2ゲート電極は、前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層、前記第1導電型の第1ベース層及び前記第2導電型のベース層を含む層に形成されたトレンチに埋め込まれ、
前記第3ゲート電極は、前記第2ゲート電極と同一のトレンチに埋め込まれている、サイリスタを有する半導体装置。In claim 6,
The first gate electrode is embedded in a trench formed in a layer including the second conductive type second semiconductor layer, the first conductive type second base layer, and the second conductive type floating emitter layer,
The second gate electrode includes a second semiconductor layer of the second conductivity type, a second base layer of the first conductivity type, a floating emitter layer of the second conductivity type, a first base layer of the first conductivity type, and Embedded in a trench formed in a layer including a base layer of the second conductivity type,
The semiconductor device having a thyristor, wherein the third gate electrode is embedded in the same trench as the second gate electrode.
第1導電型の第1半導体層と、 A first semiconductor layer of a first conductivity type;
前記第1導電型の第1半導体層の上方に積層された第2導電型のベース層と、 A second conductivity type base layer stacked above the first conductivity type first semiconductor layer;
前記第2導電型のベース層中に形成され、前記第2導電型のベース層によって前記第1導電型の半導体層と分離された第1導電型の第1ベース層と、 A first conductivity type first base layer formed in the second conductivity type base layer and separated from the first conductivity type semiconductor layer by the second conductivity type base layer;
前記第1導電型の第1ベース層中に形成され、前記第1導電型の第1ベース層によって前記第2導電型のベース層と分離された第2導電型のフローティングエミッタ層と、 A second conductivity type floating emitter layer formed in the first conductivity type first base layer and separated from the second conductivity type base layer by the first conductivity type first base layer;
前記第2導電型のフローティングエミッタ層中に形成され、前記第2導電型のフローティングエミッタ層によって前記第1導電型の第1ベース層と分離された第1導電型の第2ベース層と、 A first conductivity type second base layer formed in the second conductivity type floating emitter layer and separated from the first conductivity type first base layer by the second conductivity type floating emitter layer;
前記第1導電型の第2ベース層中に形成され、前記第1導電型の第2ベース層によって前記第2導電型のフローティングエミッタ層と分離された第2導電型の第2半導体層と、 A second conductive type second semiconductor layer formed in the first conductive type second base layer and separated from the second conductive type floating emitter layer by the first conductive type second base layer;
前記第2導電型のベース層中に形成され、前記第2導電型のベース層によって前記第1導電型の第1ベース層と分離された第1導電型の第3半導体層と、 A third semiconductor layer of a first conductivity type formed in the base layer of the second conductivity type and separated from the first base layer of the first conductivity type by the base layer of the second conductivity type;
少なくとも前記第2導電型の第2半導体層、前記第1導電型の第2ベース層及び前記第2導電型のフローティングエミッタ層に絶縁膜を介して接するように埋め込まれた埋め込み型の第1ゲート電極と、 A buried type first gate buried so as to be in contact with at least the second conductivity type second semiconductor layer, the first conductivity type second base layer, and the second conductivity type floating emitter layer via an insulating film Electrodes,
前記第2導電型のベース層、前記第1導電型の第1ベース層、前記第2導電型のフローティングエミッタ層、前記第1導電型の第2ベース層及び前記第2導電型の第2半導体層と絶縁膜を介して形成された第2ゲート電極と、 The second conductivity type base layer, the first conductivity type first base layer, the second conductivity type floating emitter layer, the first conductivity type second base layer, and the second conductivity type second semiconductor. A second gate electrode formed through the layer and the insulating film;
前記第1導電型の第1ベース層、前記第2導電型のベース層及び前記第1導電型の第3半導体層と絶縁膜を介して接するように形成された第3ゲート電極と、を含み、 A third gate electrode formed to be in contact with the first conductive type first base layer, the second conductive type base layer, and the first conductive type third semiconductor layer via an insulating film; ,
前記サイリスタは、前記第1導電型の第1半導体層、前記第2導電型のベース層、前記第1導電型の第1ベース層及び前記第2導電型のフローティングエミッタ層を含んでなり、 The thyristor includes a first semiconductor layer of the first conductivity type, a base layer of the second conductivity type, a first base layer of the first conductivity type, and a floating emitter layer of the second conductivity type.
第1電界効果トランジスタは、前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層及び前記第1ゲート電極を含んでなり、 The first field effect transistor includes the second conductive type second semiconductor layer, the first conductive type second base layer, the second conductive type floating emitter layer, and the first gate electrode.
第2電界効果トランジスタは、前記第2導電型のフローティングエミッタ層、前記第1導電型の第1ベース層、前記第2導電型のベース層及び前記第2ゲート電極を含んでなり、 The second field effect transistor includes the second conductivity type floating emitter layer, the first conductivity type first base layer, the second conductivity type base layer, and the second gate electrode.
第3電界効果トランジスタは、前記第1導電型の第1ベース層、前記第2導電型のベース層、前記第1導電型の第3半導体層及び前記第3ゲート電極を含んでなり、 A third field effect transistor including the first conductivity type first base layer, the second conductivity type base layer, the first conductivity type third semiconductor layer, and the third gate electrode;
前記第2電界効果トランジスタが前記サイリスタを動作させるトリガ電流を流し、 The second field effect transistor causes a trigger current to operate the thyristor;
前記第1及び前記第2電界効果トランジスタのオフ時、前記第3電界効果トランジスタはオンとなり、前記サイリスタ中のキャリアが前記第3電界効果トランジスタを介して前記サイリスタ外に排出される、サイリスタを有する半導体装置。 When the first and second field effect transistors are turned off, the third field effect transistor is turned on, and carriers in the thyristor are discharged out of the thyristor through the third field effect transistor. Semiconductor device.
前記第1ゲート電極は、前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層を含む層に形成されたトレンチに絶縁膜を介して接するように埋め込まれ、
前記第2ゲート電極は、前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層、前記第1導電型の第1ベース層及び前記第2導電型のベース層を含む層に形成されたトレンチに絶縁膜を介して接するように埋め込まれ、
前記第3ゲート電極は、前記第2ゲート電極と同一のトレンチに絶縁膜を介して接するように埋め込まれており、
前記第1導電型の第3半導体層は、前記第3ゲート電極が埋め込まれているトレンチと、その隣りに位置するトレンチとの間にあり、
前記第1導電型の第3半導体層は、前記第2導電型のベース層に到達している、サイリスタを有する半導体装置。In claim 8 ,
The first gate electrode has an insulating film in a trench formed in a layer including the second conductive type second semiconductor layer, the first conductive type second base layer, and the second conductive type floating emitter layer. Embedded to touch through ,
The second gate electrode includes a second semiconductor layer of the second conductivity type, a second base layer of the first conductivity type, a floating emitter layer of the second conductivity type, a first base layer of the first conductivity type, and Embedded so as to be in contact with a trench formed in a layer including the base layer of the second conductivity type via an insulating film ;
The third gate electrode is embedded to be in contact with the same trench as the second gate electrode through an insulating film ,
The third semiconductor layer of the first conductivity type is between a trench in which the third gate electrode is embedded and a trench located adjacent thereto,
The semiconductor device having a thyristor, wherein the third semiconductor layer of the first conductivity type reaches the base layer of the second conductivity type.
前記第1導電型の第1ベース層に、第2導電型の不純物を導入して第2導電型のフローティングエミッタ層を形成する工程と、
前記第2導電型のフローティングエミッタ層に、第1導電型の不純物を導入して第1導電型の第2ベース層を形成する工程と、
前記第1導電型の第2ベース層に、第2導電型の不純物を導入して第2導電型の第2半導体層を形成する工程と、
前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層を含む層に絶縁膜を介して接するように埋め込まれた第1ゲート電極を形成する工程と、
前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層、前記第1導電型の第1ベース層及び前記第2導電型のベース層が露出している表面上に絶縁膜を介して第2ゲート電極を形成する工程と、
を備えたサイリスタを有する半導体装置の製造方法。A first conductivity type first base is formed by introducing a first conductivity type impurity into the second conductivity type base layer of a semiconductor substrate including a first conductivity type first semiconductor layer and a second conductivity type base layer. Forming a layer;
Introducing a second conductivity type impurity into the first conductivity type first base layer to form a second conductivity type floating emitter layer;
Introducing a first conductivity type impurity into the second conductivity type floating emitter layer to form a first conductivity type second base layer;
Introducing a second conductivity type impurity into the first conductivity type second base layer to form a second conductivity type second semiconductor layer;
A first gate electrode buried in contact with a layer including the second conductive type second semiconductor layer, the first conductive type second base layer, and the second conductive type floating emitter layer via an insulating film; Forming a step;
A second semiconductor layer of the second conductivity type; a second base layer of the first conductivity type; a floating emitter layer of the second conductivity type; a first base layer of the first conductivity type; and a base of the second conductivity type. Forming a second gate electrode on the surface from which the layer is exposed via an insulating film;
A method of manufacturing a semiconductor device having a thyristor comprising:
前記第1導電型の第1ベース層に、第2導電型の不純物を導入して第2導電型のフローティングエミッタ層を形成する工程と、
前記第2導電型のフローティングエミッタ層に、第1導電型の不純物を導入して第1導電型の第2ベース層を形成する工程と、
前記第1導電型の第2ベース層に、第2導電型の不純物を導入して第2導電型の第2半導体層を形成する工程と、
前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層を含む層に絶縁膜を介して接するように埋め込まれた第1ゲート電極を形成する工程と、
前記第2導電型の第2半導体層、前記第1導電型の第2ベース層、前記第2導電型のフローティングエミッタ層、前記第1導電型の第1ベース層及び前記第2導電型のベース層を含む層に絶縁膜を介して接するように埋め込まれた第2ゲート電極を形成する工程と、
を備えたサイリスタを有する半導体装置の製造方法。A first conductivity type first base is formed by introducing a first conductivity type impurity into the second conductivity type base layer of a semiconductor substrate including a first conductivity type first semiconductor layer and a second conductivity type base layer. Forming a layer;
Introducing a second conductivity type impurity into the first conductivity type first base layer to form a second conductivity type floating emitter layer;
Introducing a first conductivity type impurity into the second conductivity type floating emitter layer to form a first conductivity type second base layer;
Introducing a second conductivity type impurity into the first conductivity type second base layer to form a second conductivity type second semiconductor layer;
A first gate electrode buried in contact with a layer including the second conductive type second semiconductor layer, the first conductive type second base layer, and the second conductive type floating emitter layer via an insulating film; Forming a step;
A second semiconductor layer of the second conductivity type; a second base layer of the first conductivity type; a floating emitter layer of the second conductivity type; a first base layer of the first conductivity type; and a base of the second conductivity type. Forming a second gate electrode embedded so as to be in contact with a layer including the layer through an insulating film ;
A method of manufacturing a semiconductor device having a thyristor comprising:
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