JP2002343978A - Silicon carbide semiconductor device and method of manufacturing the same - Google Patents

Silicon carbide semiconductor device and method of manufacturing the same

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JP2002343978A
JP2002343978A JP2001146957A JP2001146957A JP2002343978A JP 2002343978 A JP2002343978 A JP 2002343978A JP 2001146957 A JP2001146957 A JP 2001146957A JP 2001146957 A JP2001146957 A JP 2001146957A JP 2002343978 A JP2002343978 A JP 2002343978A
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クマール ラジェシュ
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淳 小島
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株式会社デンソー
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Abstract

PROBLEM TO BE SOLVED: To reduce on-state resistance in a silicon carbide semiconductor device provided with a planar-type J-FET. SOLUTION: In a surface region of an n<-> type epitaxial layer 2, a p<+> type region 4a is formed at a specified distance away from a first gate region 3. On the surface of a channel layer 5, a p<+> type epitaxial layer 4b is formed, and a p<+> type contact region 4c is so extended as to connect the p<+> type epitaxial layer 4b and the p<+> type region 4a. The p<+> type contact region 4a, the p<+> type epitaxial layer 4b, and the p<+> type contact region 4c constitute a second gate region 4. Due to this structure, the channel layer 5 and a part of the n<-> type epitaxial layer 2 which is located between the first and second gate regions 3 and 4 serve for a channel, making the total distance L of the length of the channel layer 5 and that of the part of the n<-> type epitaxial layer 2 which is located between the first and second gate regions 3 and 4 nearly equal to a channel length of a conventional J-FET. Consequently, a J-FET resistance component can be eliminated, thus reducing the on-state resistance.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、炭化珪素(以下、
SiCという)半導体装置及びその製造方法に関するも
ので、特にJ−FETに適用して好適である。
The present invention relates to a silicon carbide (hereinafter referred to as "silicon carbide").
The present invention relates to a semiconductor device (referred to as SiC) and a method of manufacturing the same, and is particularly suitably applied to a J-FET.

【0002】[0002]

【従来の技術】図9に、パワー素子として用いられるS
iC半導体装置の一例としてプレーナ型のJ−FETの
断面構成を示す。図9に示されるように、nチャネル型
のJ−FETは、SiCからなるn+型基板J1の上に
-型エピ層J2を成長させた基板を用いて形成され
る。n-型エピ層J2の表層部にはp型の第1ゲート領
域J3が形成されている。そして、第1ベース領域J3
上を含み、n-型エピ層J2の上にチャネル層J4が形
成されている。そして、このチャネル層J4のうち第1
ベース領域J3よりも上層に位置する領域にn+型ソー
ス領域J5が形成されている。また、第1ゲート領域J
3のうちn+型ソース領域J5よりも突き出すように延
設された部分とオーバラップするように、チャネル層J
4の表面にはp型の第2ゲート領域J6が形成されてい
る。そして、第1、第2ゲート領域J3、J6と接する
ように第1、第2ゲート電極J7、J8が形成されてい
ると共に、n+型ソース領域J5と接するようにソース
電極J9が形成され、さらに、n+型基板J1と接する
ようにドレイン電極J10が形成されて図9に示すJ−
FETが構成されている。
2. Description of the Related Art FIG.
A cross-sectional configuration of a planar J-FET is shown as an example of an iC semiconductor device. As shown in FIG. 9, the n-channel type J-FET is formed using a substrate obtained by growing an n -type epi layer J2 on an n + -type substrate J1 made of SiC. A p-type first gate region J3 is formed in a surface portion of the n -type epi layer J2. Then, the first base region J3
Including the upper part, a channel layer J4 is formed on the n -type epi layer J2. The first of the channel layers J4
An n + type source region J5 is formed in a region located above the base region J3. Also, the first gate region J
3 so as to overlap with a portion extending so as to protrude beyond the n + type source region J5.
On the surface of No. 4, a p-type second gate region J6 is formed. Then, first and second gate electrodes J7 and J8 are formed so as to be in contact with the first and second gate regions J3 and J6, and a source electrode J9 is formed so as to be in contact with the n + type source region J5. Further, a drain electrode J10 is formed so as to be in contact with the n + type substrate J1, and the drain electrode J10 shown in FIG.
An FET is configured.

【0003】このような構成のJ−FETの場合、第
1、第2ゲート電極J7、J8の間におけるチャネル層
J4がチャネルとして設定され、第1、第2ゲート領域
J3、J6からチャネル層J4に向けて伸びる空乏層に
よってチャネル幅を制御し、チャネルを通じてソース−
ドレイン間に電流を流すことで動作するようになってい
る。
In the case of a J-FET having such a configuration, the channel layer J4 between the first and second gate electrodes J7 and J8 is set as a channel, and the channel layer J4 is connected to the first and second gate regions J3 and J6. The channel width is controlled by the depletion layer extending toward
It operates by passing a current between the drains.

【0004】[0004]

【発明が解決しようとする課題】上記構成のようなプレ
ーナ型のJ−FETの場合、トレンチ構造のJ−FET
と比べて高耐圧を得ることができ、また、製造プロセス
を容易にできるという利点がある。
In the case of a planar type J-FET having the above structure, a J-FET having a trench structure is used.
This has the advantage that a higher breakdown voltage can be obtained and the manufacturing process can be simplified.

【0005】しかしながら、プレーナ型のJ−FETの
場合、トレンチ構造のJ−FETと比べてJ−FET抵
抗成分が存在することから、J−FET抵抗成分によっ
て抵抗が高くなるという問題がある。このJ−FET抵
抗成分がオン抵抗に対して占める割合は非常に高く、例
えば、1/4程度となる。
However, in the case of a planar type J-FET, there is a problem that the resistance is increased by the J-FET resistance component because the J-FET resistance component is present as compared with the trench structure J-FET. The ratio of the J-FET resistance component to the on-resistance is very high, for example, about 1/4.

【0006】本発明は上記点に鑑みて、プレーナ型のJ
−FETを備える炭化珪素半導体装置において、低オン
抵抗にできる構造及びその製造方法を提供することを目
的とする。
In view of the above, the present invention provides a planar type J
In a silicon carbide semiconductor device including an FET, an object is to provide a structure capable of reducing on-resistance and a manufacturing method thereof.

【0007】[0007]

【課題を解決するための手段】上記目的を達成するた
め、請求項1乃至4に記載の発明では、第2ゲート領域
(4)は、チャネル層(5)及び半導体層(2)の深さ
方向に延設され、この深さ方向に延設された部分(4
a、4c)と第1ゲート領域(3)との間に挟まれた半
導体層によってチャネルが形成されるように構成されて
いることを特徴としている。
According to the present invention, the second gate region (4) has a depth of the channel layer (5) and the depth of the semiconductor layer (2). Part (4) extending in the depth direction.
a, 4c) and the first gate region (3), wherein a channel is formed by a semiconductor layer sandwiched between the first gate region (3) and the first gate region (3).

【0008】このように、チャネル層と半導体層のうち
第1、第2ゲート領域の間に位置する部分をチャネルと
して働かせることで、J−FET抵抗成分をなくすこと
ができ、オン抵抗の低減を図ることができる。
As described above, by using the portion of the channel layer and the semiconductor layer located between the first and second gate regions as a channel, the J-FET resistance component can be eliminated, and the on-resistance can be reduced. Can be planned.

【0009】例えば、請求項2に示すように、半導体層
の表層部のうち、第1ゲート領域とは異なる位置に形成
された第2導電型の第1領域(4a)と、チャネル層の
上又はチャネル層の表層部において、第1ゲート領域と
対向する部位を含むように形成された第2導電型の第2
領域(4b)と、第1領域及び第2領域とをつなぐよう
に形成された第2導電型の第3領域(4c)とを有して
第2ゲート領域を構成することができる。
For example, as set forth in claim 2, in the surface portion of the semiconductor layer, the first region (4a) of the second conductivity type formed at a position different from the first gate region, and the upper portion of the channel layer. Alternatively, in the surface layer portion of the channel layer, a second conductive type second layer formed so as to include a portion facing the first gate region.
The second gate region can be configured to include the region (4b) and the third region (4c) of the second conductivity type formed to connect the first region and the second region.

【0010】請求項3に記載の発明では、第1領域又は
第3領域は、第1ゲート領域よりも深くされている特徴
としている。このような構成とすることで、第1領域又
は第3領域の底部でブレークダウンが起こるようにする
ことができる。これにより、サージ耐量を向上させるこ
とも可能となる。
[0010] The third aspect of the invention is characterized in that the first region or the third region is made deeper than the first gate region. With this configuration, breakdown can occur at the bottom of the first region or the third region. As a result, the surge withstand capability can be improved.

【0011】なお、請求項5に示すように、チャネル層
の上又はチャネル層の表層部において、第1ゲート領域
と対向する部位を含むように形成された第2導電型の第
1領域(4b)と、第1領域から半導体層に向けて延設
された第2領域(4c)とを有して第2ゲート領域を構
成することも可能である。この場合、請求項6に示すよ
うに、第2領域が第1ゲート領域よりも深くされるよう
にすれば、請求項3と同様の効果を得ることができる。
According to a fifth aspect of the present invention, the first region (4b) of the second conductivity type is formed on the channel layer or in the surface layer of the channel layer so as to include a portion facing the first gate region. ) And a second region (4c) extending from the first region toward the semiconductor layer to form a second gate region. In this case, as described in claim 6, if the second region is made deeper than the first gate region, the same effect as in claim 3 can be obtained.

【0012】請求項7に記載の発明では、半導体層
(2)の表層部のうち第2ゲート領域(4)の下方に位
置する部位には、第1ゲート領域(3)から半導体基板
(1)の平面方向に所定間隔離間して第2導電型の第3
ゲート領域(15)が形成されていることを特徴として
いる。このように、第3ゲート領域を形成することによ
っても、チャネル層と半導体層のうち第2、第3ゲート
領域の間に位置する部分をチャネルとして働かせること
ができる。これにより、J−FET抵抗成分をなくすこ
とができ、オン抵抗の低減を図ることができる。
According to the present invention, a portion of the surface layer portion of the semiconductor layer (2) located below the second gate region (4) is provided from the first gate region (3) to the semiconductor substrate (1). ) Of the second conductivity type at a predetermined interval in the planar direction of the third conductivity type.
A gate region (15) is formed. In this manner, by forming the third gate region, a portion of the channel layer and the semiconductor layer located between the second and third gate regions can function as a channel. Thereby, the J-FET resistance component can be eliminated, and the on-resistance can be reduced.

【0013】この場合にも、請求項8に示すように、第
3ゲート領域を第1ゲート領域よりも深くすることで、
請求項3と同様の効果を得ることができる。
Also in this case, the third gate region is made deeper than the first gate region, as described in claim 8.
The same effect as the third aspect can be obtained.

【0014】請求項9乃至17に記載の発明は、請求項
1乃至8に記載の炭化珪素半導体装置の製造方法に関す
る。これらの製造方法により、請求項1乃至8に記載の
炭化珪素半導体装置を製造することが可能である。
The invention according to claims 9 to 17 relates to a method for manufacturing a silicon carbide semiconductor device according to claims 1 to 8. By these manufacturing methods, the silicon carbide semiconductor device according to claims 1 to 8 can be manufactured.

【0015】この場合において、請求項12に示すよう
に、第1領域(4a)を形成する工程と第1ゲート領域
(3)を形成する工程とを同時に行うようにすれば、製
造工程の簡略化を図ることが可能である。
In this case, if the step of forming the first region (4a) and the step of forming the first gate region (3) are performed simultaneously, the manufacturing process can be simplified. Can be achieved.

【0016】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
The reference numerals in parentheses of the above means indicate the correspondence with specific means described in the embodiments described later.

【0017】[0017]

【発明の実施の形態】(第1実施形態)図1に、本発明
の第1実施形態における炭化珪素半導体装置として、ダ
ブルゲート駆動タイプのnチャネル型J−FETの断面
構造を示す。以下、図1に基づいてJ−FETの構成に
ついての説明を行う。
(First Embodiment) FIG. 1 shows a cross-sectional structure of a double gate drive type n-channel J-FET as a silicon carbide semiconductor device according to a first embodiment of the present invention. Hereinafter, the configuration of the J-FET will be described with reference to FIG.

【0018】図1は、J−FETは1セル分の断面構成
を示したものである。炭化珪素からなるn+型基板1は
上面を主表面とし、主表面の反対面である下面を裏面と
している。このn+型基板1のドーパント濃度は、例え
ば1×1019cm-3となっており、n+型基板1の主表
面上には、基板1よりも低いドーパント濃度(例えば2
×1016cm-3)を有する炭化珪素からなるn-型エピ
層2がエピタキシャル成長されている。
FIG. 1 shows a cross-sectional structure of one cell of a J-FET. N + type substrate 1 made of silicon carbide has an upper surface as a main surface and a lower surface opposite to the main surface as a back surface. Dopant concentration of the n + -type substrate 1, for example, a 1 × 10 19 cm -3, on the on the main surface of the n + -type substrate 1, a lower dopant concentration than the substrate 1 (e.g. 2
An n -type epi layer 2 made of silicon carbide having a density of × 10 16 cm −3 ) is epitaxially grown.

【0019】n-型エピ層2の表層部における所定領域
には、例えばドーパント濃度が1×1018cm-3で構成
されたp+型層からなる第1ゲート領域3とp+型領域
(第1領域)4aとがn+型基板1の平面方向に所定間
隔離間して形成されていると共に、第1ゲート領域3及
びp+型領域4a上を含み、n-型エピ層2の表面にはn
-型層で構成されたチャネル層5がエピタキシャル成長
されている。このチャネル層5のドーパント濃度は、例
えば1×1016cm-3となっている。
N-Region in the surface layer portion of the mold epi layer 2
Has a dopant concentration of 1 × 1018cm-3Composed of
Done p+The first gate region 3 made of a mold layer+Type area
(First region) 4a and n+A predetermined distance in the plane direction of the mold substrate 1
The first gate regions 3 and
And p+N on the mold region 4a-N on the surface of the
-Channel layer 5 composed of a mold layer is epitaxially grown
Have been. The dopant concentration of this channel layer 5 is, for example,
For example, 1 × 1016cm-3It has become.

【0020】チャネル層5の表層部のうち第1ゲート領
域3の上に位置する領域にはn+型ソース領域6が形成
されている。また、チャネル層5の表面において、第1
ゲート領域3及びp+型領域4aの上に位置する部位に
はp+型エピ層(第2領域)4bが形成されていると共
に、p+型エピ層4bとp+型領域4aとをつなぐよう
に、p+型エピ層4bからn-型エピ層2に向けて延設さ
れたp+型コンタクト領域(第3領域)4cが形成され
ている。そして、これらp+型領域4、p+型エピ層4b
及びp+型コンタクト領域4cによって第2ゲート領域
4が構成されている。
An n + -type source region 6 is formed in a region of the surface layer of the channel layer 5 located above the first gate region 3. Further, on the surface of the channel layer 5, the first
A p + -type epi layer (second region) 4b is formed in a portion located above the gate region 3 and the p + -type region 4a, and connects the p + -type epi layer 4b and the p + -type region 4a. Thus, p + -type contact region (third region) 4c extending from p + -type epi layer 4b toward n -type epi layer 2 is formed. The p + -type region 4 and the p + -type epi layer 4b
And the p + -type contact region 4c constitutes the second gate region 4.

【0021】また、チャネル層5には、n+型ソース領
域6の表面部や第1ゲート領域3の表面部まで達する凹
部8が形成されている。この凹部8の内には、n+型ソ
ース領域6に電気的に接続されたソース電極9が形成さ
れていると共に、第1ゲート領域3に電気的に接続され
た第1ゲート電極10が形成された構成となっている。
そして、第2ゲート領域4の表面には、第2ゲート領域
4の電位を制御するための第2ゲート電極11が形成さ
れ、ソース電極9、第1、第2ゲート電極10、11そ
れぞれがパッシベーション膜12によって絶縁分離され
た状態となっている。
In the channel layer 5, a recess 8 reaching the surface of the n + type source region 6 and the surface of the first gate region 3 is formed. In the recess 8, a source electrode 9 electrically connected to the n + type source region 6 is formed, and a first gate electrode 10 electrically connected to the first gate region 3 is formed. It is the configuration that was done.
A second gate electrode 11 for controlling the potential of the second gate region 4 is formed on the surface of the second gate region 4, and the source electrode 9, the first and second gate electrodes 10, 11 are each passivated. It is in a state of being insulated and separated by the film 12.

【0022】さらに、n+型基板1の裏面側には、n+
基板1と電気的に接続されたドレイン電極13が形成さ
れている。このようにして、本実施形態におけるJ−F
ETが構成されており、このような構成において、チャ
ネル層5とn-型エピ層2のうち第1、第2ゲート領域
3、4の間に位置する部分とを足した距離Lが、従来の
J−FETのチャネル長とほぼ同等とされた設定となっ
ている。
Furthermore, on the back side of the n + -type substrate 1, n + -type substrate 1 and electrically connected to the drain electrode 13 are formed. In this manner, JF in the present embodiment is used.
ET is configured, in such a configuration, the channel layer 5 and the n - first out type epitaxial layer 2, the distance L plus a portion located between the second gate region 3 and 4, the conventional Is set substantially equal to the channel length of the J-FET.

【0023】以上のように構成されたJ−FETは、ノ
ーマリオフ型で動作するように構成されている。すなわ
ち、第1、第2ゲート電極10、11に電圧を印加して
いない時には、チャネル層5及びn-型エピ層2のうち
第1、第2ゲート領域3、4の間に位置する部分が、第
1ゲート領域3から伸びる空乏層と第2ゲート領域4か
ら伸びる空乏層とによってピンチオフされる。そして、
第1、第2ゲート電極10、11に所望の電圧を印加す
ると、第1、第2ゲート領域3、4からの空乏層の伸び
量が小さくなり、チャネルが形成されて、ソース電極9
→n+型ソース領域6→チャネル層5→n-型エピ層2→
+型基板1→ドレイン電極13の順で電流が流れるよ
うになっている。
The J-FET configured as described above is configured to operate in a normally-off type. That is, first, when no voltage is applied to the second gate electrode 10 and 11, the channel layer 5 and the n - first out type epitaxial layer 2, the portion located between the second gate regions 3 and 4 The pinch is pinched off by the depletion layer extending from the first gate region 3 and the depletion layer extending from the second gate region 4. And
When a desired voltage is applied to the first and second gate electrodes 10 and 11, the amount of extension of the depletion layer from the first and second gate regions 3 and 4 decreases, a channel is formed, and the source electrode 9
→ n + type source region 6 → channel layer 5 → n type epi layer 2 →
The current flows in the order of the n + type substrate 1 → the drain electrode 13.

【0024】このようなJ−FETにおいては、チャネ
ル層5とn-型エピ層2のうち第1、第2ゲート領域
3、4の間に位置する部分をチャネルとして働かせ、チ
ャネル層5とn-型エピ層2のうち第1、第2ゲート領
域3、4の間に位置する部分とを足した距離Lと従来の
J−FETのチャネル長とがほぼ同等になるようにして
いる。つまり、紙面縦方向と横方向(基板垂直方向と水
平方向)においてチャネルを形成し、J−FET抵抗と
なる領域を実質的にチャネルとして機能させるようにし
ている。
In such a J-FET, a portion of the channel layer 5 and the n -type epi layer 2 located between the first and second gate regions 3 and 4 functions as a channel, and the channel layer 5 and the n − The distance L, which is the sum of the -type epitaxial layer 2 and the portion located between the first and second gate regions 3 and 4, is made substantially equal to the channel length of the conventional J-FET. That is, a channel is formed in the vertical direction and the horizontal direction (the substrate vertical direction and the horizontal direction) on the paper surface, and a region serving as a J-FET resistor functions substantially as a channel.

【0025】従って、従来のJ−FETと比べてチャネ
ル長を長くしなくてもJ−FET抵抗成分をほぼなくす
ことができ、オン抵抗の低減を図ることが可能となる。
また、J−FETの耐圧はチャネルとなる領域における
空乏層の状態によって決定されるが、チャネル層5とn
-型エピ層2のうち第1、第2ゲート領域3、4の間に
位置する部分の双方が、第1ゲート領域3から伸びる空
乏層と第2ゲート領域4から伸びる空乏層とによってピ
ンチオフされるようにしているため、十分に耐圧を確保
することが可能である。
Therefore, the J-FET resistance component can be almost eliminated without increasing the channel length as compared with the conventional J-FET, and the on-resistance can be reduced.
The breakdown voltage of the J-FET is determined by the state of the depletion layer in the region serving as a channel.
- first out type epitaxial layer 2, both the portion located between the second gate region 3 and 4, is pinched off by the depletion layer extending from the depletion layer and the second gate region 4 which extends from the first gate region 3 As a result, it is possible to ensure a sufficient withstand voltage.

【0026】以上説明したように、チャネル層5とn-
型エピ層2のうち第1、第2ゲート領域3、4の間に位
置する部分をチャネルとして働かせることで、J−FE
T抵抗成分をなくすことができ、オン抵抗の低減を図る
ことができる。
As described above, the channel layer 5 and n
By making the portion of the type epitaxial layer 2 located between the first and second gate regions 3 and 4 work as a channel, the J-FE
The T resistance component can be eliminated, and the on-resistance can be reduced.

【0027】次に、図1に示すJ−FETの製造工程を
図2〜図4を用いて説明する。
Next, a manufacturing process of the J-FET shown in FIG. 1 will be described with reference to FIGS.

【0028】〔図2(a)に示す工程〕まず、n型4
H、6H、3C又は15R−SiC基板、すなわちn+
型基板1を用意する。例えば、n+型基板1として、厚
さが400μm、主表面が(0001)Si面、又は、
(112−0)a面のものを用意する。そして、この基
板1の主表面に厚さ5μmのn-型エピ層2をエピタキ
シャル成長させる。この場合、n-型エピ層2は下地の
基板1と同様の結晶が得られ、n型4H、6H、3C又
は15R−SiC層となる。
[Step shown in FIG. 2A] First, the n-type 4
H, 6H, 3C or 15R-SiC substrate, ie n +
A mold substrate 1 is prepared. For example, the n + type substrate 1 has a thickness of 400 μm and a main surface of a (0001) Si surface, or
A (112-0) surface is prepared. Then, an n -type epi layer 2 having a thickness of 5 μm is epitaxially grown on the main surface of the substrate 1. In this case, the same crystal as that of the underlying substrate 1 is obtained as the n -type epi layer 2, which becomes an n-type 4H, 6H, 3C or 15R-SiC layer.

【0029】〔図2(b)に示す工程〕n-型エピ層2
の上の所定領域にLTO(Low Temperature Oxide)膜
20を配置したのち、フォトリソグラフィによってLT
O膜20をパターニングして所定領域を開口させる。そ
して、LTO膜20をマスクとしてイオン注入を行う。
具体的には、第1ゲート領域3及びp+型領域4aを形
成する予定位置にp型不純物としてボロンをイオン注入
する。また、このとき、必要に応じて第1ゲート領域3
やp+型領域4aを形成する予定位置の表面にコンタク
ト用にアルミニウムをイオン注入しても良い。
[Step shown in FIG. 2B] n - type epi layer 2
(Low Temperature Oxide) film 20 is arranged in a predetermined region above the
A predetermined region is opened by patterning the O film 20. Then, ion implantation is performed using the LTO film 20 as a mask.
Specifically, boron is ion-implanted as a p-type impurity at a position where the first gate region 3 and the p + -type region 4a are to be formed. At this time, if necessary, the first gate region 3
Alternatively, aluminum may be ion-implanted into the surface at the position where the p + -type region 4a is to be formed for contact.

【0030】この後、熱処理を施すことで注入されたイ
オンを活性化させ、第1ゲート領域3及びp+型領域4
aを形成する。このように、第1ゲート領域3及びp+
型領域4aを同時に形成することで、これらを別々に製
造するよりも製造工程の簡略化を図ることができる。
Thereafter, a heat treatment is performed to activate the implanted ions, and the first gate region 3 and the p + -type region 4 are activated.
a is formed. Thus, the first gate region 3 and p +
By simultaneously forming the mold regions 4a, the manufacturing process can be simplified as compared with the case where these are separately manufactured.

【0031】なお、この第1ゲート領域3及びp+型領
域4aの形成に際し、あまりp型不純物を熱拡散させた
くない場合には、熱拡散しにくいAlを用いるか、もし
くはボロンに対して炭素を一定割合(好ましくはボロ
ン:炭素=1:10)注入することで熱拡散し難くする
とよい。
In forming the first gate region 3 and the p + -type region 4a, if it is not desired to thermally diffuse the p-type impurity, use Al which is difficult to thermally diffuse, or remove carbon from boron. Is preferably implanted at a fixed ratio (preferably, boron: carbon = 1: 10) to make the heat diffusion difficult.

【0032】〔図2(c)に示す工程〕LTO膜20を
除去したのち、第1ゲート領域3上を含むn-型エピ層
2の上に、エピタキシャル成長によってn-型層からな
るチャネル層5を形成する。このとき、よりノーマリオ
フ型のJ−FETとし易くするために、チャネル層5の
不純物濃度をn-型エピ層2よりも低濃度とすると良
い。
[Step shown in FIG. 2C] After the LTO film 20 is removed, the channel layer 5 composed of an n -type layer is epitaxially grown on the n -type epi layer 2 including the first gate region 3. To form At this time, it is preferable that the impurity concentration of the channel layer 5 be lower than that of the n -type epi layer 2 in order to make the J-FET of a normally-off type easier.

【0033】〔図3(a)に示す工程〕チャネル層5の
表面に第1のマスク材となるLTO膜21を成膜したの
ち、フォトリソグラフィによってLTO膜21をパター
ニングし、n+型ソース領域6の形成予定位置と対向す
る部位においてLTO膜21に開口部を形成する。その
後、LTO膜21をマスクとしたイオン注入を行う。具
体的には、n型不純物である窒素又はリンをイオン注入
する。これにより、n+型ソース領域6を形成する予定
位置にn型不純物が注入される。この後、熱処理によっ
てn型不純物を活性化させることでn+型ソース領域6
を形成する。
[Step shown in FIG. 3A] After an LTO film 21 serving as a first mask material is formed on the surface of the channel layer 5, the LTO film 21 is patterned by photolithography to form an n + type source region. An opening is formed in the LTO film 21 at a position facing the position where the 6 is to be formed. Thereafter, ion implantation is performed using the LTO film 21 as a mask. Specifically, nitrogen or phosphorus as an n-type impurity is ion-implanted. Thereby, an n-type impurity is implanted at a position where the n + -type source region 6 is to be formed. Thereafter, n by activating the n-type impurity by annealing + -type source region 6
To form

【0034】〔図3(b)に示す工程〕LTO膜21を
除去したのち、高濃度にp型不純物がドーピングされる
条件下でのエピタキシャル成長を行うことで、n+型ソ
ース領域6上を含むチャネル層5の表面にp+型エピ層
4bを形成する。
[Step shown in FIG. 3B] After the LTO film 21 is removed, epitaxial growth is performed under the condition that p-type impurities are doped at a high concentration, so that the n + source region 6 is included. A p + -type epi layer 4b is formed on the surface of the channel layer 5.

【0035】〔図3(c)に示す工程〕p+型エピ層4
bの表面にLTO膜22を成膜したのち、フォトリソグ
ラフィによってLTO膜22をパターニングし、p+
拡散領域4bの形成予定位置と対向する部位においてL
TO膜22に開口部を形成する。その後、LTO膜22
をマスクとしたイオン注入を行う。具体的には、p+
コンタクト領域4cを形成する予定位置にp型不純物と
してボロンをイオン注入する。
[Step shown in FIG. 3C] p + -type epi layer 4
after forming the LTO layer 22 on the b surface of the LTO layer 22 is patterned by photolithography, at a site facing the formation planned location of the p + -type diffusion region 4b L
An opening is formed in the TO film 22. After that, the LTO film 22
Is implanted using the mask as a mask. Specifically, boron is ion-implanted as a p-type impurity at a position where the p + -type contact region 4c is to be formed.

【0036】この後、熱処理を施すことで注入されたイ
オンを活性化させ、p+型コンタクト領域4cを形成す
る。これにより、p+型領域4、p+型エピ層4b及びp
+型コンタクト領域4cによる第2ゲート領域4が形成
される。なお、p+型コンタクト領域4cの形成に際
し、あまりp型不純物を熱拡散させたくない場合には、
熱拡散しにくいAlを用いるか、もしくはボロンに対し
て炭素を一定割合(好ましくはボロン:炭素=1:1
0)注入することで熱拡散し難くするとよい。
Thereafter, the implanted ions are activated by performing a heat treatment to form ap + -type contact region 4c. Thereby, the p + type region 4, the p + type epi layer 4b and the p + type
The second gate region 4 is formed by the + type contact region 4c. When the p + -type contact region 4c is formed, if it is not desired to diffuse the p-type impurity by heat,
Either Al which is difficult to thermally diffuse is used, or a certain ratio of carbon to boron (preferably, boron: carbon = 1: 1)
0) It is desirable to make thermal diffusion difficult by implantation.

【0037】〔図4(a)に示す工程〕第2ゲート領域
4の表面にLTO膜23を成膜したのち、フォトリソグ
ラフィによってLTO膜23をパターニングすること
で、n+型ソース領域6上においてLTO膜23に開口
部を形成する。その後、LTO膜23をマスクとしたエ
ッチング、例えば反応性イオンエッチング(RIE)を
施すことで、n+型ソース領域6の表面を露出させる。
[Step shown in FIG. 4 (a)] After the LTO film 23 is formed on the surface of the second gate region 4, the LTO film 23 is patterned by photolithography, so that the LTO film 23 is formed on the n + type source region 6. An opening is formed in the LTO film 23. Thereafter, the surface of the n + -type source region 6 is exposed by performing etching using the LTO film 23 as a mask, for example, reactive ion etching (RIE).

【0038】〔図4(b)に示す工程〕LTO膜23を
除去したのち、再びLTO膜24を成膜し、フォトリソ
グラフィによってLTO膜24をパターニングする。こ
れにより、n+型ソース領域6上の所定領域においてL
TO膜24に開口部を形成する。その後、LTO膜24
をマスクとしたエッチング、例えば反応性イオンエッチ
ングを施すことで、n+型ソース領域6を貫通し、第1
ゲート領域3に達する凹部8を形成する。
[Step shown in FIG. 4B] After removing the LTO film 23, an LTO film 24 is formed again, and the LTO film 24 is patterned by photolithography. As a result, in a predetermined region on n + type source region 6, L
An opening is formed in the TO film 24. After that, the LTO film 24
By performing etching using the mask as a mask, for example, reactive ion etching, the n + -type source region 6 is penetrated and the first
A recess 8 reaching the gate region 3 is formed.

【0039】〔図5(c)に示す工程〕LTO膜24を
除去した後、凹部8内を含む基板表面側に層間絶縁膜1
2を形成する。そして、層間絶縁膜12をパターニング
することで第1、第2ゲート領域3、7やn+型ソース
領域6と連通するコンタクトホールを形成したのち、層
間絶縁膜12上に電極層を成膜し、さらに電極層をパタ
ーニングすることでソース電極9および第1、第2ゲー
ト電極10、11を形成する。最後に、基板裏面側にド
レイン電極13を形成することで図1に示すJ−FET
が完成する。
[Step shown in FIG. 5C] After the LTO film 24 is removed, the interlayer insulating film 1 is formed on the substrate surface side including the inside of the concave portion 8.
Form 2 Then, after patterning the interlayer insulating film 12 to form a contact hole communicating with the first and second gate regions 3 and 7 and the n + -type source region 6, an electrode layer is formed on the interlayer insulating film 12. The source electrode 9 and the first and second gate electrodes 10 and 11 are formed by patterning the electrode layer. Finally, a drain electrode 13 is formed on the back side of the substrate to form a J-FET shown in FIG.
Is completed.

【0040】なお、ここではp+型エピ層4bを形成し
た後にp+型コンタクト領域4cを形成しているが、p+
型エピ層4bを形成する前にp+型コンタクト領域4c
を形成することも可能である。
[0040] Here, to form the p + -type contact region 4c after forming the p + -type epitaxial layer 4b is, p +
P + -type contact region 4c before forming the type epi layer 4b
It is also possible to form

【0041】(第2実施形態)図5に、本発明の第2実
施形態におけるJ−FETの断面構成を示す。図5に示
すように、本実施形態では、p+型エピ層4bからp+
領域4aに達するトレンチ14を形成し、このトレンチ
14の内壁表面にp+型コンタクト領域4cを形成した
構成としている。なお、この他の部分に関しては第1実
施形態と同様となっているため、ここでは説明を省略す
る。
(Second Embodiment) FIG. 5 shows a cross-sectional structure of a J-FET according to a second embodiment of the present invention. As shown in FIG. 5, in the present embodiment, a trench 14 is formed from the p + -type epi layer 4b to the p + -type region 4a, and a p + -type contact region 4c is formed on the inner wall surface of the trench 14. I have. Note that other parts are the same as those in the first embodiment, and a description thereof will not be repeated.

【0042】このような構造のJ−FETは、上記第1
実施形態における図3(c)に示す工程に代えて、図4
(a)、(b)に示す工程の際にトレンチ14を同時に
形成し、その後に、マスク材の配置、フォトリソグラフ
ィによるマスク材のパターニング、マスク材の上からの
p型不純物のイオン注入を順に行うことで製造される。
The J-FET having such a structure has the first
Instead of the step shown in FIG.
At the time of the steps shown in FIGS. 3A and 3B, the trenches 14 are simultaneously formed, and then the arrangement of the mask material, the patterning of the mask material by photolithography, and the ion implantation of p-type impurities from above the mask material are sequentially performed. It is manufactured by performing.

【0043】このように、トレンチ14を用いてp+
コンタクト領域4cを形成するようにしても、第1実施
形態に示したJ−FETと同様の動作を行い、上記と同
様の効果を得ることが可能である。
As described above, even when the p + -type contact region 4c is formed using the trench 14, the same operation as that of the J-FET shown in the first embodiment is performed, and the same effect as above is obtained. It is possible.

【0044】(第3実施形態)図6に、本発明の第3実
施形態におけるJ−FETの断面構成を示す。図6に示
すように、本実施形態では、p+型拡散領域(第1領
域)4bから延設されたp+型コンタクト領域(第2領
域)4cの接合深さを深くすることで、p+型コンタク
ト領域4cによって図1に示したp+型領域4aの役割
を果たさせるようにしている。そして、p+型コンタク
ト領域4cが第1ゲート領域3よりも深くなるようにし
ている。さらに、第1ゲート領域3をソース電極9に電
気的に接続させることでn+型ソース領域6と同電位と
なるようにし、シングルゲート駆動タイプとなるように
している。なお、この他の部分に関しては第1実施形態
と同様となっているため、ここでは説明を省略する。
(Third Embodiment) FIG. 6 shows a cross-sectional structure of a J-FET according to a third embodiment of the present invention. As shown in FIG. 6, in the present embodiment, by deepening the p + -type diffusion region junction depth of the p + -type contact region extending from the (first region) 4b (second region) 4c, p The + type contact region 4c plays the role of the p + type region 4a shown in FIG. The p + -type contact region 4c is made deeper than the first gate region 3. Further, the first gate region 3 is electrically connected to the source electrode 9 so as to have the same potential as that of the n + -type source region 6 so as to be of a single gate drive type. Note that other parts are the same as those in the first embodiment, and a description thereof will not be repeated.

【0045】このようなJ−FETは、p+型コンタク
ト領域4cがトレンチ型と同様に深い位置まで形成され
た構成となる。従って、第1実施形態と同様にJ−FE
T抵抗成分をなくすことができ、第1実施形態と同様の
効果を得ることが可能である。さらに、第1ゲート領域
3よりもp+型コンタクト領域4cの方が深くなるよう
にしているため、p+型コンタクト領域4cの底部でブ
レークダウンが起こるようにすることができる。これに
より、サージ耐量を向上させることも可能となる。な
お、このような構造のJ−FETは、上記第1実施形態
の図3(c)に示す工程において、p+型コンタクト領
域4cを形成するためのイオン注入条件を調整すること
で製造される。
Such a J-FET has a configuration in which the p + -type contact region 4c is formed to a deep position like the trench type. Therefore, similarly to the first embodiment, J-FE
The T resistance component can be eliminated, and the same effect as in the first embodiment can be obtained. Furthermore, since the p + -type contact region 4c is made deeper than the first gate region 3, breakdown can occur at the bottom of the p + -type contact region 4c. As a result, the surge withstand capability can be improved. The J-FET having such a structure is manufactured by adjusting the ion implantation conditions for forming the p + -type contact region 4c in the step shown in FIG. 3C of the first embodiment. .

【0046】また、ここではp+型コンタクト領域4c
が第1ゲート領域3よりも深い位置まで形成されるよう
にしているが、第1ゲート領域3とは別工程でp+型領
域4aを形成し、p+型領域4aが第1ゲート領域3よ
りも深い位置まで形成されるようにしても上記と同様の
効果を得ることができる。
In this case, the p + type contact region 4c
Is formed to a position deeper than the first gate region 3, but the p + -type region 4a is formed in a step different from that of the first gate region 3, and the p + -type region 4a is The same effect as described above can be obtained even if it is formed to a deeper position.

【0047】(第4実施形態)図7に、本発明の第4実
施形態におけるJ−FETの断面構成を示す。図7に示
すように、本実施形態では、第2実施形態に対してp+
型領域4aが第1ゲート領域3よりも深くなるようにし
ている。この他の部分に関しては第2実施形態と同様と
なっているため、ここでは説明を省略する。
(Fourth Embodiment) FIG. 7 shows a sectional configuration of a J-FET according to a fourth embodiment of the present invention. As shown in FIG. 7, in the present embodiment, p +
The mold region 4 a is made deeper than the first gate region 3. The other parts are the same as in the second embodiment, and the description is omitted here.

【0048】このように、p+型領域4aを第1ゲート
領域3よりも深くすることで、p+型領域4aの底部で
ブレークダウンが起こるようにすることができる。これ
により、サージ耐量を向上させることも可能となる。な
お、このような構造のJ−FETは、第1実施形態の図
2(b)に示す工程において第1ゲート領域3とは別工
程でp+型領域4aを形成し、p+型領域4aが第1ゲー
ト領域3よりも深い位置まで形成されるようにすれば、
その他は第2実施形態と同様の方法を用いることで製造
される。
As described above, by making the p + type region 4a deeper than the first gate region 3, breakdown can occur at the bottom of the p + type region 4a. As a result, the surge withstand capability can be improved. Note that the J-FET of such a structure, the p + -type region 4a is formed in the first gate region 3 in the step shown in FIG. 2 (b) of the first embodiment further step, the p + type region 4a Is formed to a position deeper than the first gate region 3,
Others are manufactured by using the same method as the second embodiment.

【0049】(第5実施形態)図8に、本発明の第5実
施形態におけるJ−FETの断面構成を示す。本実施形
態では、トリプルゲート構造のJ−FETに本発明の一
実施形態を適用した場合について説明する。
(Fifth Embodiment) FIG. 8 shows a cross-sectional structure of a J-FET according to a fifth embodiment of the present invention. In this embodiment, a case in which one embodiment of the present invention is applied to a J-FET having a triple gate structure will be described.

【0050】図8に示すように、本実施形態では、第1
実施形態に対してp+型コンタクト領域4cをなくすと
共に、図1に示すp+型領域4aに代えて、p+型エピ層
4bの下方に位置する部位にp+型層からなる第3ゲー
ト領域15を備えた構成とし、この第3ゲート領域15
を第1ゲート領域3よりも深くしている。この第3ゲー
ト領域15は、第2ゲート領域4と同電位とされても良
いが、第1ゲート領域3と同電位に制御される状態、第
1、第2ゲート領域3、4に対して独自に電位が制御さ
れる状態、フローティング状態、ソース電極9と同電位
の状態、アース状態のいずれかとしても良い。この他の
部分に関しては第1実施形態と同様となっているため、
ここでは説明を省略する。
As shown in FIG. 8, in the present embodiment, the first
Unlike the embodiment, the p + -type contact region 4c is eliminated, and a third gate made of a p + -type layer is provided at a position below the p + -type epi layer 4b instead of the p + -type region 4a shown in FIG. The third gate region 15
Is made deeper than the first gate region 3. The third gate region 15 may be set to the same potential as the second gate region 4, but the third gate region 15 is controlled to the same potential as the first gate region 3. Any of a state where the potential is independently controlled, a floating state, a state having the same potential as the source electrode 9, and a ground state may be employed. Other parts are the same as in the first embodiment,
Here, the description is omitted.

【0051】このように構成されたJ−FETにおいて
も、第1実施形態に示したJ−FETと同様の動作を行
い、第1実施形態と同様の効果を得ることが可能とな
る。また、第3ゲート領域15を深くした構成としてい
るため、第3ゲート領域15を第2ゲート領域4と同電
位もしくはアース状態とする場合には第3ゲート領域1
5の底部でブレークダウンが起こるようにすることがで
き、第3、第4実施形態と同様の効果を得ることができ
る。
In the J-FET thus configured, the same operation as that of the J-FET shown in the first embodiment is performed, and the same effect as that of the first embodiment can be obtained. Further, since the third gate region 15 is configured to be deep, when the third gate region 15 is set to the same potential as the second gate region 4 or the ground state, the third gate region 1
Breakdown can occur at the bottom of the fifth embodiment, and the same effects as in the third and fourth embodiments can be obtained.

【0052】なお、このような構造のJ−FETは、第
1実施形態の図2(b)に示す工程において第1ゲート
領域3とは別工程で第3ゲート領域15を形成し、第3
ゲート領域15が第1ゲート領域3よりも深い位置まで
形成されるようにすると共に、図3(c)に示す工程を
なくせば良い。
In the J-FET having such a structure, the third gate region 15 is formed in a step different from that of the first gate region 3 in the step shown in FIG.
The gate region 15 may be formed to a position deeper than the first gate region 3, and the step shown in FIG.

【0053】(他の実施形態)上記各実施形態では、第
2ゲート領域4を構成するp+型エピ層4bをエピタキ
シャル成長によって形成しているが、この領域をチャネ
ル層5の表層部へのイオン注入によって形成することも
可能である。
(Other Embodiments) In each of the above embodiments, the p + type epi layer 4b constituting the second gate region 4 is formed by epitaxial growth. This region is ion-implanted into the surface layer of the channel layer 5. It is also possible to form by.

【0054】上記第1、第2、第4実施形態では、第
1、第2ゲート領域3、4における電位を共に制御可能
なダブルゲート構造のJ−FETについて説明したが、
第1、第2ゲート領域3、4のいずれか一方のみの電位
が制御可能なシングルゲート構造のJ−FETに対して
も上記各実施形態を適用することができる。その場合、
第1、第2ゲート電極10、11のいずれか一方がソー
ス電極9と接続された構成となる。
In the first, second, and fourth embodiments, the J-FET having the double gate structure capable of controlling both the potentials in the first and second gate regions 3 and 4 has been described.
Each of the above embodiments can be applied to a J-FET having a single gate structure in which the potential of only one of the first and second gate regions 3 and 4 can be controlled. In that case,
One of the first and second gate electrodes 10 and 11 is connected to the source electrode 9.

【0055】なお、上記実施形態では、nチャネル型の
J−FETに関して説明したが、勿論、各構成要素の導
電型を逆にしたJ−FETにも本発明を適用することが
可能である。
Although the above embodiment has been described with reference to an n-channel type J-FET, the present invention can, of course, be applied to a J-FET in which the conductivity type of each component is reversed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施形態におけるJ−FETの断
面構成を示す図である。
FIG. 1 is a diagram illustrating a cross-sectional configuration of a J-FET according to a first embodiment of the present invention.

【図2】図1に示すJ−FETの製造工程を示す図であ
る。
FIG. 2 is a diagram showing a manufacturing process of the J-FET shown in FIG.

【図3】図2に続くJ−FETの製造工程を示す図であ
る。
FIG. 3 is a view illustrating a manufacturing step of the J-FET following FIG. 2;

【図4】図3に続くJ−FETの製造工程を示す図であ
る。
FIG. 4 is a view illustrating a manufacturing step of the J-FET following FIG. 3;

【図5】本発明の第2実施形態におけるJ−FETの断
面構成を示す図である。
FIG. 5 is a diagram illustrating a cross-sectional configuration of a J-FET according to a second embodiment of the present invention.

【図6】本発明の第3実施形態におけるJ−FETの断
面構成を示す図である。
FIG. 6 is a diagram illustrating a cross-sectional configuration of a J-FET according to a third embodiment of the present invention.

【図7】本発明の第4実施形態におけるJ−FETの断
面構成を示す図である。
FIG. 7 is a diagram illustrating a cross-sectional configuration of a J-FET according to a fourth embodiment of the present invention.

【図8】本発明の第5実施形態におけるJ−FETの断
面構成を示す図である。
FIG. 8 is a diagram illustrating a cross-sectional configuration of a J-FET according to a fifth embodiment of the present invention.

【図9】従来のJ−FETの断面構成を示す図である。FIG. 9 is a diagram showing a cross-sectional configuration of a conventional J-FET.

【符号の説明】[Explanation of symbols]

1…n+型基板、2…n-型エピ層、3、4…第1、第2
ゲート領域、4a…p+型領域、4b…p+型エピ層、4
c…p+型コンタクト領域、5…チャネル層、6…n+
ソース領域、8…凹部、9…ソース電極、10、11…
第1、第2ゲート電極、13…ドレイン電極、14…凹
部。
1 ... n + -type substrate, 2 ... n -- type epi layer, 3, 4 ... first, second
Gate regions, 4a ... p + -type region, 4b ... p + -type epitaxial layer, 4
c ... p + type contact region, 5 ... channel layer, 6 ... n + type source region, 8 ... concave portion, 9 ... source electrode, 10, 11 ...
First and second gate electrodes, 13... Drain electrodes, 14.

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Claims (17)

【特許請求の範囲】[Claims] 【請求項1】 炭化珪素からなる第1導電型の半導体基
板(1)と、 前記半導体基板(1)の主表面上に形成され、該半導体
基板(1)よりも高抵抗な炭化珪素よりなる第1導電型
の半導体層(2)と、 前記半導体層(2)の表層部の所定領域に形成され、所
定深さを有する第2導電型の第1ゲート領域(3)と、 前記半導体層(2)及び前記第1ゲート領域(3)の上
に形成された第1導電型のチャネル層(5)と、 前記チャネル層(5)のうち前記第1ゲート領域(3)
の上に位置する部位に形成された第1導電型のソース領
域(6)と、 前記チャネル層(5)の上又は前記チャネル層(5)の
表層部において、前記第1ゲート領域(3)と対向する
部位を含むように形成された第2導電型の第2ゲート領
域(4)と、 前記ソース領域(6)に電気的に接続されたソース電極
(9)と、 前記第1ゲート領域(3)に電気的に接続された第1ゲ
ート電極(10)と、 前記第2ゲート領域(4)に電気的に接続された第2ゲ
ート電極(11)と、 前記半導体基板(1)の裏面側に形成されたドレイン電
極(13)とを有し、 前記第2ゲート領域(4)は、前記チャネル層(5)及
び前記半導体層(2)の深さ方向に延設され、この深さ
方向に延設された部分(4a、4c)と前記第1ゲート
領域(3)との間に挟まれた前記半導体層(2)にチャ
ネルが形成されるように構成されていることを特徴とす
る炭化珪素半導体装置。
1. A semiconductor substrate (1) of a first conductivity type made of silicon carbide; and silicon carbide formed on a main surface of the semiconductor substrate (1) and having higher resistance than the semiconductor substrate (1). A semiconductor layer of a first conductivity type, a first gate region of a second conductivity type formed in a predetermined region of a surface portion of the semiconductor layer and having a predetermined depth; (2) and a first conductivity type channel layer (5) formed on the first gate region (3); and the first gate region (3) of the channel layer (5).
A first conductivity type source region (6) formed in a portion located above the first gate region (3), on the channel layer (5) or in a surface layer portion of the channel layer (5). A second gate region (4) of a second conductivity type formed so as to include a portion opposed to the first region, a source electrode (9) electrically connected to the source region (6), and the first gate region. A first gate electrode (10) electrically connected to (3), a second gate electrode (11) electrically connected to the second gate region (4), and a semiconductor substrate (1). A drain electrode (13) formed on the back surface side, wherein the second gate region (4) extends in a depth direction of the channel layer (5) and the semiconductor layer (2), and Between the portions (4a, 4c) extending in the vertical direction and the first gate region (3). Silicon carbide semiconductor device characterized by being configured to Mareta said semiconductor layer (2) in the channel is formed.
【請求項2】 前記第2ゲート領域(4)は、前記半導
体層(2)の表層部のうち、前記第1ゲート領域(3)
とは異なる位置に形成された第2導電型の第1領域(4
a)と、前記チャネル層(5)の上又は前記チャネル層
(5)の表層部において、前記第1ゲート領域(3)と
対向する部位を含むように形成された第2導電型の第2
領域(4b)と、前記第1領域(4a)及び前記第2領
域(4b)とをつなぐように形成された第2導電型の第
3領域(4c)とを有して構成されていることを特徴と
する請求項1に記載の炭化珪素半導体装置。
2. The semiconductor device according to claim 1, wherein the second gate region is a first gate region of a surface layer of the semiconductor layer.
The first region of the second conductivity type (4
a) and a second conductive type second formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3).
A region (4b) and a third region (4c) of the second conductivity type formed so as to connect the first region (4a) and the second region (4b). The silicon carbide semiconductor device according to claim 1, wherein:
【請求項3】 前記第1領域(4a)又は前記第3領域
(4c)は、前記第1ゲート領域(3)よりも深くされ
ている特徴とする請求項2に記載の炭化珪素半導体装
置。
3. The silicon carbide semiconductor device according to claim 2, wherein said first region (4a) or said third region (4c) is deeper than said first gate region (3).
【請求項4】 前記第2領域(4b)及び前記チャネル
層(5)を貫通して前記第1領域まで達する凹部(1
4)を有し、前記第3領域(4c)は前記凹部(14)
の内壁表面に形成されていることを特徴とする請求項2
又は3に記載の炭化珪素半導体装置。
4. A recess (1) penetrating through the second region (4b) and the channel layer (5) and reaching the first region.
4), wherein the third region (4c) is provided with the concave portion (14).
3. The method according to claim 2, wherein the inner wall surface is formed on the inner wall surface.
Or the silicon carbide semiconductor device according to 3.
【請求項5】 前記第2ゲート領域(4)は、前記チャ
ネル層(5)の上又は前記チャネル層(5)の表層部に
おいて、前記第1ゲート領域(3)と対向する部位を含
むように形成された第2導電型の第1領域(4b)と、
前記第1領域から前記半導体層(2)に向けて延設され
た第2領域(4c)とを有して構成されていることを特
徴とする請求項1に記載の炭化珪素半導体装置。
5. The second gate region (4) includes a portion facing the first gate region (3) on the channel layer (5) or in a surface layer of the channel layer (5). A first region (4b) of the second conductivity type formed in
2. The silicon carbide semiconductor device according to claim 1, further comprising a second region extending from the first region toward the semiconductor layer. 3.
【請求項6】 前記第2領域(4c)は、前記第1ゲー
ト領域(3)よりも深くされていることを特徴とする請
求項5に記載の炭化珪素半導体装置。
6. The silicon carbide semiconductor device according to claim 5, wherein said second region (4c) is deeper than said first gate region (3).
【請求項7】 炭化珪素からなる第1導電型の半導体基
板(1)と、 前記半導体基板(1)の主表面上に形成され、該半導体
基板(1)よりも高抵抗な炭化珪素よりなる第1導電型
の半導体層(2)と、 前記半導体層(2)の表層部の所定領域に形成され、所
定深さを有する第2導電型の第1ゲート領域(3)と、 前記半導体層(2)及び前記第1ゲート領域(3)の上
に形成された第1導電型のチャネル層(5)と、 前記チャネル層(5)のうち前記第1ゲート領域(3)
の上に位置する部位に形成された第1導電型のソース領
域(6)と、 前記チャネル層(5)の上又は前記チャネル層(5)の
表層部において、前記第1ゲート領域(3)と対向する
部位を含むように形成された第2導電型の第2ゲート領
域(4)と、 前記ソース領域(6)に電気的に接続されたソース電極
(9)と、 前記第1ゲート領域(3)に電気的に接続された第1ゲ
ート電極(10)と、 前記第2ゲート領域(4)に電気的に接続された第2ゲ
ート電極(11)と、 前記半導体基板(1)の裏面側に形成されたドレイン電
極(13)とを有し、 前記半導体層(2)の表層部のうち前記第2ゲート領域
(4)の下方に位置する部位には、前記第1ゲート領域
(3)から前記半導体基板(1)の平面方向に所定間隔
離間して第2導電型の第3ゲート領域(15)が形成さ
れていることを特徴とする炭化珪素半導体装置。
7. A semiconductor substrate (1) of a first conductivity type made of silicon carbide; and silicon carbide formed on a main surface of the semiconductor substrate (1) and having a higher resistance than the semiconductor substrate (1). A semiconductor layer of a first conductivity type, a first gate region of a second conductivity type formed in a predetermined region of a surface portion of the semiconductor layer and having a predetermined depth; (2) and a first conductivity type channel layer (5) formed on the first gate region (3); and the first gate region (3) of the channel layer (5).
A first conductivity type source region (6) formed in a portion located above the first gate region (3), on the channel layer (5) or in a surface layer portion of the channel layer (5). A second gate region (4) of a second conductivity type formed so as to include a portion opposed to the first region, a source electrode (9) electrically connected to the source region (6), and the first gate region. A first gate electrode (10) electrically connected to (3), a second gate electrode (11) electrically connected to the second gate region (4), and a semiconductor substrate (1). A drain electrode (13) formed on the back surface side, and a portion of the surface layer of the semiconductor layer (2) located below the second gate region (4) is provided with the first gate region (13). 3) a predetermined distance from the second conductivity type in the planar direction of the semiconductor substrate (1). Silicon carbide wherein the third gate region (15) is formed the semiconductor device.
【請求項8】 前記第3ゲート領域(15)は、前記第
1ゲート領域(3)よりも深くされていることを特徴と
する請求項7に記載の炭化珪素半導体装置。
8. The silicon carbide semiconductor device according to claim 7, wherein said third gate region (15) is deeper than said first gate region (3).
【請求項9】 炭化珪素からなる第1導電型の半導体基
板(1)の主表面上に、この半導体基板(1)よりも高
抵抗な炭化珪素よりなる第1導電型の半導体層(2)を
形成する工程と、 前記半導体層(2)の表層部の所定領域に、所定深さを
有する第2導電型の第1ゲート領域(3)を形成する工
程と、 前記第1ゲート領域(3)および前記半導体層(2)の
上に第1導電型のチャネル層(5)を形成する工程と、 前記チャネル層(5)のうち前記第1ゲート領域(3)
の上に位置する部位に、第1導電型のソース領域(6)
を形成する工程と、 前記チャネル層(5)の上又は前記チャネル層(5)の
表層部において、前記第1ゲート領域(3)と対向する
部位を含むように、第2導電型の第2ゲート領域(4)
を形成する工程と、 前記ソース領域(5)に電気的に接続されるソース電極
(9)、前記第1ゲート領域(3)に電気的に接続され
る第1ゲート電極(10)、前記第2ゲート領域(4)
に電気的に接続される第2ゲート電極(11)を形成す
る工程と、 前記半導体基板(1)の裏面側にドレイン電極(13)
を形成する工程とを有してなる炭化珪素半導体装置の製
造方法であって、 前記第2ゲート領域を形成する工程は、 前記半導体層(2)の表層部のうち前記第1ゲート領域
とは異なる部位に、前記第1ゲート領域(3)から所定
間隔離間した第2導電型の第1領域(4a)を形成する
工程と、 前記チャネル層(5)の上又は前記チャネル層(5)の
表層部において、前記第1ゲート領域(3)と対向する
部位を含むように、第2導電型の第2領域(4b)を形
成する工程と、 前記第2領域(4b)と前記第1領域(4a)とをつな
ぐ第2導電型の第3領域(4c)を形成する工程とを有
し、前記第1、第2、第3領域(4a〜4c)にて前記
第2ゲート領域(4)を形成するようになっていること
を特徴とする炭化珪素半導体装置の製造方法。
9. A first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate (1) on a main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide. Forming a first gate region (3) of a second conductivity type having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer (2); and forming the first gate region (3). Forming a first conductivity type channel layer (5) on the semiconductor layer (2); and the first gate region (3) in the channel layer (5).
A first conductivity type source region (6)
Forming a second conductive type second region of the second conductivity type on the channel layer (5) or on the surface layer of the channel layer (5) so as to include a portion facing the first gate region (3). Gate area (4)
Forming a source electrode (9) electrically connected to the source region (5); a first gate electrode (10) electrically connected to the first gate region (3); 2 gate area (4)
Forming a second gate electrode (11) electrically connected to the semiconductor substrate (1); and forming a drain electrode (13) on the back side of the semiconductor substrate (1).
Forming a second gate region, wherein the step of forming the second gate region includes the step of forming the second gate region in the surface layer portion of the semiconductor layer (2). Forming a first region (4a) of a second conductivity type, which is separated from the first gate region (3) by a predetermined distance, in a different portion; and on the channel layer (5) or in the channel layer (5). Forming a second region (4b) of the second conductivity type so as to include a portion facing the first gate region (3) in the surface layer portion; and the second region (4b) and the first region. Forming a third region (4c) of the second conductivity type connecting the second gate region (4a) with the first, second, and third regions (4a to 4c). ) Forming a silicon carbide semiconductor device. .
【請求項10】 前記第3領域(4c)を形成する工程
では、前記チャネル層(5)に第2導電型不純物をイオ
ン注入をすることで前記第3領域(4c)を形成するこ
とを特徴とする請求項9に記載の炭化珪素半導体装置の
製造方法。
10. The step of forming the third region (4c), wherein the third region (4c) is formed by ion-implanting a second conductivity type impurity into the channel layer (5). The method for manufacturing a silicon carbide semiconductor device according to claim 9.
【請求項11】 前記第3領域(4c)を形成する工程
では、前記第2領域(4b)および前記チャネル層
(5)を貫通して前記第1領域(4a)まで達する凹部
(14)を形成したのち、該凹部(14)の内壁表面に
第2導電型不純物をイオン注入することで、前記第3領
域(4c)を形成することを特徴とする請求項9に記載
の炭化珪素半導体装置の製造方法。
11. The step of forming the third region (4c) includes forming a recess (14) penetrating through the second region (4b) and the channel layer (5) and reaching the first region (4a). The silicon carbide semiconductor device according to claim 9, wherein after the formation, the third region (4c) is formed by ion-implanting a second conductivity type impurity into the inner wall surface of the concave portion (14). Manufacturing method.
【請求項12】 前記第1領域(4a)を形成する工程
と前記第1ゲート領域(3)を形成する工程とを同時に
行うことを特徴とする請求項9乃至11のいずれか1つ
に記載の炭化珪素半導体装置の製造方法。
12. The method according to claim 9, wherein the step of forming the first region and the step of forming the first gate region are performed simultaneously. Of manufacturing a silicon carbide semiconductor device.
【請求項13】 前記第1領域(4a)又は前記第3領
域(4c)を形成する工程では、前記第1領域(4a)
又は前記第3領域(4c)が前記第1ゲート領域(3)
よりも深くなるようにすることを特徴とする請求項9乃
至11のいずれか1つに記載の炭化珪素半導体装置の製
造方法。
13. In the step of forming the first region (4a) or the third region (4c), the first region (4a)
Alternatively, the third region (4c) is the first gate region (3).
The method of manufacturing a silicon carbide semiconductor device according to claim 9, wherein the depth is made deeper.
【請求項14】 炭化珪素からなる第1導電型の半導体
基板(1)の主表面上に、この半導体基板(1)よりも
高抵抗な炭化珪素よりなる第1導電型の半導体層(2)
を形成する工程と、 前記半導体層(2)の表層部の所定領域に、所定深さを
有する第2導電型の第1ゲート領域(3)を形成する工
程と、 前記第1ゲート領域(3)および前記半導体層(2)の
上に第1導電型のチャネル層(5)を形成する工程と、 前記チャネル層(5)のうち前記第1ゲート領域(3)
の上に位置する部位に、第1導電型のソース領域(6)
を形成する工程と、 前記チャネル層(5)の上又は前記チャネル層(5)の
表層部において、前記第1ゲート領域(3)と対向する
部位を含むように、第2導電型の第2ゲート領域(4)
を形成する工程と、 前記ソース領域(5)に電気的に接続されるソース電極
(9)、前記第1ゲート領域(3)に電気的に接続され
る第1ゲート電極(10)、前記第2ゲート領域(4)
に電気的に接続される第2ゲート電極(11)を形成す
る工程と、 前記半導体基板(1)の裏面側にドレイン電極(13)
を形成する工程とを有してなる炭化珪素半導体装置の製
造方法であって、 前記第2ゲート領域を形成する工程は、 前記チャネル層(5)の上又は前記チャネル層(5)の
表層部において、前記第1ゲート領域(3)と対向する
部位を含むように、第2導電型の第1領域(4b)を形
成する工程と、 前記第1領域(4b)から前記半導体層(2)に向けて
第2領域(4c)を延設する工程とを有し、前記第1、
第2領域(4b、4c)にて前記第2ゲート領域(4)
を形成するようになっていることを特徴とする炭化珪素
半導体装置の製造方法。
14. A first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate (1) on a main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide.
Forming a first gate region (3) of a second conductivity type having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer (2); and forming the first gate region (3). Forming a first conductivity type channel layer (5) on the semiconductor layer (2); and the first gate region (3) in the channel layer (5).
A first conductivity type source region (6)
Forming a second conductive type second region of the second conductivity type on the channel layer (5) or on the surface layer of the channel layer (5) so as to include a portion facing the first gate region (3). Gate area (4)
Forming a source electrode (9) electrically connected to the source region (5); a first gate electrode (10) electrically connected to the first gate region (3); 2 gate area (4)
Forming a second gate electrode (11) electrically connected to the semiconductor substrate (1); and forming a drain electrode (13) on the back side of the semiconductor substrate (1).
Forming the second gate region, wherein the step of forming the second gate region is performed on the channel layer (5) or a surface layer portion of the channel layer (5). Forming a first region (4b) of the second conductivity type so as to include a portion facing the first gate region (3); and forming the semiconductor layer (2) from the first region (4b). Extending a second region (4c) toward
The second gate region (4) in the second region (4b, 4c)
Forming a silicon carbide semiconductor device.
【請求項15】 前記第2領域(4c)を形成する工程
では、前記第2領域(4c)が前記第1ゲート領域
(3)よりも深くなるようにすることを特徴とする請求
項14に記載の炭化珪素半導体装置の製造方法。
15. The method according to claim 14, wherein in the step of forming the second region (4c), the second region (4c) is made deeper than the first gate region (3). The manufacturing method of the silicon carbide semiconductor device described in the above.
【請求項16】 炭化珪素からなる第1導電型の半導体
基板(1)の主表面上に、この半導体基板(1)よりも
高抵抗な炭化珪素よりなる第1導電型の半導体層(2)
を形成する工程と、 前記半導体層(2)の表層部の所定領域に、所定深さを
有する第2導電型の第1ゲート領域(3)を形成する工
程と、 前記第1ゲート領域(3)および前記半導体層(2)の
上に第1導電型のチャネル層(5)を形成する工程と、 前記チャネル層(5)のうち前記第1ゲート領域(3)
の上に位置する部位に、第1導電型のソース領域(6)
を形成する工程と、 前記チャネル層(5)の上又は前記チャネル層(5)の
表層部において、前記第1ゲート領域(3)と対向する
部位を含むように、第2導電型の第2ゲート領域(4)
を形成する工程と、 前記ソース領域(5)に電気的に接続されるソース電極
(9)、前記第1ゲート領域(3)に電気的に接続され
る第1ゲート電極(10)、前記第2ゲート領域(4)
に電気的に接続される第2ゲート電極(11)を形成す
る工程と、 前記半導体基板(1)の裏面側にドレイン電極(13)
を形成する工程とを有してなる炭化珪素半導体装置の製
造方法であって、 前記半導体層(2)の表層部のうち前記第2ゲート領域
(4)の下方に位置する部位に、前記第1ゲート領域
(3)から前記半導体基板(1)の平面方向に所定間隔
離間して第2導電型の第3ゲート領域(15)を形成す
る工程を有していることを特徴とする炭化珪素半導体装
置の製造方法。
16. A first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate (1) on a main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide.
Forming a first gate region (3) of a second conductivity type having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer (2); and forming the first gate region (3). Forming a first conductivity type channel layer (5) on the semiconductor layer (2); and the first gate region (3) in the channel layer (5).
A first conductivity type source region (6)
Forming a second conductive type second region of the second conductivity type on the channel layer (5) or on the surface layer of the channel layer (5) so as to include a portion facing the first gate region (3). Gate area (4)
Forming a source electrode (9) electrically connected to the source region (5); a first gate electrode (10) electrically connected to the first gate region (3); 2 gate area (4)
Forming a second gate electrode (11) electrically connected to the semiconductor substrate (1); and forming a drain electrode (13) on the back side of the semiconductor substrate (1).
Forming a silicon carbide semiconductor device, the method comprising: forming a portion of the surface layer portion of the semiconductor layer (2) below the second gate region (4); A step of forming a third gate region (15) of the second conductivity type at a predetermined distance from one gate region (3) in the planar direction of the semiconductor substrate (1). A method for manufacturing a semiconductor device.
【請求項17】 前記第3ゲート領域(15)を形成す
る工程では、前記第32ゲート領域(15)が前記第1
ゲート領域(3)よりも深くなるようにすることを特徴
とする請求項16に記載の炭化珪素半導体装置の製造方
法。
17. In the step of forming the third gate region (15), the thirty-second gate region (15) includes the first gate region (15).
17. The method of manufacturing a silicon carbide semiconductor device according to claim 16, wherein the depth is made deeper than the gate region (3).
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