JP2000183293A - 半導体デバイス - Google Patents

半導体デバイス

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JP2000183293A JP11354241A JP35424199A JP2000183293A JP 2000183293 A JP2000183293 A JP 2000183293A JP 11354241 A JP11354241 A JP 11354241A JP 35424199 A JP35424199 A JP 35424199A JP 2000183293 A JP2000183293 A JP 2000183293A
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substrate
decoupling
semiconductor device
noise
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Beroto Didier
ディディール・ベロト
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ST MICROELECTRONICS
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Abstract

(57)【要約】 【課題】 集積回路内の同一基板上に設けられる素子
間の結合ノイズを排除する。 【解決手段】 集積回路は、下部、およびその上に該下
部より重くドーピングされた上層をもつ半導体基板を備
える。基板の上層内に、強信号トランジスタのようなノ
イズエミッタ(ノイズ放出源)と弱信号トランジスタのよ
うなノイズに敏感なレシーバが設けられる。集積回路
は、レシーバの近傍に、少なくとも１つの減結合回路を
含む減結合手段を備える。減結合回路は、基板の下部と
アース接続パッドに接続される。この減結合回路は、誘
導性容量性共振回路であり、その共振周波数は、ノイズ
に敏感なレシーバで処理される信号の周波数に合わせら
れる。従って減結合回路は、あらかじめ決められた周波
数で最小インピーダンスをもつ。こうして、基板に注入
される電荷が共振回路を通してアースに放電される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
に関連し、特に、集積回路内で、BiCMOS技術(バイポー
ラCMOS技術、すなわちバイポーラトランジスタと絶縁ゲ
ート相補型電界効果トランジスタの組み合わせ)に適当
な基板上に設けられるノイズエミッタ(ノイズ放出源)と
ノイズに敏感なレシーバの間の減結合に関連する。
【０００２】
【従来の技術】集積回路内の結合ノイズは、本質的に２
つの根源、すなわち、パッケージおよび回路の金属配線
による電磁気結合並びに基板による電気結合から生じ
る。
【０００３】この発明の目的は、特に基板による電気結
合ノイズの問題を解決することである。
【０００４】詳しく述べると、ノイズエミッタが基板に
電荷を注入するとき、これらは一様に分散され、レシー
バによって拾われることがある。レシーバがこの電気ノ
イズに敏感な場合、その動作が乱されることがある。
【０００５】参考として、この発明でいうノイズエミッ
タとは、例えば基板に電荷を注入する強信号(strong-si
gnal)トランジスタであり、これらの電荷は、例えばノ
イズに敏感なレシーバとして振る舞う弱信号(weak-sign
al)トランジスタによって拾われる。
【０００６】この発明は、非限定的に移動電話の分野で
利用されることが有利である。機能上、移動電話は、無
線周波数受信段の後に典型的に１ナノワットないし100
ナノワットのオーダーの非常に低い電力の信号を処理す
るためのトランジスタをもつ低ノイズ増幅器を備える。
この低ノイズ増幅器の後にミキサーが続く。ミキサー
は、フェーズロックループと関連する電圧制御発振器に
よって出力される信号に基づき周波数変換(transpositi
on)を実施する。フェーズロックループは、局部発振器
によって出力される信号を受け取り、分周器を有する。
【０００７】電圧制御発振器は、例えば100mボルトのオ
ーダーの信号を処理する。一方、フェーズロックループ
は、例えば200mボルトのオーダーの信号を処理し、特に
デジタル部分について、３ボルトで動作するCMOSトラン
ジスタをもつ。これらの信号は、典型的に１ワットのオ
ーダーの電力をもち、この電力は、低ノイズ増幅器によ
って処理される信号の電力と比べて高電力である。従っ
て、この結果として、基板内に、電圧制御発振器に関連
する高周波数アナログノイズおよびフェーズロックルー
プと関連する広帯域デジタルノイズを生じさせる。これ
らの素子がすべて同じ集積回路内に設けられる場合、こ
れらの乱れが組み合わさってホワイトノイズを生じさせ
る。このホワイトノイズのデシベル電力は、低ノイズ増
幅器を乱しやすい。
【０００８】この欠点を克服するため現在考えられてい
る１つの解決法は、低ノイズ増幅器、電圧制御発振器、
フェーズロックループおよびミキサーを別個の集積回路
上に設けることである。参考として、低ノイズ増幅器お
よび電圧制御発振器は、ガリウム砒素基板をもつ２つの
別個の回路上に設けられ、フェーズロックループおよび
ミキサーは、特にBiCMOS技術に適当な１つのシリコン集
積回路上に設けられる。
【０００９】しかし、これは、デバイス全体の面積およ
びその費用の増加を生じさせる。
【００１０】
【発明が解決しようとする課題】この発明の目的は、こ
の問題に対する一層満足の行く解決法を提供することで
ある。この発明は、概して、同一の集積回路内にノイズ
エミッタおよびノイズに敏感なレシーバを設け、エミッ
タとレシーバの間の減結合を保証することを提案する。
言い換えると、この発明の目的は、集積回路の基板内部
を伝搬する結合ノイズを排除することである。
【００１１】
【課題を解決するための手段】従って、この発明は、接
続ワイヤによって金属パッドに接続される接続端子をも
つ集積回路を樹脂カプセル内に備える半導体デバイスを
提案する。
【００１２】この発明の概括的な特徴に従って、集積回
路は、(例えばP-ドープされた)下部、およびその上に該
下部より重くドーピングされた(例えばP+ドープされた)
上層をもつ半導体基板を備える。言い換えると、基板
は、ここでは特にBiCMOS技術に適当な基板である。さら
に集積回路は、例えば強信号トランジスタおよび/また
は電圧制御発振器および/またはフェーズロックループ
のような「ノイズエミッタ(noise emitter)」と呼ばれ
る第１ブロックと、例えば特に低ノイズ増幅器に関連す
るものある弱信号トランジスタのような「ノイズに敏感
(noise-sensitive)」と言われる第２ブロックを備え
る。
【００１３】エミッタ・ブロック、および第２ブロック
すなわちレシーバ・ブロックが基板の上部の中に設けら
れる。用語「ブロック」は、この発明では非常に広い意
味で理解されるべきである。それは、単純なトランジス
タでありえるが、集積回路内に設けられる素子の１つま
たは複数の機能的ブロックでもよい。
【００１４】さらに集積回路は減結合手段を備える。こ
の減結合手段は、第２ブロック(レシーバ・ブロック)の
近傍に設けられ、基板の下部と接続パッドに接続される
少なくとも１つの減結合回路を含む。接続パッドは、ア
ース接続パッドとも呼ばれる、アース接続するためのも
のである。この減結合回路は、あらかじめ決められた周
波数で最小インピーダンスをもつ。
【００１５】言い換えると、あらかじめ決められた周波
数で、(最小インピーダンスをもつ)低インピーダンス経
路が基板内に生じる。この周波数は、例えば移動電話の
場合は950MHzである。従って、ノイズエミッタによって
基板に注入される電荷は、当然ながら上記あらかじめ決
められた周波数でこの最小インピーダンス経路をとり、
アースに放電される。これは、このあらかじめ決められ
た周波数にについてノイズの電力を減少させる。従っ
て、このあらかじめ決められた周波数がノイズに敏感な
レシーバによって処理される信号の周波数に一致する場
合、その動作の乱れが最小限にされる。
【００１６】こうして、特にBiCMOS技術に適当な基板の
狭帯域の減結合が与えられる。
【００１７】この発明の１つの実施形態に従い、減結合
回路は、上記あらかじめ決められた周波数に実質的に等
しい共振周波数をもつ誘導性-容量性回路である。従っ
て、共振周波数で、共振回路のインピーダンスが最小に
なる。
【００１８】半導体パッケージで、集積回路の接続端子
と外部の間の接続は、接続端子とそれに対応する金属パ
ッドの間に溶接される接続ワイヤによって形成される。
さらに、ワイヤおよび接続パッドを含むこの接続は、概
して誘導性である。
【００１９】さらに、この発明の１つの実施形態に従っ
て、減結合回路は、基板の下部と集積回路の接続端子の
間に接続されるキャパシタと、アース接続パッド及び少
なくとも１つの接続ワイヤを含む誘導性接続手段を備え
る。接続ワイヤは、上記接続端子と上記アース接続パッ
ドの間に接続される。
【００２０】接続端子とアースの間の接続のインダクタ
ンスは、あるパーセンテージ以内であることが知られて
おり、概して５%以内である。さらに、乱されるべきで
ない低電力信号のレベルより低いノイズを排除すること
が望まれるあらかじめ決められた周波数が選ばれると、
この共振周波数に対応するキャパシタンスの値が容易に
導き出される。
【００２１】このキャパシタンスは、例えば集積回路の
２つの金属化(メタライゼーション)レベル間の金属/金
属キャパシタを形成することにより、さまざまな手段で
設けることができる。キャパシタの電極の一方は、基板
の下部にバイアによって直接接続され、もう一方の電極
は、バイアによって、接続端子を形成する上側金属化レ
ベルに接続されうる。
【００２２】こういうことなので、キャパシタは、逆バ
イアスされるダイオードによって形成され、このダイオ
ードは、基板の上層内に形成され基板の下部と接触する
半導体ウェルによって形成されることが特に有利であ
る。この半導体ウェルは、基板の下部とは反対のタイプ
の導電性をもつ。この場合、上記アース接続パッドは、
そのDC電圧が調整可能である動的アースに接続される。
【００２３】説明として、当業者であれば、固定の電圧
値をもつ供給面がかなり広いとき、アースに相対するこ
の面のキャパシタンスは非常に高く、周波数が高いとき
この供給面とアース面の間に短絡が生じることが分かる
であろう。これを「動的アース」という。
【００２４】逆バイアスされるダイオードを形成するこ
とによってキャパシタを得ることを提案するこの実施形
態は、キャパシタンスの値の特に精確な調整を可能にす
る。実際に、表面の寸法(形状因子(form factor)および
周長)は、所望の値に非常に近いキャパシタンス値を得
ることを可能にする。さらに、絶縁(減結合)が最大とな
る周波数値の最終的な調整は、外部の動的アースの電圧
(ダイオードのカソード電圧)の値を変更することにより
行うことができる。
【００２５】ノイズの絶縁を行うことが望まれる周波数
が特に高く、例えば2400MHzのオーダーであるとき、誘
導性接続手段が上記接続端子と上記アース接続パッドの
間に接続される複数の接続ワイヤを含むよう対処するこ
とができる。これは、インダクタンスの値を低減するこ
とを可能にする。
【００２６】ある応用の中で、１つまたは複数のノイズ
に敏感なレシーバによって処理される信号が、異なる周
波数をもつことがある。従って、例えば移動電話で、95
0MHz、1800MHz、2400MHzまたはそれ以上の伝送網で動作
する必要が生じることがある。この場合、この発明は、
それぞれ異なるあらかじめ決められた周波数で最小イン
ピーダンスをもつ複数の減結合回路をもつ減結合手段を
設けることにより、基板の広帯域の減結合を達成するこ
とを可能にする。従って、所望の動作周波数の関数とし
て表面の寸法が異なるさまざまなダイオードを設けるこ
とが可能である。
【００２７】そのような実施形態で、減結合回路は、特
に、ノイズエミッタ・ブロックとノイズに敏感なレシー
バ・ブロックの間に並べて設けられることが望ましい。
さらに、最低周波数に関連する減結合回路は、第１ブロ
ック(ノイズエミッタ)に最も近いものであり、最高周波
数と関連する減結合回路は、第２ブロック(ノイズに敏
感)に最も近いものである。言い換えると、エミッタに
最も近いダイオードは、最大共振をもつものである。そ
れは、エミッタとそのダイオードとの間の最小基板抵抗
に影響されるからである。同様に、エミッタから最も遠
いダイオードは、最小共振係数をもつものである。それ
は、最大基板抵抗に影響されるからである。
【００２８】ここで再び、絶縁が最大となる周波数値の
最終的な調整は、さまざまなダイオードが接続される外
部の動的アースのDC電圧値を変更することによって得る
ことができる。
【００２９】上記のように、減結合手段は、ノイズに敏
感なレシーバを最も良く絶縁するよう第２ブロックの近
傍に位置付けられるべきであることが分かる。事実上、
減結合手段がレシーバに近ければ近いほど絶縁が良くな
る。実際には、減結合手段と第２レシーバ・ブロックの
間の距離は、数ミクロン(製作技術に関係する)ないし数
十ミクロン(例えば50ミクロン)である。こういうことな
ので、当業者であれば、用途および最小許容ノイズ除去
に従ってこの距離を容易に調整する方法が分かるであろ
う。
【００３０】実際には、第１ブロック(ノイズエミッタ)
は、基板の上層の第１領域の中に設けられ、第２ブロッ
クおよび減結合手段は、基板の上層の第２領域の中に設
けられる。特に、２つの領域は、基板の上層より重くド
ーピングされ接地される半導体バリア(barrier、壁)に
よって相互に隔てられることが有利である。このような
絶縁は、上述した減結合手段の組み込みと組み合わさっ
て、低周波数から上の周波数にかけてノイズの良好な除
去を得ることを可能にする。
【００３１】この発明の他の利点および特徴は、非制限
的な実施例の詳細な説明および添付の図面から明らかに
なるであろう。
【００３２】
【発明の実施の形態】図1で、参照符号CIは、例えば移
動電話の受信段のさまざまな素子がその中に設けられた
集積回路を示す。より詳しく述べると、この集積回路
は、無線周波数受信ヘッドRFから概して１nWないし１μ
Wの低電力の信号を受信する低ノイズ増幅器LNAを有す
る。移動電話がそのような伝送網に配される場合、その
低電力の信号は、この特定の場合に950MHzで示される周
波数をもつ。こういうことなので、後により詳しく示す
ように、概して1800MHz、2400MHz、または5200MHzとい
う他の周波数も考えることができる。低ノイズ増幅器LN
Aによって出力される信号は、ミキサーMIXの中で混合さ
れる。ミキサーは、電圧制御発振器VCOの出力信号も受
け取る。電圧制御発振器VCOは、入力周波数(例えば950M
Hz)を中心とする信号を出力し、一般にデジタル分周器
をもつフェーズロックループPLLに関連する。例えば水
晶結晶板のような局部発振器OSCは、概して26MHzの基準
周波数信号をフェーズロックループに出力する。この場
合、ミキサーの出力信号の周波数は、0MHzに近い。発振
器VCOは、ここで950MHzを中心とするノイズを引き起こ
し、フェーズロックループは、もっと広い帯域のノイズ
を引き起こす。
【００３３】図2および図3の中で、参照符号BC1、BC2、
BC3およびBC4はそれぞれ、例えば増幅器LNA、ミキサーM
IX、電圧制御発振器VCO、およびフェーズロックループP
LLを組み込んだ基板ブロックを示す。
【００３４】こういうことなので、より一般的に述べる
と、これら図2および図3に関してブロックBC1は、ノイ
ズに敏感なレシーバを組み込んでおり、ブロックBC3、B
C2およびBC4は、ホワイトノイズのようなノイズを放出
しやすいものとする。
【００３５】集積回路CIがその中に設けられた基板SB
は、BiCMOSプロセスで利用できる基板である。この点に
関して、基板は、例えばP型で軽くドーピングされた(P-
ドーピング;ドーパントは概して1014ないし1015atoms.c
m-3、抵抗率は15ohm/cm)下部を含み、この下部の厚さは
概して350ミクロンのオーダーである。一般に基板の後
面は接地される。基板SBは、その表の部分に下部PSBよ
り重くドーピングされた上層CSBをもつ。P型の導電性を
もつこの層CSBは、典型的にP+ドーピング(例えば1018ド
ーパントatoms.cm-3)をもち、抵抗率が0.2ohm/cmのオー
ダーである。この上層の厚さは、概して３ミクロンのオ
ーダーである。当業者であれば、この上層は、特に電界
効果トランジスタの自己発熱の現象(ラッチアップ現象)
を避けることが可能であることが分かるであろう。
【００３６】集積回路の領域Z1-Z4は、ブロックBC1-BC4
がその領域内に設けられており、周囲バリアBRCおよび
内部バリアBRIによって形成される半導体バリアで相互
に隔てられている。バリアBRCおよびバリアBRIは、事実
上、上層CSBと同じ導電性タイプをもつ半導体領域であ
るが、この層CSBよりも重くドーピングされている。従
って、この絶縁バリアのドーピングは、P++ドーピング
(例えば1020atoms.cm-3)である。
【００３７】全体として、この絶縁半導体バリアは、接
続手段ＭＬＢによって外部アース平面に接続される。こ
の絶縁部バリアの機能は後に詳しく述べる。
【００３８】さらに、それぞれの半導体ブロックBCi
は、局部的な半導体リングRLiで囲まれており、このリ
ングもまたP++ドーピングされている。
【００３９】当業者であれば、そのようなリングの機能
は、半導体ブロックの周囲で基板を等電位にして該ブロ
ック内に組み込まれているMOSトランジスタの閾値電圧
の値の片寄り(オフセット)の危険を回避することである
ことが分かるであろう。さらにこの発明は、それぞれの
局部リングRLiを、接続手段MLRiにより個別に接地する
ことを提案する。
【００４０】さらに、ブロックBC3とブロックBC1の間に
配置されるダイオードD1は、集積回路の領域Z1内のブロ
ックBC1の近傍に設けられる。同様に、ダイオードD2も
また、ブロックBC2とブロックBC1の間のブロックBC1の
近傍に設けられる。誘導性接続手段MLD1およびMLD2を介
して共に動的アースDCに接続されるダイオードD1および
D2は、ブロックBC3によって引き起こされるノイズおよ
びブロックBC2およびBC4によって引き起こされるノイズ
から、ブロックBC1を絶縁するための減結合回路を形成
する。
【００４１】それぞれのダイオード(図３にはダイオー
ドD1のみを示す)は、事実上、そのカソードが動的アー
スDCに接続され、そのアノードが基板PSBの下部に接続
されるダイオードである。実際には、このダイオード
は、エピタクシーまたは打ち込みによって得られる基板
の下部とは反対の導電性タイプ(適例ではNウェル)をも
つウェルCD1によって形成することができる。従って、
ダイオードのＰＮ接合が、基板の下部PSBとNドープされ
た領域との境界面に存在する。このダイオードは、キャ
パシタを形成し、キャパシタは、関連する誘導性接続手
段MLDと共に、共振周波数でインピーダンスが最小とな
る共振減結合回路CRSを形成する。減結合回路のインピ
ーダンスは、所与の角周波数をωとすると、次のように
表される。
【００４２】
【数１】
【００４３】ここで、Rは、エミッタとウェルCD1の間の
基板の抵抗を示す。共振周波数でインピーダンスは最小
になり値Rをもつ。減結合回路の共振周波数が、ブロッ
クBC1によって受け取られる信号の周波数に合わせられ
る場合、この周波数に関して最小インピーダンス経路
(図3に破線で示す)が形成される。この周波数で、ノイ
ズエミッタ・ブロックBC3、BC4およびBC2によって基板
の下部に引き起こされる電荷は、この経路を通してアー
スに放電される。
【００４４】図4に概略で示すように、集積回路は、従
来通り接続グリッドの中心プレートPLQ上にあり、この
接続グリッドは、金属接続パッドPTMも有する。アセン
ブリは、樹脂カプセルRS内に保持される。接続端子が、
集積回路の表面上に形成され、バイア(金属相互接続孔)
によって集積回路のさまざまな能動素子に接続される。
これらの多様な接続端子は、溶接される接続ワイヤによ
って、中心プレートPLQまたは直接に金属パッドPTMに接
続される。接続ワイヤおよび関連する金属接続パッド
は、そのインダクタンス値が数パーセント以内であるこ
とが分かる誘導性接続手段を形成する。参考として、接
続ワイヤのインダクタンスは、概して３ナノヘンリーの
オーダーであり、金属接続パッドのインダクタンスは、
２ナノヘンリーのオーダーである。
【００４５】ωが動作周波数Ｆに関する角周波数である
場合(ω=2πF)、キャパシタンスCは、次式(1)によって
得られる。
【００４６】
【数２】
【００４７】実際に、キャパシタンスの上記値を得るた
め、ウェルの大きさおよびその形状因子が既知の方法で
求められる。こうして得られる共振回路の共振周波数の
精確な調整、すなわちノイズを除去することが望まれる
動作周波数の精確な調整は、接続端子PLCD1に接続され
た接続パッドPTMD1にかかる電圧DCの値を調節すること
によって実施される。接続端子PLCD1は、それ自体ダイ
オードD1に接続されている。
【００４８】ダイオードD2についても同じ方法が採用さ
れる。
【００４９】ダイオードD1およびD2は、ノイズに敏感な
ブロックBC1の近傍に位置付けられるべきである。これ
らのダイオードがブロックBC1に近ければ近いほど、絶
縁は良くなる。こういうことなので、実際には、数ミク
ロンないし数十ミクロンの距離が満足な結果を与えるこ
とが分かった。
【００５０】図5に、ノイズ除去を示す。１つまたは複
数のノイズエミッタ・ブロックが、電力レベルP0をもつ
ホワイトノイズを基板内にもたらすものとする。さら
に、ブロックBC1によって受け取られ処理される信号の
周波数は、周波数F1(例えば950MHz)であるとする。従っ
て、ダイオードD1およびD2は、その共振周波数が周波数
F1に対応する共振回路を得るのに必要な大きさに形成さ
れる。絶縁バリアBRCおよびBRIがない場合、図5の曲線C
Oが得られる。すなわち、ノイズ電力は、ブロックBC1
(適例では低レベル増幅器)の感度レベルより低いレベル
P1まで減少する。外部アースに接続される絶縁バリアBR
CおよびBRIの存在並びに個別に接地される局部リングの
存在は、曲線C1を得ることを可能にする。曲線C1は、低
周波数でも良好な除去を表し、周波数F1でレベルP1より
低いノイズレベルP2を得ることを可能にする。
【００５１】ノイズに敏感なブロックが、例えば950MH
z、1800MHz、2400MHz、または5200MHzのネットワークに
接続される移動電話のように、異なる動作周波数をもつ
信号を処理しようとするとき、この発明は、基板の広帯
域の減結合をもたらすことを可能にする。より詳しく述
べると、図6に示すように、減結合手段は、動作周波数
と同じく多くの共振回路からなる。簡潔にするため、図
6に周波数950MHzおよび1800MHzに対応する２つのダイオ
ードD10およびD11のみを示す。概して、ブロックBC1に
最も近いダイオードとの距離は、数ミクロンないし数十
ミクロンである。最低動作周波数に関連するダイオード
は、ブロックBC1から最も離れたところにあり、最高動
作周波数に関連するダイオードは、ブロックBC1に最も
近いところに位置付けられる。こうして、絶縁が最大と
なる周波数の組が得られる。
【００５２】従って、この発明は、特定の大きさのダイ
オードを使用し、それらダイオードを、ホワイトノイズ
を放出する１つまたは複数のブロックと、ある周波数帯
でノイズに敏感な別のブロックとの間に位置付けること
によって、廉価なパッケージを使用しながら実質的に絶
縁を改善することを可能にする。
【００５３】
【発明の効果】本発明によれば、集積回路の同一の基板
内に設けられるノイズエミッタとノイズレシーバの間の
結合ノイズを排除することができる。
【図面の簡単な説明】
【図１】この発明に従って集積回路内に組み込まれる移
動電話の応用に対応する機能ブロックのブロック図。
【図２】集積回路の基板の中に図１の多様なブロックが
設けられる形態を示す概略図。
【図３】図2のラインIII-IIIの断面図。
【図４】この発明に従う減結合手段の誘導性接続手段を
示す概略図。
【図５】この発明に従うデバイスによって得られるノイ
ズ除去を示す図。
【図６】この発明に従うデバイスの別の形態を部分的に
示す概略図。
【符号の説明】
CI 集積回路 PS 半導体基板 PSB 基板の下部 CSB 基板の上層 BC1，BC2，BC3，BC4 半導体ブロック CRS 減結合回路 CD1 半導体ウェル D1,D2,D10,D11 ダイオード PLCD1 接続端子 PTMD1 アース接続パッド FLD1 接続ワイヤ MLD1 誘導性接続手段

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】接続ワイヤによって金属パッドに接続され
    る接続端子を有する集積回路を樹脂カプセル内にもつ半
    導体デバイスであって、 下部より重くドーピングされた上層内に第１ブロックお
    よび第２ブロックが設けられた半導体基板と、 上記第２ブロックの近傍に設けられ、上記下部および接
    地されるアース接続パッドに接続され、あらかじめ決め
    られた周波数で最小インピーダンスをもつ少なくとも１
    つの減結合回路をもつ減結合手段と、を備えることを特
    徴とする半導体デバイス。
  2. 【請求項２】上記減結合回路は、上記あらかじめ決めら
    れた周波数に実質的に等しい共振周波数をもつ誘導性容
    量性共振回路をもつことを特徴とする、請求項１に記載
    の半導体デバイス。
  3. 【請求項３】上記減結合回路は、上記基板の下部と上記
    集積回路の接続端子の間に接続されたキャパシタと、上
    記アース接続パッドおよび少なくとも１つの接続ワイヤ
    を含み、該接続ワイヤが該接続端子と該アース接続パッ
    ドの間に接続された誘導性接続手段を備えることを特徴
    とする、請求項２の半導体デバイス。
  4. 【請求項４】上記キャパシタは、半導体ウェルによって
    形成される逆バイアスされるダイオードからなり、上記
    半導体ウェルは、上記基板の上層内に形成され、上記基
    板の下部と接触し、上記基板の下部と反対のタイプの導
    電性をもち、上記アース接続パッドは、DC電圧が調整可
    能である動的アースに接続されることを特徴とする、請
    求項３に記載の半導体デバイス。
  5. 【請求項５】上記半導体ウェルの表面の寸法は、キャパ
    シタンスの値を定める、請求項４に記載の半導体デバイ
    ス。
  6. 【請求項６】上記誘導性接続手段は、上記接続端子と上
    記アース接続パッドの間に接続される複数の接続ワイヤ
    を含む、請求項３、請求項４または請求項５のいずれか
    に記載の半導体デバイス。
  7. 【請求項７】上記減結合手段は、それぞれのあらかじめ
    決められた周波数で最小インピーダンスをもつ複数の減
    結合回路を備える、請求項１ないし請求項６のいずれか
    に記載の半導体デバイス。
  8. 【請求項８】上記減結合回路は、上記第１ブロックと上
    記第２ブロックの間に並べて設けられ、最低周波数に関
    連する減結合回路は、上記第１ブロックに最も近いとこ
    ろにあり、最高周波数に関連する減結合回路は、上記第
    ２ブロックに最も近いところにあることを特徴とする、
    請求項７に記載の半導体デバイス。
  9. 【請求項９】上記減結合手段と上記第２ブロックの間の
    距離は、数ミクロンないし数十ミクロンであることを特
    徴とする、請求項１ないし請求項８のいずれかに記載の
    半導体デバイス。
  10. 【請求項１０】上記第１ブロックは、上記基板の上層の
    第１領域内に設けられ、上記第２ブロックおよび上記減
    結合手段は、上記基板の上層の第２領域内に設けられ、
    これら２つの領域は、上記基板の上層より重くドーピン
    グされ接地される半導体バリアによって相互に隔てられ
    ていることを特徴とする、請求項１ないし請求項９のい
    ずれかに記載の半導体デバイス。
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