JP2000166237A - 高周波数トラックアンドホ―ルド全波整流器 - Google Patents
高周波数トラックアンドホ―ルド全波整流器Info
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Abstract
(57)【要約】
【課題】 差動アナログ信号の振幅をモニタする改良し
た全波整流器を提供する。 【解決手段】 本発明全波整流器は、差動トラックアン
ドホールド段（Ｔ＆Ｈ）と、第一差動出力増幅器（ＡＭ
Ｐ）と、差動双安定回路（ＬＡＴＣＨ−ＥＣＬ）と、第
二多重化増幅器（Ａｎａｌｏｇ−Ａｍｐ ＭＵＸ）と、
タイミング回路（タイミングクロック）とを有してい
る。
た全波整流器を提供する。 【解決手段】 本発明全波整流器は、差動トラックアン
ドホールド段（Ｔ＆Ｈ）と、第一差動出力増幅器（ＡＭ
Ｐ）と、差動双安定回路（ＬＡＴＣＨ−ＥＣＬ）と、第
二多重化増幅器（Ａｎａｌｏｇ−Ａｍｐ ＭＵＸ）と、
タイミング回路（タイミングクロック）とを有してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、アナログ信
号を処理する回路に関するものであって、更に詳細に
は、特にアナログ／デジタル変換器においてアナログ信
号振幅をモニタする整流・積分回路に関するものであ
る。
号を処理する回路に関するものであって、更に詳細に
は、特にアナログ／デジタル変換器においてアナログ信
号振幅をモニタする整流・積分回路に関するものであ
る。
【０００２】本発明は、特に、典型的にはパソコンのハ
ードディスクドライブ（ＨＤＤ）におけるディスクから
データを読取るためのサーボループにおいて効果的なも
のであるが、適用分野はそれに限られるべきものではな
い。
ードディスクドライブ（ＨＤＤ）におけるディスクから
データを読取るためのサーボループにおいて効果的なも
のであるが、適用分野はそれに限られるべきものではな
い。
【０００３】
【従来の技術】多くの適用例において、信号の受信を最
適化させるために、ある入力端において受取られた高周
波数信号（１０ＭＨｚ以上）の振幅をモニタすることが
必要である。しばしば、必要な最適化調節を実施するサ
ーボループの装置は、デジタル的に制御され、且つこの
ことは、高周波数入力信号の振幅を表わすアナログ信号
をデジタル値（信号）へ変換することの必要性を暗示し
ている。
適化させるために、ある入力端において受取られた高周
波数信号（１０ＭＨｚ以上）の振幅をモニタすることが
必要である。しばしば、必要な最適化調節を実施するサ
ーボループの装置は、デジタル的に制御され、且つこの
ことは、高周波数入力信号の振幅を表わすアナログ信号
をデジタル値（信号）へ変換することの必要性を暗示し
ている。
【０００４】パソコンの大量記憶装置（ＨＤＤ）の読取
／書込ヘッドを整合させるために使用される数値サーボ
アクチュエータの制御ループに対する信号振幅検知器の
典型的な例を図１に示してある。別個のヘッドから発生
する信号の振幅は夫々のディスクトラック上のヘッドの
整合状態の大きさを表わす。従って、高周波数信号の振
幅を表わすアナログ信号がアナログ・デジタル変換器へ
供給され、その出力は該ヘッドの位置決めモータに命令
を与えるために使用される。
／書込ヘッドを整合させるために使用される数値サーボ
アクチュエータの制御ループに対する信号振幅検知器の
典型的な例を図１に示してある。別個のヘッドから発生
する信号の振幅は夫々のディスクトラック上のヘッドの
整合状態の大きさを表わす。従って、高周波数信号の振
幅を表わすアナログ信号がアナログ・デジタル変換器へ
供給され、その出力は該ヘッドの位置決めモータに命令
を与えるために使用される。
【０００５】高周波数信号の振幅は、ピーク検知器を使
用して決定することが可能であり、その基本的な構成を
図２に示してある。通常、それは入力信号の最大レベル
をコンデンサ上に格納するためにオペアンプを使用す
る。然しながら、該信号の周波数は比較的高いので（１
０ＭＨｚ以上）、スルーレートに関する過酷な性能がオ
ペアンプから要求され、且つこのことは、しばしば、許
容不可能な程度に高い電力消費及び寸法の大きな構成要
素を必要とする。
用して決定することが可能であり、その基本的な構成を
図２に示してある。通常、それは入力信号の最大レベル
をコンデンサ上に格納するためにオペアンプを使用す
る。然しながら、該信号の周波数は比較的高いので（１
０ＭＨｚ以上）、スルーレートに関する過酷な性能がオ
ペアンプから要求され、且つこのことは、しばしば、許
容不可能な程度に高い電力消費及び寸法の大きな構成要
素を必要とする。
【０００６】このアプローチの更なる欠点は、ノイズ除
去が乏しく且つ擾乱が究極的には出力デジタルストリー
ムにおいてエラーを発生させるということである。
去が乏しく且つ擾乱が究極的には出力デジタルストリー
ムにおいてエラーを発生させるということである。
【０００７】公知の別のアプローチは、図３に示した方
法に従って、信号を整流し、次いで積分することによっ
て振幅を検知するものである。図２の場合と比較して、
ノイズは積分によって調停されるので、ノイズの除去は
かなり改善される。図３に示したように、古典的な全波
整流器と積分用コンデンサが使用される。入力電圧はオ
ペアンプによって電流へ変換され且つその電流は共通ダ
イオードブリッジによって整流され且つ出力コンデンサ
上で積分される。然しながら、適切な精度を得るために
は、オペアンプの通過帯域及び利得（ＧＢＷ）の条件が
厳しい。
法に従って、信号を整流し、次いで積分することによっ
て振幅を検知するものである。図２の場合と比較して、
ノイズは積分によって調停されるので、ノイズの除去は
かなり改善される。図３に示したように、古典的な全波
整流器と積分用コンデンサが使用される。入力電圧はオ
ペアンプによって電流へ変換され且つその電流は共通ダ
イオードブリッジによって整流され且つ出力コンデンサ
上で積分される。然しながら、適切な精度を得るために
は、オペアンプの通過帯域及び利得（ＧＢＷ）の条件が
厳しい。
【０００８】Ｍｉｃｈｅｌ Ｓ． Ｊ． Ｓｔｅｙａｅ
ｒｔ ｅｔ ａｌ．著「ハードディスクサーボループに
おける振幅検知器用のＣＭＯＳ整流器・積分器（Ａ Ｃ
ＭＯＳ Ｒｅｃｔｉｆｉｅｒ−Ｉｎｔｅｇｒａｔｏｒ
ｆｏｒ ＡｍｐｌｉｔｕｄｅＤｅｔｅｃｔｉｏｎ ｉｎ
Ｈａｒｄ Ｄｉｓｋ Ｓｅｒｖｏ Ｌｏｏｐｓ）」、
ＩＥＥＥ・ジャーナル・オブ・ソリッド・ステート・サ
ーキッツ、Ｖｏｌ．３０、Ｎｏ．７、１９９５年７月の
文献は、特に、ＨＤＤサーボループにおける振幅検知器
として作用するのに適した高周波数信号用の整流器・積
分器ＣＭＯＳ回路を記載している。この場合において
も、オペアンプは、極めて厳しい通過帯域及び利得条件
を満足せねばならない。一般的に、正弦波入力信号がＦ
0周波数を有するものと仮定すると、システムは、２＊
Ｆ0より大きなアナログ通過帯域を必要とする。尚、ア
ステリスクの記号は通常の乗算記号の意味である。
ｒｔ ｅｔ ａｌ．著「ハードディスクサーボループに
おける振幅検知器用のＣＭＯＳ整流器・積分器（Ａ Ｃ
ＭＯＳ Ｒｅｃｔｉｆｉｅｒ−Ｉｎｔｅｇｒａｔｏｒ
ｆｏｒ ＡｍｐｌｉｔｕｄｅＤｅｔｅｃｔｉｏｎ ｉｎ
Ｈａｒｄ Ｄｉｓｋ Ｓｅｒｖｏ Ｌｏｏｐｓ）」、
ＩＥＥＥ・ジャーナル・オブ・ソリッド・ステート・サ
ーキッツ、Ｖｏｌ．３０、Ｎｏ．７、１９９５年７月の
文献は、特に、ＨＤＤサーボループにおける振幅検知器
として作用するのに適した高周波数信号用の整流器・積
分器ＣＭＯＳ回路を記載している。この場合において
も、オペアンプは、極めて厳しい通過帯域及び利得条件
を満足せねばならない。一般的に、正弦波入力信号がＦ
0周波数を有するものと仮定すると、システムは、２＊
Ｆ0より大きなアナログ通過帯域を必要とする。尚、ア
ステリスクの記号は通常の乗算記号の意味である。
【０００９】ますます高い周波数信号（例えば、ＨＤＤ
ヘッドから発生する１０ＭＨｚ以上）を取扱うための多
くの適用例における傾向は、特性を調節することを必要
とし、そのことは、通常、より大きな電力消費を暗示
し、且つ高精度を達成するために、シリコン上において
比較的大きな集積化面積を必要とする。
ヘッドから発生する１０ＭＨｚ以上）を取扱うための多
くの適用例における傾向は、特性を調節することを必要
とし、そのことは、通常、より大きな電力消費を暗示
し、且つ高精度を達成するために、シリコン上において
比較的大きな集積化面積を必要とする。
【００１０】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した全波整流器を提供することを目的
とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した全波整流器を提供することを目的
とする。
【００１１】
【課題を解決するための手段】高周波数信号に対する振
幅検知器回路の条件を満足することの増大する困難性に
対処するために、本発明によれば、いわゆるトラックア
ンドホールド回路（以下、Ｔ＆Ｈと略称する）及びＥＣ
Ｌラッチとして一般的に知られている公知の双安定回路
を使用するものであり、それらは、マスタークロック信
号からＴ＆Ｈ及びＥＣＬラッチ用の適宜の制御信号を派
生する専用のタイミング回路によって機能的に制御され
るものであり、且つトラックアンドホールド回路によっ
て出力された信号が入力端に供給される多重化アナログ
増幅器の出力信号の符号に関する情報を有する同一の双
安定回路によって供給される多重化制御信号によって多
重化されるアナログ増幅器を使用するものである。
幅検知器回路の条件を満足することの増大する困難性に
対処するために、本発明によれば、いわゆるトラックア
ンドホールド回路（以下、Ｔ＆Ｈと略称する）及びＥＣ
Ｌラッチとして一般的に知られている公知の双安定回路
を使用するものであり、それらは、マスタークロック信
号からＴ＆Ｈ及びＥＣＬラッチ用の適宜の制御信号を派
生する専用のタイミング回路によって機能的に制御され
るものであり、且つトラックアンドホールド回路によっ
て出力された信号が入力端に供給される多重化アナログ
増幅器の出力信号の符号に関する情報を有する同一の双
安定回路によって供給される多重化制御信号によって多
重化されるアナログ増幅器を使用するものである。
【００１２】
【発明の実施の形態】添付の図面及び以下の説明は、差
動アナログ信号用の処理回路の好適実施例に関するもの
である。何故ならば、そのような処理回路は、高調波及
び動的歪みを減少させるという具体的な利点を有するこ
とのみならず、種々のステージ即ち段を結合させた場合
の現象をオフセットするために発生される問題を防止す
るために優先的に使用されるからである。
動アナログ信号用の処理回路の好適実施例に関するもの
である。何故ならば、そのような処理回路は、高調波及
び動的歪みを減少させるという具体的な利点を有するこ
とのみならず、種々のステージ即ち段を結合させた場合
の現象をオフセットするために発生される問題を防止す
るために優先的に使用されるからである。
【００１３】以下の説明において使用される用語及び記
号の意味を明らかにするために、図７ｂはアナログ差動
信号（例えば、正弦波）ＩＮDIFF即ち（ＩＮ＋，ＩＮ
−）を図示しており、それは図７ａの２つのシングルエ
ンド型信号ＩＮ＋及びＩＮ−の間の差に対応している。
同様に、図８ｂはデジタルＥＣＬ差動信号ＳDIFF即ち
（Ｓ＋，Ｓ−）を図示しており、それは図８ａの２つの
シングルエンド型デジタル信号Ｓ＋及びＳ−の間の差に
対応している。
号の意味を明らかにするために、図７ｂはアナログ差動
信号（例えば、正弦波）ＩＮDIFF即ち（ＩＮ＋，ＩＮ
−）を図示しており、それは図７ａの２つのシングルエ
ンド型信号ＩＮ＋及びＩＮ−の間の差に対応している。
同様に、図８ｂはデジタルＥＣＬ差動信号ＳDIFF即ち
（Ｓ＋，Ｓ−）を図示しており、それは図８ａの２つの
シングルエンド型デジタル信号Ｓ＋及びＳ−の間の差に
対応している。
【００１４】両方の例において、シングルエンド型信号
は共通電圧モードＶCNを参照するものであるが、対応す
る差動信号はゼロ電圧を基準としており、尚Ａ及び２Ａ
は相対的な信号振幅である。
は共通電圧モードＶCNを参照するものであるが、対応す
る差動信号はゼロ電圧を基準としており、尚Ａ及び２Ａ
は相対的な信号振幅である。
【００１５】図１の基本的な構成を参照し且つ図２に示
した本発明の回路を構成する異なる機能的ブロックのタ
イミング信号を示した線図を参照すると、本発明システ
ムは２つの基本的な機能的フェーズ、即ちトラック（Ｔ
ＲＡＣＫ）フェーズとホールド（ＨＯＬＤ）フェーズと
の２つのフェーズを有している。
した本発明の回路を構成する異なる機能的ブロックのタ
イミング信号を示した線図を参照すると、本発明システ
ムは２つの基本的な機能的フェーズ、即ちトラック（Ｔ
ＲＡＣＫ）フェーズとホールド（ＨＯＬＤ）フェーズと
の２つのフェーズを有している。
【００１６】トラックフェーズ 本回路のこの機能的フェーズは、高論理レベル（即ち、
ＴＣｌｋ＋が高且つＴＣｌｋ−が低）における第一差動
タイミング信号（ＴＣｌｋ＋及びＴＣｌｋ）によって定
義される。差動アナログ入力信号（ＩＮ＋，ＩＮ−）は
トラッキングされ且つ究極的にトラックアンドホールド
段によって増幅される。
ＴＣｌｋ＋が高且つＴＣｌｋ−が低）における第一差動
タイミング信号（ＴＣｌｋ＋及びＴＣｌｋ）によって定
義される。差動アナログ入力信号（ＩＮ＋，ＩＮ−）は
トラッキングされ且つ究極的にトラックアンドホールド
段によって増幅される。
【００１７】非線形特性を有するＡｍｐ増幅器は、トラ
ックアンドホールド段の差動出力端上に存在する信号を
増幅し双安定段ＬＡＴＣＨ−ＥＣＬへ供給し、該双安定
段は、相対的なタイミング差動信号（ＤＣｌｋ＋，ＤＣ
ｌｋ−）が高レベルにある場合に、透明な態様で機能す
る。
ックアンドホールド段の差動出力端上に存在する信号を
増幅し双安定段ＬＡＴＣＨ−ＥＣＬへ供給し、該双安定
段は、相対的なタイミング差動信号（ＤＣｌｋ＋，ＤＣ
ｌｋ−）が高レベルにある場合に、透明な態様で機能す
る。
【００１８】これらの条件において、双安定回路の出力
端に存在する差動制御信号（Ｓ＋，Ｓ−）は、既に、こ
の動作フェーズにおいて、入力信号の符号に関する情報
を与え、実際に、（Ｓ＋，Ｓ−）は、（Ａｔ＆ｈ＊Ａａ
ｍｐ＊Ａｌａｔｃｈ＊ＩＮ＋，Ａｔ＆ｈ＊Ａａｍｐ＊Ａ
ｌａｔｃｈ＊ＩＮ−）であり、即ち、 （Ｓ＋，Ｓ−）＝（ＩＮ＋，ＩＮ）＊Ａｔ＆ｈ＊Ａａｍ
ｐ＊Ａｌａｔｃｈ） である。
端に存在する差動制御信号（Ｓ＋，Ｓ−）は、既に、こ
の動作フェーズにおいて、入力信号の符号に関する情報
を与え、実際に、（Ｓ＋，Ｓ−）は、（Ａｔ＆ｈ＊Ａａ
ｍｐ＊Ａｌａｔｃｈ＊ＩＮ＋，Ａｔ＆ｈ＊Ａａｍｐ＊Ａ
ｌａｔｃｈ＊ＩＮ−）であり、即ち、 （Ｓ＋，Ｓ−）＝（ＩＮ＋，ＩＮ）＊Ａｔ＆ｈ＊Ａａｍ
ｐ＊Ａｌａｔｃｈ） である。
【００１９】差動アナログ入力信号（ＩＮ＋，ＩＮ−）
が小さ過ぎる場合には、差動制御信号（Ｓ＋，Ｓ−）は
未解決のゾーン内にあり、即ち、差動信号（Ｓ＋，Ｓ
−）は適切な論理高レベル（２Ａ）にも又は適切な論理
低レベル（−２Ａ）にもなく、且つ、従って、多重化差
動増幅器Ａｎａｌｏｇ−Ａｍｐ ＭＵＸは以下の如くに
定義することの可能なその機能を実行することは不可能
である。即ち、 ※ 差動制御信号（Ｓ＋，Ｓ−）が高レベルにある場合
には、差動アナログ出力信号（ＯＵＴ＋，ＯＵＴ−）は
（Ａｔｈ＊ＡｎａｌｏｇＭＵＸ＊ＩＮ＋，Ａｔｈ＊Ａｎ
ａｌｏｇＭＵＸ＊ＩＮ−）と等価であり、 ※ （Ｓ＋，Ｓ−）が低レベルにある場合には、（ＯＵ
Ｔ＋，ＯＵＴ−）は（Ａｔｈ＊ＡｎａｌｏｇＭｕｇ＊Ｉ
Ｎ＋，Ａｔｈ＊ＡｎａｌｏｇＭｕｇ＊ＩＮ−）と等価で
ある。
が小さ過ぎる場合には、差動制御信号（Ｓ＋，Ｓ−）は
未解決のゾーン内にあり、即ち、差動信号（Ｓ＋，Ｓ
−）は適切な論理高レベル（２Ａ）にも又は適切な論理
低レベル（−２Ａ）にもなく、且つ、従って、多重化差
動増幅器Ａｎａｌｏｇ−Ａｍｐ ＭＵＸは以下の如くに
定義することの可能なその機能を実行することは不可能
である。即ち、 ※ 差動制御信号（Ｓ＋，Ｓ−）が高レベルにある場合
には、差動アナログ出力信号（ＯＵＴ＋，ＯＵＴ−）は
（Ａｔｈ＊ＡｎａｌｏｇＭＵＸ＊ＩＮ＋，Ａｔｈ＊Ａｎ
ａｌｏｇＭＵＸ＊ＩＮ−）と等価であり、 ※ （Ｓ＋，Ｓ−）が低レベルにある場合には、（ＯＵ
Ｔ＋，ＯＵＴ−）は（Ａｔｈ＊ＡｎａｌｏｇＭｕｇ＊Ｉ
Ｎ＋，Ａｔｈ＊ＡｎａｌｏｇＭｕｇ＊ＩＮ−）と等価で
ある。
【００２０】ホールドフェーズ（格納） この動作フェーズ期間中において、差動タイミング信号
（ＴＣｌｋ＋，ＴＣｌｋ−）は低レベルにある（即ち、
ＴＣｌｋ＋が低であり且つＴＣｌｋ−が高である）。ト
ラックアンドホールド回路（Ｔ＆Ｈ）はその出力端に存
在する差動信号を格納し、それは、Ａｍｐ段によって増
幅され、且つ双安定ＬＡＴＣＨ−ＥＣＬ回路の入力端に
存在する。
（ＴＣｌｋ＋，ＴＣｌｋ−）は低レベルにある（即ち、
ＴＣｌｋ＋が低であり且つＴＣｌｋ−が高である）。ト
ラックアンドホールド回路（Ｔ＆Ｈ）はその出力端に存
在する差動信号を格納し、それは、Ａｍｐ段によって増
幅され、且つ双安定ＬＡＴＣＨ−ＥＣＬ回路の入力端に
存在する。
【００２１】遅延時間期間（ＤＴ）の後に、ラッチは、
それ自身の差動タイミング信号（ＤＣｌｋ＋，ＤＣｌｋ
−）が低レベルに到達することを判別し、従って、回路
ＬＡＴＣＨ−ＥＣＬは強制的に再生機能モードとされ、
従って差動タイミング信号（Ｓ＋，Ｓ−）を固定し、そ
れは差動信号（ＩＮ＋，ＩＮ−）＊（Ａｔ＆ｈ＊Ａａｍ
ｐ＊ｅｘｐ（時間期間に対し、尚（ＤＣｌｋ＋，ＤＣｌ
ｋ−）は低レベル／Ｋ）に対応しており、尚Ｋは回路の
特定の構成に依存する定数である。
それ自身の差動タイミング信号（ＤＣｌｋ＋，ＤＣｌｋ
−）が低レベルに到達することを判別し、従って、回路
ＬＡＴＣＨ−ＥＣＬは強制的に再生機能モードとされ、
従って差動タイミング信号（Ｓ＋，Ｓ−）を固定し、そ
れは差動信号（ＩＮ＋，ＩＮ−）＊（Ａｔ＆ｈ＊Ａａｍ
ｐ＊ｅｘｐ（時間期間に対し、尚（ＤＣｌｋ＋，ＤＣｌ
ｋ−）は低レベル／Ｋ）に対応しており、尚Ｋは回路の
特定の構成に依存する定数である。
【００２２】このように、差動制御信号を（Ｓ＋，Ｓ
−）は、差動増幅器Ａｎａｌｏｇ−Ａｍｐ ＭＵＸの正
しい機能を行うためのＥＣＬ信号を供給する。基本的
に、本システムは、図３の概略図において破線特性で表
わしたように、小さな入力信号に対し、不連続点周りに
おいて、モジュラス（ＭＯＤＵＬＡＳ）関数の形状（振
幅）に関する頻発するエラーの影響を受けることなし
に、サンプルした信号に関してモジュラス機能（即ち、
振幅値の抽出）を実行する。
−）は、差動増幅器Ａｎａｌｏｇ−Ａｍｐ ＭＵＸの正
しい機能を行うためのＥＣＬ信号を供給する。基本的
に、本システムは、図３の概略図において破線特性で表
わしたように、小さな入力信号に対し、不連続点周りに
おいて、モジュラス（ＭＯＤＵＬＡＳ）関数の形状（振
幅）に関する頻発するエラーの影響を受けることなし
に、サンプルした信号に関してモジュラス機能（即ち、
振幅値の抽出）を実行する。
【００２３】本発明システムの更なる利点は、増幅器、
即ちＡＭＰ及びＡｎａｌｏｇ−Ａｍｐ ＭＵＸの通過帯
域条件を著しく減少させ、且つトラックアンドホールド
段の通過帯域が単に差動アナログ入力信号（ＩＮ＋，Ｉ
Ｎ−）を正しくサンプルするのに充分なものであること
を必要とするに過ぎないものとしていることである。結
果的に得られる効果としては、電力消費が著しく減少さ
れ且つホールドフェーズ期間中に双安定回路ＬＡＴＣＨ
−ＥＣＬによって内在的に保持されている非常に高い利
得のために、実際上理想的な特性のモジュラス機能が実
現される。
即ちＡＭＰ及びＡｎａｌｏｇ−Ａｍｐ ＭＵＸの通過帯
域条件を著しく減少させ、且つトラックアンドホールド
段の通過帯域が単に差動アナログ入力信号（ＩＮ＋，Ｉ
Ｎ−）を正しくサンプルするのに充分なものであること
を必要とするに過ぎないものとしていることである。結
果的に得られる効果としては、電力消費が著しく減少さ
れ且つホールドフェーズ期間中に双安定回路ＬＡＴＣＨ
−ＥＣＬによって内在的に保持されている非常に高い利
得のために、実際上理想的な特性のモジュラス機能が実
現される。
【００２４】何等制限的意図を有するものではなく単に
例示的なものとして、図４，５，６は、夫々、Ａｎａｌ
ｏｇ−Ａｍｐ ＭＵＸ、ＬＡＴＣＨ−ＥＣＬ、Ｔ＆Ｈブ
ロックの回路の具体例を示している。図４，５，６の回
路は、当業者にとって自明なものであり、本発明の振幅
検知器を完全に理解するために本発明システムの機能的
回路のこれら具体的な実施例の詳細な説明は余分なもの
と思われ、且つ、本発明システムによって必要とされる
同一の機能を実施する限り異なる回路を使用することも
可能であることから、その詳細な説明は割愛する。
例示的なものとして、図４，５，６は、夫々、Ａｎａｌ
ｏｇ−Ａｍｐ ＭＵＸ、ＬＡＴＣＨ−ＥＣＬ、Ｔ＆Ｈブ
ロックの回路の具体例を示している。図４，５，６の回
路は、当業者にとって自明なものであり、本発明の振幅
検知器を完全に理解するために本発明システムの機能的
回路のこれら具体的な実施例の詳細な説明は余分なもの
と思われ、且つ、本発明システムによって必要とされる
同一の機能を実施する限り異なる回路を使用することも
可能であることから、その詳細な説明は割愛する。
【００２５】図２に示した特性を有する適宜のタイミン
グブロックの実際的な具体例の説明も本発明システムの
完全な理解のためには余分なものである。何故ならば、
マスタークロック信号から派生されるタイミング信号の
発生は任意のデジタルシステムを設計する上で常識的な
ことだからである。
グブロックの実際的な具体例の説明も本発明システムの
完全な理解のためには余分なものである。何故ならば、
マスタークロック信号から派生されるタイミング信号の
発生は任意のデジタルシステムを設計する上で常識的な
ことだからである。
【００２６】図１の実際的な適用例に基づいて、マスタ
ー差動クロック信号（Ｃｌｋ＋，Ｃｌｋ−）が差動入力
信号の周波数から得られ、一方本発明回路は図１の振幅
検知器ブロックを機能的に置換するものである。
ー差動クロック信号（Ｃｌｋ＋，Ｃｌｋ−）が差動入力
信号の周波数から得られ、一方本発明回路は図１の振幅
検知器ブロックを機能的に置換するものである。
【００２７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の回路の基本的構造を示した概略図。
【図２】 本発明回路の種々の機能的ブロックのタイミ
ング信号の波形を示した波形線図。
ング信号の波形を示した波形線図。
【図３】 従来技術の検知器の特性と本発明の振幅検知
器の特性とを比較した概略図。
器の特性とを比較した概略図。
【図４】 本発明の回路において使用することの可能な
多重化差動増幅器の回路図。
多重化差動増幅器の回路図。
【図５】 本発明の回路において使用することの可能な
ＥＣＬラッチの回路図。
ＥＣＬラッチの回路図。
【図６】 本発明の回路において使用することの可能な
トラックアンドホールド段の回路図。
トラックアンドホールド段の回路図。
【図７ａ】 本明細書において使用する用語を説明する
ための概略図。
ための概略図。
【図７ｂ】 本明細書において使用する用語を説明する
ための概略図。
ための概略図。
【図８ａ】 本明細書において使用する用語を説明する
ための概略図。
ための概略図。
【図８ｂ】 本明細書において使用する用語を説明する
ための概略図。
ための概略図。
Ｔ＆Ｈ トラックアンドホールド段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエーレ オッティニ イタリア国， 27100 パビラ， ビア フォッパ ６ (72)発明者 マルコ デミシェリ イタリア国， 22070 ビナーゴ， ビア ダンテ 18 (72)発明者 ジオコミーノ ボッラティ イタリア国， 29015 カステル サン ジオバッニ， ビア ガルバーニ ４
Claims (3)
- 【請求項１】 差動アナログ信号（ＩＮ＋，ＩＮ−）の
振幅をモニタする全波整流器において、 第一差動論理タイミング信号（ＴＣｌｋ＋，ＴＣｌｋ
−）によって制御され、前記第一差動タイミング信号
（ＴＣｌｋ＋，ＴＣｌｋ−）の高論理状態に対応するト
ラッキングフェーズ期間中に前記差動アナログ入力信号
（ＩＮ＋，ＩＮ−）をトラッキングし、前記入力信号の
レプリカである差動出力信号を発生し、且つ前記第一差
動タイミング信号（ＴＣｌｋ＋，ＴＣｌｋ−）の低論理
状態に対応する引続く格納フェーズ期間中にそれを格納
する差動トラックアンドホールド段（Ｔ＆Ｈ）、 増幅した差動出力信号を発生する前記トラックアンドホ
ールド段（Ｔ＆Ｈ）の出力端へ結合している入力端を具
備する第一差動出力増幅器（ＡＭＰ）、 第二差動論理タイミング信号（ＤＣｌｋ＋，ＤＣｌｋ
−）によって制御され、前記第一増幅器（ＡＭＰ）の差
動出力端へ結合されている入力端を具備しており、且つ
第三差動論理制御信号（Ｓ＋，Ｓ−）を発生する差動双
安定回路（ＬＡＴＣＨ−ＥＣＬ）、 前記第三差動制御信号（Ｓ＋，Ｓ−）によって制御さ
れ、前記トラックアンドホールド段（Ｔ＆Ｈ）の出力端
へ結合されている入力端を具備しており且つ前記差動入
力信号（ＩＮ＋，ＩＮ−）の振幅の関数の差動アナログ
信号（ＯＵＴ＋，ＯＵＴ−）を出力する第二多重化増幅
器（Ａｎａｌｏｇ−Ａｍｐ ＭＵＸ）、 入力端において差動論理同期信号（Ｃｌｋ＋，Ｃｌｋ
−）を受取り且つ前記トラックアンドホールド段（Ｔ＆
Ｈ）の前記第一差動タイミング信号（ＴＣｌｋ＋，ＴＣ
ｌｋ−）及び前記双安定回路（ＬＡＴＣＨ−ＥＣＬ）の
前記第二差動タイミング信号（ＤＣｌｋ＋，ＤＣｌｋ
−）を発生するタイミング回路（タイミングクロッ
ク）、を有することを特徴とする全波整流器。 - 【請求項２】 ＨＤＤの読取ヘッドから派生される信号
を増幅する手段と、前記信号から同期周波数を抽出する
手段と、前記増幅した信号の振幅検知器ブロックと、前
記振幅のアナログ／デジタル変換器と、ヘッドの位置決
めアクチュエータの数値制御器とを有するＨＤＤの制御
ループにおいて、前記振幅検知器ブロックが請求項１に
よって定義されるような回路であることを特徴とする制
御ループ。 - 【請求項３】 ＨＤＤにおいて、請求項２に従ってディ
スクトラック上の読取／書込ヘッドの制御及び位置決め
を行う手段を有していることを特徴とするＨＤＤ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98830246.9 | 1998-04-23 | ||
| EP98830246A EP0952455B1 (en) | 1998-04-23 | 1998-04-23 | High frequency track&hold full wave rectifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000166237A true JP2000166237A (ja) | 2000-06-16 |
Family
ID=8236625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11116674A Pending JP2000166237A (ja) | 1998-04-23 | 1999-04-23 | 高周波数トラックアンドホ―ルド全波整流器 |
Country Status (4)
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|---|---|
| US (1) | US6654192B1 (ja) |
| EP (1) | EP0952455B1 (ja) |
| JP (1) | JP2000166237A (ja) |
| DE (1) | DE69833932D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1998-04-23 DE DE69833932T patent/DE69833932D1/de not_active Expired - Fee Related
-
1999
- 1999-04-19 US US09/294,642 patent/US6654192B1/en not_active Expired - Lifetime
- 1999-04-23 JP JP11116674A patent/JP2000166237A/ja active Pending
Also Published As
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|---|---|
| DE69833932D1 (de) | 2006-05-11 |
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