JP2000165742A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 画面がパニングするような映像の時、視覚的
にギクシャクとした動きに見えて視聴者に違和感を与え
ることがなく、映画ソフト等から変換した映像信号を倍
速変換して表示することができる映像信号処理装置を提
供する。 【解決手段】 倍速変換セレクタ回路４は、インターレ
ース信号をプログレッシブ信号に変換して出力する。制
御信号生成部７は、2:3プルダウン位相検出部１からの
補間方向制御信号を入力し、映画フィルムの1コマが3フ
ィールドに分解されたもののうち、フィールド番号の奇
数／偶数が前と同じフィールドの期間、倍速変換セレク
タ回路４からの信号を書き込まないようにバッファメモ
リ６を制御する。バッファメモリ６は、書き込みクロッ
クを４／５に分周したクロックにより読み出して出力映
像信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン受像
機等の映像信号処理装置に係わり、特に映画フィルムか
ら2:3プルダウンで得られた映像信号を倍速変換して表
示する際視聴者に違和感を与えない映像信号処理装置に
関する。

【０００２】

【従来の技術】映画ソフトは、テレビジョン放送におい
て、依然重要な地位を占めている。テレビジョン放送の
デジタル化に際しても、多チャンネル化と高画質化を実
現するコンテンツとして、映画ソフトをビデオ信号(映
像信号)に変換した信号の高画質表示はますます重要で
ある。

【０００３】まず、映画フィルムから映像信号への変換
方法について簡単に説明する。図５は従来例の動作を説
明するための図である。映画フィルムは、一般的に、図
５(a)に示す如く、1秒間当たり２４コマの画像から成っ
ている。これを映像信号に変換することは、一般的にテ
レシネ変換と呼ばれ、NTSC方式の１秒当たり６０フィー
ルドの映像信号への変換は、2:3プルダウンと呼ばれる
方法が用いられることが多い。

【０００４】図５(b)はNTSC方式の走査線構造を示して
いる。１つの○が１本の走査線、○を貫く１本の縦線が
１つのフィールドを示している。フィルム画像からNTSC
映像信号への2:3プルダウンを利用したテレシネ変換
は、即ち図５(a)から図５(b)への変換である。図５に示
す如く、ある時点のフィルムの１コマは映像信号の２フ
ィールドに走査により分解され、次の１コマは映像信号
の３フィールドに走査により分解される。即ち、フィル
ムの２コマ（２／２４秒）が映像信号の５フィールド
（５／６０秒）に変換される。

【０００５】この従来の方法は、フィルムのコマ間、又
は映像信号のフィールド間の信号処理を伴わず、比較的
簡単な方法でテレシネ変換が行われるので広く利用され
ている。なお、３フィールドに分解された映像信号のう
ちフィールド番号の奇数／偶数が同じ信号は、全く同一
の画像である。又、NTSC方式のフィールド周波数は、厳
密には59.94Hzであり、60Hzとは1000:1001の関係にある
が、これは無視して変換したり、１０００フィールドに
1回の割合で1コマ２フィールドの変換を３フィールドに
して補正したりしている。

【０００６】図３は従来例の構成を示すブロック図であ
る。入力映像信号は、ラインL1から入力し、2:3プルダ
ウン位相検出部１,フィールドメモリ２、及び倍速変換
セレクタ回路４へ供給されている。なお、この入力映像
信号は、ラインL2から入力する入力クロック信号によっ
て標本化されたデジタル信号である。入力映像信号がア
ナログ信号の場合は、水平同期信号を基準に所望の信号
帯域が画素成分として表現できるだけの適当な周波数の
クロックを生成するなどして、ＡＤ変換すれば良い。

【０００７】2:3プルダウン位相検出部１は、入力され
た画像がフィルムからの2:3プルダウンのどの位相であ
るかを検出し、補間方向制御信号を出力する。この検出
は例えば、１コマを３フィールドに分解した時には、同
じコマから奇数／偶数が同じフィールドの信号を生成し
た、全く同じ画像信号が生成されていることを、画像間
の差などを見て検出するが、元の素材が２４コマではな
い信号との区別や、伝送の途中で混入したノイズの影響
による誤検出を防ぐために種々の方法が考えられる。
又、パッケージメディアや最近行われつつあるデジタル
伝送では、フィルム素材からの2:3プルダウンの位相を
示すフラグを同時に伝送することも可能なので、その場
合はそれを利用すれば良い。検出方法の詳細は、本発明
の本質とは直接関係ないので、省略する。

【０００８】フィールドメモリ２は、入力画像に1フィ
ールドの遅延を与え、その出力をフィールドメモリ３及
び倍速変換セレクタ回路４へ供給している。フィールド
メモリ３は、入力画像にさらに1フィールドの遅延を与
え、その出力を倍速変換セレクタ回路４へ供給してい
る。1フィールドの遅延が262ラインか263ラインかは、
倍速変換セレクタ回路４の構成によるがそれほど重要で
はない。各回路は、ラインL2より供給された入力クロッ
ク信号を画素クロックとして動作する。倍速変換セレク
タ回路４は、2:3プルダウン位相検出部１からの補間方
向制御信号に従って、２逓倍回路５から供給される入力
クロックを２逓倍した倍速クロックにより、映像信号の
倍速変換(倍密変換とも言う)を行い、インターレース信
号をプログレッシブ信号に変換し、走査線数が２倍とな
った高画質な出力映像信号を得て、ラインL5から出力し
ている。

【０００９】図４は、倍速変換セレクタ回路の詳細構成
を示すブロック図である。セレクタ回路１１は、2:3プ
ルダウン位相検出部１から供給される補間方向制御信号
により、ラインメモリ１３に（入力クロックに従って）
書き込む信号を切り替える。即ち、2:3プルダウンの位
相検出結果により、現フィールド(L4-2)の信号が、1フ
ィールド前(L4-3)の信号と対になってフィルムの1コマ
を構成すると検出されるフィールドの間は、フィールド
メモリ3からの信号をラインメモリ１３に書き込み、同
じく現フィールド(L4-2)の信号が、ラインL1の1フィー
ルド後の信号と対になってフィルムの1コマを構成する
と検出されるフィールドの間は、L1からの信号をライン
メモリ１３に書き込む。

【００１０】フィールドメモリ２より供給された１フィ
ールド遅延の信号は入力クロックに従い、ラインメモリ
１２に書き込まれる。これを２逓倍回路５から供給され
る倍速クロックに従って読み出すことになるが、この
時、倍速で読み出した残りの半分の時間をラインメモリ
１３から同じく倍速で読み出した信号により、セレクタ
回路１４の出力信号の倍速ライン毎にトグルして切り替
え、補間することで倍速変換(倍密変換,プログレッシブ
変換又は、ｉｐ変換)を実現する。

【００１１】この結果、図５(c)に示す如く、前又は後
のフィールドのうち、対となって現素材のフィルムを構
成するフィールドの走査線○から、矢印のように補間
し、●で示す走査線を得ている。補間し合った相互のフ
ィールドは元々フィルムの1コマ即ち１枚の写真から分
解されたものであるので、このフィールドの間での画像
の動きはなく、単純なフィールド間の走査線補間による
倍速変換で垂直解像度の改善が図れることになる。図
中、1コマを3フィールドに分解した中の真ん中のフィー
ルドは前のフィールドから補間する様に記してあるが、
これは、後のフィールドから補間しても全く同じことで
ある。

【００１２】

【発明が解決しようとする課題】従来例の場合には、映
画フィルムからビデオ信号へのテレシネ変換時の2:3プ
ルダウンの特質である、フィルムの1つのコマがインタ
ーレースの２フィールド、または３フィールドへ分解さ
れるということを活かし、１つのコマから分解されたビ
デオ信号を、偶数フィールドと奇数フィールドの間の単
純なフィールド間の補間によるｉｐ変換(インターレー
ス・プログレッシブ変換)で垂直解像度の改善を実現し
ている。しかし、フィルム１コマの１／２４秒が２フィ
ールド即ち２／６０秒である場合と、３フィールド即ち
３／６０秒である場合が交互に存在し、フレーム時間軸
方向の非直線性が生じてしまう。

【００１３】これにより、例えば画面がパニングするよ
うな映像の時、一定速度の動きであるべきものが、２／
６０秒または３／６０秒毎に速度が変化する画像とな
り、視覚的にはギクシャクとした動きに見え、視聴者に
違和感を与えてしまうという問題点があった。本発明
は、前記課題を解決するためになされたものであり、画
面がパニングするような映像の時、視覚的にギクシャク
とした動きに見えて視聴者に違和感を与えることがな
く、映画ソフト等から変換した映像信号を倍速変換して
表示することができる映像信号処理装置を提供すること
を目的とする。

【００１４】

【課題を解決するための手段】以上の目的を達成するた
めに、映画フィルムの画像を映像信号に変換する際に、
フィルム1コマを映像信号の2フィールドへの変換と3フ
ィールドへの変換とを交互に行ういわゆる2:3プルダウ
ン方式で変換された映像信号を倍速変換して表示する映
像信号処理装置において、入力された映像がフィルムか
らの2:3プルダウンのどの位相であるかを検出し、補間
方向制御信号を出力する2:3プルダウン位相検出部と、
前記補間方向制御信号に従って、入力クロックを２逓倍
した倍速クロックにより、入力するインターレス映像信
号に対し、現フィールドの前又は後のフィールドからフ
ィールド間補間を行って映像信号の倍速変換を行い、イ
ンターレース信号をプログレッシブ信号に変換して出力
する倍速変換セレクタ回路と、前記プログレッシブ信号
を前記倍速クロックにより書き込み、前記倍速クロック
を４／５に分周したクロックにより読み出し、出力映像
信号とするバッファメモリと、前記補間方向制御信号を
入力し、映画フィルムの1コマが3フィールドに分解され
たもののうち、フィールド番号の奇数／偶数が前と同じ
フィールドの期間、前記倍速変換セレクタ回路からの信
号を書き込まないように前記バッファメモリを制御する
制御信号生成部とを備えたことを特徴とする映像信号処
理装置を提供するものである。

【００１５】

【発明の実施の形態】図１は、本発明の実施例の構成を
示すブロック図である。図３に示す従来例と同一部分に
は同一符号を付し、その説明を省略する。図１におい
て、図３との主な相違点は、バッファメモリ６,制御信
号生成部７及び5:4分周回路８を設けた点である。倍速
変換セレクタ回路４は、2:3プルダウン時に同じフィル
ムのコマが分解されたビデオ信号のフィールド信号が互
いに補間された、６０Ｈｚのプログレッシブ信号を出力
し、バッファメモリ６へ供給している。

【００１６】バッファメモリ６は、制御信号生成部７か
らの書き込み制御に従って、２逓倍回路５からの倍速ク
ロックによって、前記のプログレッシブ信号を書き込
む。映像信号のフィールドは、周知の如く、奇数フィー
ルドと偶数フィールド(別の表現では、第１フィールド
と第２フィールド)が交互に繰り返している。制御信号
生成部７は、2:3プルダウン位相検出部１からの補間方
向制御信号を入力し、現素材のフィルムの1コマが3フィ
ールドに分解されたもののうち、フィールド番号の奇数
／偶数が前と同じものの一方のフィールドの期間、倍速
変換セレクタ回路４からの信号をバッファメモリ６に書
き込まないような制御信号、例えばライトイネーブル信
号をディスエーブルにするような信号を生成する。

【００１７】2:3プルダウン位相検出部１から倍速変換
セレクタ回路４に対し前後どちらのフィールドから補間
すべきかの補間方向制御は、従来例では図５(c)に矢印
で示される様に、通常はフィールド毎に交互になるのに
対し、同じフィルムの1コマから3フィールドに分解され
たフィールドの3番目のフィールドの時のみ前のフィー
ルドと同じになっている。本発明では、制御信号生成部
７は、この時にバッファメモリー６に対する書き込みを
停止する信号を発生すれば良く、そうすると図２(c)に
示すようになる。

【００１８】バッファメモリ６には、倍速変換セレクタ
回路４からの出力が、5フィールドに1回は書き込まれな
いことになるので、読み出しを４／５のスピードで行え
ば連続的な信号で出力されることとなる。バッファメモ
リ６は、書き込みの制御により不連続となった信号を連
続的に読み出すために、5:4分周回路８からの４／５に
分周されたクロックに従って読み出しを行い、ラインL5
へ出力映像信号を出力する。

【００１９】制御信号生成部７からの制御により、同じ
フィルムのコマから３フィールドに分解されたフィール
ドのうち、全く同じ信号の一方を取り除くことになり、
これを連続的に出力することで、図２(b)から図２(c)へ
の変換に示すように、元々フィルムの１コマから生成さ
れた信号が２フィールドづつ、しかも、単純なフィール
ド間の補間による垂直解像度の改善を保ったまま、等間
隔の時間で出力されることになる。この時の出力信号は
48Hzのプログレッシブ信号ということになる。

【００２０】従来例では、１秒あたり24コマの映画フィ
ルムをNTSC方式のインターレース信号の２フィールドへ
の割り当てと３フィールドへの割り当てを交互に繰り返
す、いわゆる2:3プルダウン画像を、画像からの検出、
又は送信側からの制御信号に従い、それぞれプログレッ
シブの２フィールド、３フィールドに変換している。

【００２１】本発明では、3フィールドに変換される信
号の1フィールドを抜き、バッファメモリを介して48Hz
のプログレッシブ信号にすることにより、3フィールド
と2フィールドが繰り返す時間軸の非直線性によって生
じる、パニング時の画像の動きの不自然感を軽減してい
る。出力信号は48Hzのプログレッシブ信号となるが、こ
れは普及しつつある60Hzのプログレッシブ走査に比べれ
ば周波数の低いものであり、これ対する同期信号の生
成、ディスプレイ装置の偏向回路の変更は小規模なもの
で済む。

【００２２】

【発明の効果】本発明のテレシネ変換画像表示装置は、
画面がパニングするような映像の時、視覚的にギクシャ
クとした動きに見えて視聴者に違和感を与えることがな
く、映画ソフト等から変換した映像信号を倍速変換して
表示することができるという極めて優れた効果がある。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示すブロック図であ
る。

【図２】本発明の動作を説明するための図である。

【図３】従来例の構成を示すブロック図である。

【図４】倍速変換セレクタ回路の詳細構成を示すブロッ
ク図である。

【図５】従来例の動作を説明するための図である。

【符号の説明】

１ 2:3プルダウン位相検出部 ２,３ フィールドメモリ ４ 倍速変換セレクタ回路 ５ ２逓倍回路 ６ バッファメモリ ７ 制御信号生成部 ８ 5:4分周回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】映画フィルムの画像を映像信号に変換する
   際に、フィルム1コマを映像信号の2フィールドへの変換
   と3フィールドへの変換とを交互に行ういわゆる2:3プル
   ダウン方式で変換された映像信号を倍速変換して表示す
   る映像信号処理装置において、 入力された映像がフィルムからの2:3プルダウンのどの
   位相であるかを検出し、補間方向制御信号を出力する2:
   3プルダウン位相検出部と、 前記補間方向制御信号に従って、入力クロックを２逓倍
   した倍速クロックにより、入力するインターレス映像信
   号に対し、現フィールドの前又は後のフィールドからフ
   ィールド間補間を行って映像信号の倍速変換を行い、イ
   ンターレース信号をプログレッシブ信号に変換して出力
   する倍速変換セレクタ回路と、 前記プログレッシブ信号を前記倍速クロックにより書き
   込み、前記倍速クロックを４／５に分周したクロックに
   より読み出し、出力映像信号とするバッファメモリと、 前記補間方向制御信号を入力し、映画フィルムの1コマ
   が3フィールドに分解されたもののうち、フィールド番
   号の奇数／偶数が前と同じフィールドの期間、前記倍速
   変換セレクタ回路からの信号を書き込まないように前記
   バッファメモリを制御する制御信号生成部とを備えたこ
   とを特徴とする映像信号処理装置。