JP2000341583A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来技術による２４コマ／２５フレーム変換
におけるフレーム時間軸方向の非直線性の改善を保ちつ
つ、垂直解像度や大画面フリッカ等を改善して、映画ソ
フト等から変換した映像信号を高画質で表示することが
できる映像信号処理装置を提供する。 【解決手段】 倍速変換セレクタ回路４は、インターレ
ース信号をプログレッシブ信号に変換して出力する。制
御信号生成部７は、テレシネ変換位相検出部１からの補
間方向制御信号を入力し、映画フィルムの1コマが４フ
ィールドに分解されたもののうち、３番目と４番目のフ
ィールドの時は、倍速変換セレクタ回路４からの信号を
書き込まないようにバッファメモリ６を制御する。バッ
ファメモリ６は、書き込みクロックを２４／２５に分周
したクロックにより読み出して出力映像信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン受像
機等の映像信号処理装置に係わり、特に映画フィルムか
ら変換したPAL方式の映像信号を高画質で表示できる映
像信号処理装置に関する。

【０００２】

【従来の技術】映画ソフトは、テレビジョン放送におい
て、依然重要な地位を占めている。テレビジョン放送の
デジタル化に際しても、多チャンネル化と高画質化を実
現するコンテンツとして、映画ソフトをビデオ信号(映
像信号)に変換した信号の高画質表示はますます重要で
ある。

【０００３】まず、映画フィルムからPAL方式の映像信
号への変換方法について簡単に説明する。図５は従来例
の動作を説明するための図である。映画フィルムは、一
般的に、図５(a)に示す如く、1秒間当たり２４コマの画
像から成っている。これを映像信号に変換することは、
一般的にテレシネ変換と呼ばれ、NTSC方式の１秒間当た
り６０フィールド(３０フレーム)の映像信号への変換は
2:3プルダウンと呼ばれる方法が用いられることが多い
が、PAL方式の１秒間当たり５０フィールド(２５フレー
ム)の映像信号への変換の場合には、１秒間に１コマ分
の画像を２回表示して２５フレームに変換することが多
い。

【０００４】図５(b)はPAL 方式の走査線構造を示して
いる。１つの○が１本の走査線、○を貫く１本の縦線が
１つのフィールドを示している。フィルム画像からPAL
映像信号へのテレシネ変換は、即ち図５(a)から図５(b)
への変換である。図５に示す如く、ある時点のフィルム
の１コマは映像信号の２フィールドに走査により分解さ
れ、1秒に1回1コマだけ映像信号の４フィールドに走査
により分解される。即ち、フィルム1コマを映像信号の2
フィールドへの変換と４フィールドへの変換とを一定周
期の繰り返しで行う。

【０００５】即ち、フィルムの１秒間の２４コマのうち
1コマだけが２回繰り返され２５コマとなり、それぞれ
のコマを映像信号の1フレーム(1フィールド)に分解す
る。これにより、フィルムのコマ間、又は映像信号のフ
ィールド間の信号処理を伴わない、比較的簡単な方法で
テレシネ変換が行われるので広く利用されている。な
お、当然のことながら２フレーム(４フィールド)に分解
された映像信号は偶数、奇数フィールドがそれぞれ全く
同一の画像である。以下、この様なPAL方式の映像信号
へのテレシネ変換を２４コマ／２５フレーム変換と呼
ぶ。

【０００６】図４は従来例の構成を示すブロック図であ
る。入力映像信号は、ラインL1から入力し、テレシネ変
換位相検出部１,フィールドメモリ２、及びセレクタ回
路９へ供給されている。なお、この入力映像信号は、ラ
インL2から入力する入力クロック信号によって標本化さ
れたデジタル信号である。入力映像信号がアナログ信号
の場合は、水平同期信号を基準に所望の信号帯域が画素
成分として表現できるだけの適当な周波数のクロックを
生成するなどして、ＡＤ変換すれば良い。

【０００７】テレシネ変換位相検出部１は、入力された
画像がフィルムからの２４コマ／２５フレーム変換のど
の位相であるかを検出し、補間方向制御信号を出力す
る。この検出は例えば、１コマを２フレームに分解した
時には、同じコマから同じ番号のフィールドの信号を生
成した、全く同じ画像信号が生成されていることを、画
像間の差などを見て検出するが、元の素材が２４コマで
はない信号との区別や、伝送の途中で混入したノイズの
影響による誤検出を防ぐために種々の方法が考えられ
る。又、パッケージメディアや最近行われつつあるデジ
タル伝送では、フィルム素材からの変換位相を示すフラ
グを同時に伝送することも可能なので、その場合はそれ
を利用すれば良い。検出方法の詳細は、本発明の本質と
は直接関係ないので、省略する。

【０００８】フィールドメモリ２は、入力画像に1フィ
ールドの遅延を与え、その出力をフィールドメモリ３及
びセレクタ回路９へ供給している。フィールドメモリ３
は、入力画像にさらに1フィールドの遅延を与え、その
出力をセレクタ回路９へ供給している。1フィールドの
遅延が312ラインか313ラインかは、セレクタ回路９の構
成によるがそれほど重要ではない。各回路は、ラインL2
より供給された入力クロック信号を画素クロックとして
動作する。

【０００９】セレクタ回路９は、テレシネ変換位相検出
部１からの補間方向制御信号に従って、25:24分周回路８
から供給される入力クロックを25:24分周したクロック
により、映像信号の変換を行い、１秒間当たり２４フレ
ームのビデオ信号を得て、ラインL5から出力している。
即ち、入力した画像の１秒間当たり１フレームの信号
は、フィルムからのテレシネ変換時に元々１コマから２
フレームに複製されたものであるので、このフレームの
遅延時間の差をフィールドメモリ２及び３により吸収す
ることで、変換動作を行っている。

【００１０】

【発明が解決しようとする課題】従来例の場合には、映
画フィルムからビデオ信号へのテレシネ変換時の特質で
ある、フィルムの1コマが通常は２フィールド、１秒間
に１回だけ４フィールドに分解されるということを利用
している。フィルム１コマの１／２４秒が２フィールド
即ち２／５０秒である場合と、４フィールド即ち４／５
０秒である場合が存在し、フレーム時間軸方向の非直線
性が生じてしまうという問題点を改善している。これに
より、例えば画面がパニングするような映像の時、一定
速度の動きであるべきものが、２／５０秒又は４／５０
秒毎に速度が変化する画像となり、視覚的にはギクシャ
クとした動きに見え、視聴者に違和感を与える点を改善
している。

【００１１】しかし、従来例はMPEG等の画像符号化の際
の変換効率を高めるための映像信号処理として提案され
ており、受像機側での表示における高画質化は考慮され
ておらず、走査線補間やフィールド倍速化という技術と
の組み合わせも考慮されてないという問題点があった。
本発明は、前記課題を解決するためになされたものであ
り、従来技術による２４コマ／２５フレーム変換におけ
るフレーム時間軸方向の非直線性の改善を保ちつつ、垂
直解像度や大画面フリッカ等を改善して、映画ソフト等
から変換した映像信号を高画質で表示することができる
映像信号処理装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】以上の目的を達成するた
めに、映画フィルムの画像を映像信号に変換するテレシ
ネ変換の際に、フィルム1コマを映像信号の2フィールド
への変換と４フィールドへの変換とを一定周期の繰り返
しで行う方式で変換された映像信号を倍速変換して表示
する映像信号処理装置において、入力された映像がフィ
ルムからのテレシネ変換のどの位相であるかを検出し、
補間方向制御信号を出力するテレシネ変換位相検出部
と、前記補間方向制御信号に従って、入力クロックを２
逓倍した倍速クロックにより、入力するインターレス映
像信号に対し、現フィールドの前又は後のフィールドか
らフィールド間補間を行って映像信号の倍速変換を行
い、インターレース信号をプログレッシブ信号に変換し
て出力する倍速変換セレクタ回路と、前記プログレッシ
ブ信号を前記倍速クロックにより書き込み、前記倍速ク
ロックを２４／２５に分周したクロックにより読み出
し、出力映像信号とするバッファメモリと、前記補間方
向制御信号を入力し、映画フィルムの1コマが４フィー
ルドに分解されたもののうち、3番目と４番目のフィー
ルドの時は、前記倍速変換セレクタ回路からの信号を書
き込まないように前記バッファメモリを制御する制御信
号生成部とを備えたことを特徴とする映像信号処理装置
を提供するものである。

【００１３】

【発明の実施の形態】図１は、本発明の実施例の構成を
示すブロック図である。図４に示す従来例と同一部分に
は同一符号を付し、その説明を省略する。図１におい
て、図４との主な相違点は、セレクタ回路９の代わりに
倍速変換セレクタ回路４を設け、新たに２逓倍回路５,
バッファメモリ６及び制御信号生成部７を設けた点であ
る。フィールドメモリ２は、入力画像に1フィールドの
遅延を与え、その出力をフィールドメモリ３及び倍速変
換セレクタ回路４へ供給している。フィールドメモリ３
は、入力画像にさらに1フィールドの遅延を与え、その
出力を倍速変換セレクタ回路４へ供給している。倍速変
換セレクタ回路４は、映像信号の倍速変換を行い、イン
ターレース信号をプログレッシブ信号に変換し、バッフ
ァメモリ６へ供給している。

【００１４】バッファメモリ６は、制御信号生成部７か
らの書き込み制御に従って、２逓倍回路５からの倍速ク
ロックによって、前記のプログレッシブ信号を書き込
む。映像信号のフィールドは、周知の如く、奇数フィー
ルドと偶数フィールド(別の表現では、第１フィールド
と第２フィールド)が交互に繰り返している。制御信号
生成部７は、テレシネ変換位相検出部１からの補間方向
制御信号を入力し、現素材のフィルムの１コマが４フィ
ールドに分解されたもののうち、その期間、倍速変換セ
レクタ回路４からの信号をバッファメモリ６に書き込ま
ない様な制御信号、例えばライトイネーブル信号をディ
スエーブルにするような信号を生成する。

【００１５】テレシネ変換位相検出部１から倍速変換セ
レクタ回路４に対し前後どちらのフィールドから補間す
べきかの補間方向制御は、従来例では図５(b)に矢印で
示される様に、通常はフィールド毎に交互になるのに対
し、同じフィルムの1コマから４フィールドに分解され
たフィールドの３番目と４番目のフィールドの時は以前
のフィールドと同じになっている。本発明では、制御信
号生成部７は、この時にバッファメモリ６に対する書き
込みを停止する信号を発生すれば良く、そうすると図３
(c)に示すようになる。

【００１６】バッファメモリ６には、倍速変換セレクタ
回路４からの出力が、５フィールドに１回は書き込まれ
ないことになるので、読み出しを２４／２５のスピード
で行えば連続的な信号で出力されることとなる。バッフ
ァメモリ６は、書き込みの制御により不連続となった信
号を連続的に読み出すために、25:24分周回路８からの
２４／２５に分周されたクロックに従って読み出しを行
い、ラインL5へ出力映像信号を出力する。

【００１７】制御信号生成部７からの制御により、同じ
フィルムのコマから４フィールドに分解されたフィール
ドのうち、全く同じ信号の一方を取り除くことになり、
これを連続的に出力することで、図３(b)から図３(c)へ
の変換に示すように、元々フィルムの１コマから生成さ
れた信号が２フィールドづつ、しかも、単純なフィール
ド間の補間による垂直解像度の改善を保ったまま、等間
隔の時間で出力されることになる。この時の出力信号は
48Hzのプログレッシブ信号ということになる。又、倍速
変換セレクタ回路４の倍速変換周期をラインではなく、
フィールド毎にすることにより、同じ手法でPAL信号の
大画面フリッカ除去手法として知られているフィールド
倍速信号が得られる。

【００１８】図２は、倍速変換セレクタ回路の詳細構成
を示すブロック図である。セレクタ回路１１は、テレシ
ネ変換位相検出部１から供給される補間方向制御信号に
より、ラインメモリ１３に（入力クロックに従って）書
き込む信号を切り替える。即ち、テレシネ変換の位相検
出結果により、現フィールド(L4-2)の信号が、1フィー
ルド前(L4-3)の信号と対になってフィルムの1コマを構
成すると検出されるフィールドの間は、フィールドメモ
リ3からの信号をラインメモリ１３に書き込み、同じく
現フィールド(L4-2)の信号が、ラインL1の1フィールド
後の信号と対になってフィルムの1コマを構成すると検
出されるフィールドの間は、L1からの信号をラインメモ
リ１３に書き込む。

【００１９】フィールドメモリ２より供給された１フィ
ールド遅延の信号は入力クロックに従い、ラインメモリ
１２に書き込まれる。これを２逓倍回路５から供給され
る倍速クロックに従って読み出すことになるが、この
時、倍速で読み出した残りの半分の時間をラインメモリ
１３から同じく倍速で読み出した信号により、セレクタ
回路１４の出力信号の倍速ライン毎にトグルして切り替
え、補間することで倍速変換(倍密変換,プログレッシブ
変換又は、ｉｐ変換)を実現する。

【００２０】この結果、図３(c)に示す如く、前又は後
のフィールドのうち、対となって現素材のフィルムを構
成するフィールドの走査線○から、矢印のように補間
し、●で示す走査線を得ている。補間し合った相互のフ
ィールドは元々フィルムの１コマ即ち１枚の写真から分
解されたものであるので、このフィールドの間での画像
の動きはなく、単純なフィールド間の走査線補間による
倍速変換で垂直解像度の改善が図れることになる。

【００２１】本発明では、１秒あたり２４コマの映画フ
ィルムをPAL方式のインターレース信号の２フィールド
への割り当てと同４フィールドへの割り当てを一定周期
の繰り返しで繰り返す画像を、画像からの検出又は送信
側からの制御信号に従って、４フィールドに変換される
信号の２フィールドを抜き、バッファメモリ６を介して
４８Hzのプログレッシブ又はフィールド倍速信号にする
ことにより、2フィールドと４フィールドが一定周期で
繰り返す時間軸の非直線性によって生じる、パニング時
の画像の動きの不自然感を軽減しながら、プログレッシ
ブ変換やフィールド倍速化による高画質を実現する。出
力信号は、４８Hzのプログレッシブ信号又は９６Hzのフ
ィールド倍速信号となるが、これは普及しつつある１０
０Hzのフィールド倍速走査とほぼ同程度の周波数であ
り、これ対する同期信号の生成、ディスプレイ装置の偏
向回路の変更は小規模なもので済む。

【００２２】

【発明の効果】本発明の映像信号処理装置は、従来技術
による２４コマ／２５フレーム変換におけるフレーム時
間軸方向の非直線性の改善を保ちつつ、垂直解像度や大
画面フリッカ等を改善して、映画ソフト等から変換した
映像信号を高画質で表示することができるという極めて
優れた効果がある。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示すブロック図であ
る。

【図２】倍速変換セレクタ回路の詳細構成を示すブロッ
ク図である。

【図３】本発明の動作を説明するための図である。

【図４】従来例の構成を示すブロック図である。

【図５】従来例の動作を説明するための図である。

【符号の説明】

１ テレシネ変換位相検出部 ２,３ フィールドメモリ ４ 倍速変換セレクタ回路 ５ ２逓倍回路 ６ バッファメモリ ７ 制御信号生成部 ８ 25:24分周回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】映画フィルムの画像を映像信号に変換する
   テレシネ変換の際に、フィルム1コマを映像信号の2フィ
   ールドへの変換と４フィールドへの変換とを一定周期の
   繰り返しで行う方式で変換された映像信号を倍速変換し
   て表示する映像信号処理装置において、 入力された映像がフィルムからのテレシネ変換のどの位
   相であるかを検出し、補間方向制御信号を出力するテレ
   シネ変換位相検出部と、 前記補間方向制御信号に従って、入力クロックを２逓倍
   した倍速クロックにより、入力するインターレス映像信
   号に対し、現フィールドの前又は後のフィールドからフ
   ィールド間補間を行って映像信号の倍速変換を行い、イ
   ンターレース信号をプログレッシブ信号に変換して出力
   する倍速変換セレクタ回路と、 前記プログレッシブ信号を前記倍速クロックにより書き
   込み、前記倍速クロックを２４／２５に分周したクロッ
   クにより読み出し、出力映像信号とするバッファメモリ
   と、 前記補間方向制御信号を入力し、映画フィルムの1コマ
   が４フィールドに分解されたもののうち、3番目と４番
   目のフィールドの時は、前記倍速変換セレクタ回路から
   の信号を書き込まないように前記バッファメモリを制御
   する制御信号生成部とを備えたことを特徴とする映像信
   号処理装置。