JP2000151371A - タイミング発生器 - Google Patents
タイミング発生器Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】高速信号を使用する電子回路の試験において、
実際の使用環境をシミュレートすることのできるタイミ
ング発生回路。 【解決手段】本発明によれば、タイミング発生器出力信
号の周波数やタイミング特性（例えば遅延時間やパルス
幅など）のようなパラメータに関する設定を行うのに、
マイクロプロセッサ５０から各機能単位２０〜４０へ供
給される公称パラメータ値に加えて、これをリアルタイ
ムに変動させるためのパラメータ変動値も各機能単位へ
ダイレクトに供給することによって実施される。各パラ
メータ変動値はメモリ１１０に格納されおり、該メモリ
が状態機械１２０によってアドレス掃引されることによ
って、リアルタイムに各機能単位に出力される。このよ
うに公称値と変動値を区別して制御しながら直接機能単
位に供給することにより、高速信号でさえも実際の環境
条件をシミュレートすることが可能になる。
実際の使用環境をシミュレートすることのできるタイミ
ング発生回路。 【解決手段】本発明によれば、タイミング発生器出力信
号の周波数やタイミング特性（例えば遅延時間やパルス
幅など）のようなパラメータに関する設定を行うのに、
マイクロプロセッサ５０から各機能単位２０〜４０へ供
給される公称パラメータ値に加えて、これをリアルタイ
ムに変動させるためのパラメータ変動値も各機能単位へ
ダイレクトに供給することによって実施される。各パラ
メータ変動値はメモリ１１０に格納されおり、該メモリ
が状態機械１２０によってアドレス掃引されることによ
って、リアルタイムに各機能単位に出力される。このよ
うに公称値と変動値を区別して制御しながら直接機能単
位に供給することにより、高速信号でさえも実際の環境
条件をシミュレートすることが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明はタイミング発生器に
関するものである。
関するものである。
【０００２】
【従来の技術】最近のタイミング発生器、とりわけ、例
えばヒューレット・パッカードのＨＰ８１１００ファミ
リのようなパルス発生器は、高速エッジ及び高タイミン
グ分解能で、持続時間及び周波数の正確なタイミング信
号を送り出す。発生したタイミング信号は、ほぼ理想の
タイミング信号とみなすことが可能である。
えばヒューレット・パッカードのＨＰ８１１００ファミ
リのようなパルス発生器は、高速エッジ及び高タイミン
グ分解能で、持続時間及び周波数の正確なタイミング信
号を送り出す。発生したタイミング信号は、ほぼ理想の
タイミング信号とみなすことが可能である。
【０００３】図１には、当該技術において既知のタイミ
ング発生器１０がブロック図で示されている。図１の回
路は、例えば、米国特許第５，５９２，６５９号、同第
４，２３１，１０４号、同第５，２８０，１９５号、同
第４，６４６，０３０号、同第５，３６１，３０１、ま
たは、ＷＯ９３／２５９５４に開示されている既知のタ
イミング発生機構を一般化したものである。タイミング
発生器１０には、機能単位として、周波数発生器２０、
可制御遅延装置３０、及び／または、可制御パルス幅装
置４０が含まれている。周波数発生器２０、遅延装置、
及び／または、パルス幅装置４０のパラメータの設定
は、それぞれの変換器６０、７０、及び、８０（例え
ば、デジタル・アナログ変換器ＤＡＣ）を介して、マイ
クロプロセッサ・インタフェース５０によって制御され
る。マイクロ・プロセッサ・インタフェース５０は、プ
ログラム命令の解釈及び実行、並びに、算術演算の操作
といった、デジタル・コンピュータの中央演算処理装置
の機能を実施するのに必要とされるメモリ、演算、論
理、及び、制御回路要素を含む任意のタイプの（小型）
電子装置を表すものである。
ング発生器１０がブロック図で示されている。図１の回
路は、例えば、米国特許第５，５９２，６５９号、同第
４，２３１，１０４号、同第５，２８０，１９５号、同
第４，６４６，０３０号、同第５，３６１，３０１、ま
たは、ＷＯ９３／２５９５４に開示されている既知のタ
イミング発生機構を一般化したものである。タイミング
発生器１０には、機能単位として、周波数発生器２０、
可制御遅延装置３０、及び／または、可制御パルス幅装
置４０が含まれている。周波数発生器２０、遅延装置、
及び／または、パルス幅装置４０のパラメータの設定
は、それぞれの変換器６０、７０、及び、８０（例え
ば、デジタル・アナログ変換器ＤＡＣ）を介して、マイ
クロプロセッサ・インタフェース５０によって制御され
る。マイクロ・プロセッサ・インタフェース５０は、プ
ログラム命令の解釈及び実行、並びに、算術演算の操作
といった、デジタル・コンピュータの中央演算処理装置
の機能を実施するのに必要とされるメモリ、演算、論
理、及び、制御回路要素を含む任意のタイプの（小型）
電子装置を表すものである。
【０００４】変換器６０を介してマイクロプロセッサ・
インタフェース５０によって施されるパラメータ設定に
従って、周波数発生器２０は、ほぼ一定の周波数でタイ
ミング信号を送り出す。遅延装置３０及び／またはパル
ス幅装置４０は、それぞれ、変換器７０または８０を介
してマイクロプロセッサ・インタフェース５０から施さ
れるそれぞれのパラメータ設定に従って、周波数発生器
２０から送り出されるタイミング信号に変更を加えるこ
とが可能である。従って、タイミング発生器１０から送
り出される出力信号の周波数、遅延時間、及び／また
は、パルス幅は、制御することが可能ではあるが、新た
なプログラミングが施されない限り、ほぼ一定のままで
ある。
インタフェース５０によって施されるパラメータ設定に
従って、周波数発生器２０は、ほぼ一定の周波数でタイ
ミング信号を送り出す。遅延装置３０及び／またはパル
ス幅装置４０は、それぞれ、変換器７０または８０を介
してマイクロプロセッサ・インタフェース５０から施さ
れるそれぞれのパラメータ設定に従って、周波数発生器
２０から送り出されるタイミング信号に変更を加えるこ
とが可能である。従って、タイミング発生器１０から送
り出される出力信号の周波数、遅延時間、及び／また
は、パルス幅は、制御することが可能ではあるが、新た
なプログラミングが施されない限り、ほぼ一定のままで
ある。
【０００５】タイミング発生器１０のタイミング信号を
再プログラミングする場合、マイクロプロセッサ・イン
タフェース５０は、例えば、既定のテーブルから値を読
み取り、読み取った値に基づいて、タイミング発生器１
０の１つまたは複数のパラメータを設定するためのパラ
メータ設定値をそれぞれ特定の値に等しくなるように
し、それぞれのパラメータに対応する変換器６０〜８０
を介して、周波数発生器２０、遅延装置３０、及び／ま
たは、パルス幅装置４０に前記パラメータ設定値を供給
する。この再プログラミング方式は、それぞれのパラメ
ータ設定値を決定／収集してそれぞれの装置に供給する
まで、一定量の時間が必要になるので、タイミング発生
器１０のタイミングを迅速に変更することができない。
再プログラミングする場合、マイクロプロセッサ・イン
タフェース５０は、例えば、既定のテーブルから値を読
み取り、読み取った値に基づいて、タイミング発生器１
０の１つまたは複数のパラメータを設定するためのパラ
メータ設定値をそれぞれ特定の値に等しくなるように
し、それぞれのパラメータに対応する変換器６０〜８０
を介して、周波数発生器２０、遅延装置３０、及び／ま
たは、パルス幅装置４０に前記パラメータ設定値を供給
する。この再プログラミング方式は、それぞれのパラメ
ータ設定値を決定／収集してそれぞれの装置に供給する
まで、一定量の時間が必要になるので、タイミング発生
器１０のタイミングを迅速に変更することができない。
【０００６】実際の環境状況では、今日の高速信号は理
想的であるとみなすことはできない。信号に対するさま
ざまな影響のため、現実の信号は、理想の信号からかな
り逸脱している可能性がある。こうした影響には、ラン
ダム・ジッタ、例えばＰＬＬ回路による同期ジッタ、変
調、及び／または、タイミング障害が考えられる。一
方、設計速度が増すにつれて、タイミング・マージンが
減少する。その結果、信号を妨害する影響の効果が次第
にクリティカルになる。
想的であるとみなすことはできない。信号に対するさま
ざまな影響のため、現実の信号は、理想の信号からかな
り逸脱している可能性がある。こうした影響には、ラン
ダム・ジッタ、例えばＰＬＬ回路による同期ジッタ、変
調、及び／または、タイミング障害が考えられる。一
方、設計速度が増すにつれて、タイミング・マージンが
減少する。その結果、信号を妨害する影響の効果が次第
にクリティカルになる。
【０００７】電子回路の性能及び特性をテストするため
のテスト環境において、回路は、一般に、ほぼ理想的な
信号でテストされる。しかしこれでは、テストを受ける
電子回路が、人工的な理想の環境ではうまく動作する
が、実際の環境では故障または他の異常を生じるという
状況をもたらす可能性がある。
のテスト環境において、回路は、一般に、ほぼ理想的な
信号でテストされる。しかしこれでは、テストを受ける
電子回路が、人工的な理想の環境ではうまく動作する
が、実際の環境では故障または他の異常を生じるという
状況をもたらす可能性がある。
【０００８】リアル・タイミングの動作をシミュレート
／エミュレートするため、任意波形発生器を用いること
が可能である。ＴｅｋｔｒｏｎｉｘのＡＷＧ５００ファ
ミリのような、こうした任意波形発生器によって、テス
ト環境における実際の環境波形のシミュレーションを可
能にするプログラマブル波形が得られる。しかし、プロ
グラマブル波形はサンプリング・レートの約１／１０よ
り低い信号繰り返しレートでしか発生させることができ
ないという事実のために、任意波形発生器は適用可能な
周波数範囲において制限を受けることになる。従って、
任意波形発生器は、高速環境では適用できない場合が多
い。さらに、任意波形発生器は通常、達成可能な速度性
能が同じであれば、他の波形発生器よりもかかるコスト
が大きい。
／エミュレートするため、任意波形発生器を用いること
が可能である。ＴｅｋｔｒｏｎｉｘのＡＷＧ５００ファ
ミリのような、こうした任意波形発生器によって、テス
ト環境における実際の環境波形のシミュレーションを可
能にするプログラマブル波形が得られる。しかし、プロ
グラマブル波形はサンプリング・レートの約１／１０よ
り低い信号繰り返しレートでしか発生させることができ
ないという事実のために、任意波形発生器は適用可能な
周波数範囲において制限を受けることになる。従って、
任意波形発生器は、高速環境では適用できない場合が多
い。さらに、任意波形発生器は通常、達成可能な速度性
能が同じであれば、他の波形発生器よりもかかるコスト
が大きい。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、高速信号を使った電子回路の実際の環境条件をシミ
ュレートするために適用可能なタイミング発生器を提供
することにある。
は、高速信号を使った電子回路の実際の環境条件をシミ
ュレートするために適用可能なタイミング発生器を提供
することにある。
【００１０】
【課題を解決するための手段】本発明によれば、タイミ
ング発生器出力信号の周波数及び／またはタイミング特
性（例えば、遅延時間及び／またはパルス幅）のような
パラメータに関するパラメータ設定は、公称パラメータ
値に加えて、パラメータ変動値をも与えることによって
実施される。出力信号の公称特性（周波数及び／または
タイミング）は公称パラメータ値によって求められる
が、パラメータ変動値は、公称特性を修正または変化さ
せるために利用される。このように公称値と変動値を区
別して適用することによって、特に公称値並びに変動値
を直接各機能単位へ適用することと相まって、高速信号
の場合でさえも実際の環境条件をシミュレートすること
が可能になる。
ング発生器出力信号の周波数及び／またはタイミング特
性（例えば、遅延時間及び／またはパルス幅）のような
パラメータに関するパラメータ設定は、公称パラメータ
値に加えて、パラメータ変動値をも与えることによって
実施される。出力信号の公称特性（周波数及び／または
タイミング）は公称パラメータ値によって求められる
が、パラメータ変動値は、公称特性を修正または変化さ
せるために利用される。このように公称値と変動値を区
別して適用することによって、特に公称値並びに変動値
を直接各機能単位へ適用することと相まって、高速信号
の場合でさえも実際の環境条件をシミュレートすること
が可能になる。
【００１１】
【発明の実施の形態】図２には、本発明によるタイミン
グ発生器１００が主ブロック図で示されている。タイミ
ング発生器１００には機能単位として、変換器６０を介
してマイクロプロセッサ・インタフェース５０からパラ
メータ設定値を受信する周波数発生器２０が含まれてい
る。周波数発生器２０からの出力信号は、可制御遅延装
置３０及び／または可制御パルス幅装置４０のような、
他の機能単位に結合することが可能である。図１に関す
る解説のように、周波数発生器２０、遅延装置３０、及
び、パルス幅装置４０は、それぞれの変換回路６０、７
０、及び、８０を介して、各マイクロプロセッサ・イン
タフェース５０から、周波数、遅延、及び／または、パ
ルス幅を公称値に設定するためのそれぞれのパラメータ
設定値を受信する。
グ発生器１００が主ブロック図で示されている。タイミ
ング発生器１００には機能単位として、変換器６０を介
してマイクロプロセッサ・インタフェース５０からパラ
メータ設定値を受信する周波数発生器２０が含まれてい
る。周波数発生器２０からの出力信号は、可制御遅延装
置３０及び／または可制御パルス幅装置４０のような、
他の機能単位に結合することが可能である。図１に関す
る解説のように、周波数発生器２０、遅延装置３０、及
び、パルス幅装置４０は、それぞれの変換回路６０、７
０、及び、８０を介して、各マイクロプロセッサ・イン
タフェース５０から、周波数、遅延、及び／または、パ
ルス幅を公称値に設定するためのそれぞれのパラメータ
設定値を受信する。
【００１２】図１に示すタイミング発生器１０とは対照
的に、タイミング発生器１００には、周波数発生器２
０、遅延装置３０、及び／または、パルス幅装置４０に
対して各マイクロプロセッサ・インタフェース５０から
パラメータ設定値を供給するだけでなく、パラメータ設
定値を直接供給することを可能にするメモリ１１０がさ
らに設けられている。メモリ１１０は、メモリ１１０に
関するアドレスを生成する状態機械１２０によって制御
するのが望ましい。供給されたアドレスに対応するメモ
リ１１０の内容が読み取られて、変換器１３０及び結合
装置１４０を介して周波数発生器２０に、及び／また
は、変換器１５０及び結合装置１６０を介して遅延装置
３０に、及び／または、変換器１７０及び結合装置１８
０を介してパルス幅装置４０に直接供給される。
的に、タイミング発生器１００には、周波数発生器２
０、遅延装置３０、及び／または、パルス幅装置４０に
対して各マイクロプロセッサ・インタフェース５０から
パラメータ設定値を供給するだけでなく、パラメータ設
定値を直接供給することを可能にするメモリ１１０がさ
らに設けられている。メモリ１１０は、メモリ１１０に
関するアドレスを生成する状態機械１２０によって制御
するのが望ましい。供給されたアドレスに対応するメモ
リ１１０の内容が読み取られて、変換器１３０及び結合
装置１４０を介して周波数発生器２０に、及び／また
は、変換器１５０及び結合装置１６０を介して遅延装置
３０に、及び／または、変換器１７０及び結合装置１８
０を介してパルス幅装置４０に直接供給される。
【００１３】変換器６０が周波数発生器２０の公称周波
数に関するパラメータ設定値を供給し、変換器１３０が
周波数発生器２０の周波数変化対時間に関するパラメー
タ設定値を供給するようにするのが望ましい。結合装置
１４０は、両方の信号を結合して周波数発生器２０に供
給する。従って、変換器７０が遅延装置３０の公称遅延
に関するパラメータ設定値を供給し、変換器１５０が遅
延変化対時間に関するパラメータ設定値を供給するよう
にするのが望ましい。結合装置１６０は、両方の信号を
結合して遅延装置３０にその結果を供給する。最後に、
変換器８０がパルス幅装置４０の公称パルス幅に関する
パラメータ設定値を供給し、変換器１７０がパルス幅変
化対時間に関するパラメータ設定値を供給するようにす
るのが望ましい。両方の信号が、結合装置１８０によっ
て結合され、パルス幅装置４０に供給される。
数に関するパラメータ設定値を供給し、変換器１３０が
周波数発生器２０の周波数変化対時間に関するパラメー
タ設定値を供給するようにするのが望ましい。結合装置
１４０は、両方の信号を結合して周波数発生器２０に供
給する。従って、変換器７０が遅延装置３０の公称遅延
に関するパラメータ設定値を供給し、変換器１５０が遅
延変化対時間に関するパラメータ設定値を供給するよう
にするのが望ましい。結合装置１６０は、両方の信号を
結合して遅延装置３０にその結果を供給する。最後に、
変換器８０がパルス幅装置４０の公称パルス幅に関する
パラメータ設定値を供給し、変換器１７０がパルス幅変
化対時間に関するパラメータ設定値を供給するようにす
るのが望ましい。両方の信号が、結合装置１８０によっ
て結合され、パルス幅装置４０に供給される。
【００１４】変換器６０、７０、８０、１３０、１５
０、及び、１７０は、デジタル・アナログ変換器（ＤＡ
Ｃ）を利用するのが望ましい。変換器６０、７０、及
び、８０は、高分解能に関して最適なものが選択され、
一方、変換器１３０、１５０、及び、１７０は、速度に
関して最適なものが選択される。これら変換器は、メモ
リ１１０やマイクロプロセッサ・インタフェース５０の
データ・フォーマットを各機能単位２０〜４０に要求さ
れるデータ・フォーマットに適応させることを可能にす
るものであれば如何なる種類のインタフェースにしても
よい。フォーマットが既に一致している場合、変換器が
必要でなくなるのは明らかである。さらに、それぞれの
変換器を、１つまたは複数の変換装置に集結することも
可能である。図１及び図２における変換器の表現は、フ
ォーマット変換／適応の主機能性を表しただけのものと
する。
０、及び、１７０は、デジタル・アナログ変換器（ＤＡ
Ｃ）を利用するのが望ましい。変換器６０、７０、及
び、８０は、高分解能に関して最適なものが選択され、
一方、変換器１３０、１５０、及び、１７０は、速度に
関して最適なものが選択される。これら変換器は、メモ
リ１１０やマイクロプロセッサ・インタフェース５０の
データ・フォーマットを各機能単位２０〜４０に要求さ
れるデータ・フォーマットに適応させることを可能にす
るものであれば如何なる種類のインタフェースにしても
よい。フォーマットが既に一致している場合、変換器が
必要でなくなるのは明らかである。さらに、それぞれの
変換器を、１つまたは複数の変換装置に集結することも
可能である。図１及び図２における変換器の表現は、フ
ォーマット変換／適応の主機能性を表しただけのものと
する。
【００１５】結合装置１４０、１６０、及び、１８０
は、加算器または減算器のような、それぞれの信号を組
み合わせを可能にする任意の装置によって実施すること
が可能である。
は、加算器または減算器のような、それぞれの信号を組
み合わせを可能にする任意の装置によって実施すること
が可能である。
【００１６】カウンタ及び／またはシーケンサによって
実施するのが望ましい状態機械１２０は、メモリ１１０
のアドレス掃引を可能にする。メモリ１１０には、周波
数発生器２０、遅延装置３０、及び／または、パルス幅
装置４０のパラメータ設定値の直接的な、つまり迅速な
修正を可能にする、定義済みのパラメータ設定値が格納
されている。マイクロプロセッサ・インタフェース５０
は、パラメータ設定値を個別に決定するが、メモリ１１
０には、定義済みのパラメータ設定値が格納されている
ので、これによって、周波数発生器２０、遅延装置３
０、及び／または、パルス幅装置４０のパラメータ設定
値のはるかに迅速な変更が可能になる。マイクロプロセ
ッサ・インタフェース５０が、最良のケースにおいてた
だ単にそのマイクロプロセッサ・インタフェースのメモ
リからパラメータ設定値を読み取るだけであったとして
も、メモリ１１０から各機能単位にパラメータ設定値を
直接供給するという本発明のパラメータ設定値供給方式
では、マイクロプロセッサ・インタフェース５０による
追加読み取りステップが回避されるので、さらに迅速に
なる。
実施するのが望ましい状態機械１２０は、メモリ１１０
のアドレス掃引を可能にする。メモリ１１０には、周波
数発生器２０、遅延装置３０、及び／または、パルス幅
装置４０のパラメータ設定値の直接的な、つまり迅速な
修正を可能にする、定義済みのパラメータ設定値が格納
されている。マイクロプロセッサ・インタフェース５０
は、パラメータ設定値を個別に決定するが、メモリ１１
０には、定義済みのパラメータ設定値が格納されている
ので、これによって、周波数発生器２０、遅延装置３
０、及び／または、パルス幅装置４０のパラメータ設定
値のはるかに迅速な変更が可能になる。マイクロプロセ
ッサ・インタフェース５０が、最良のケースにおいてた
だ単にそのマイクロプロセッサ・インタフェースのメモ
リからパラメータ設定値を読み取るだけであったとして
も、メモリ１１０から各機能単位にパラメータ設定値を
直接供給するという本発明のパラメータ設定値供給方式
では、マイクロプロセッサ・インタフェース５０による
追加読み取りステップが回避されるので、さらに迅速に
なる。
【００１７】図３Ａ、図３Ｂ、及び図３Ｃには、本発明
による理想タイミング信号の修正例（図３Ａ、図３Ｂ、
及び図３Ｃの上方部分）が示されている。基準信号（図
３Ａの上部）の周波数が、図３Ａの中央部に示す周波数
偏移方式に従い、時間につれて変化する。基準信号に対
して周波数が変化する出力信号が、図３Ａの下部に示さ
れている。図３Ａに習って、図３Ｂは、その中央部に描
かれような遅延時間の修正に関して説明するためのもの
である。結果生じる出力信号が、図３Ｂの下部に示され
ている。
による理想タイミング信号の修正例（図３Ａ、図３Ｂ、
及び図３Ｃの上方部分）が示されている。基準信号（図
３Ａの上部）の周波数が、図３Ａの中央部に示す周波数
偏移方式に従い、時間につれて変化する。基準信号に対
して周波数が変化する出力信号が、図３Ａの下部に示さ
れている。図３Ａに習って、図３Ｂは、その中央部に描
かれような遅延時間の修正に関して説明するためのもの
である。結果生じる出力信号が、図３Ｂの下部に示され
ている。
【００１８】図３Ａ及び図３Ｂから明らかなように、周
波数偏移及び遅延偏移の両方によって、出力信号につい
て同じ結果を生じる可能性がある。遅延時間が周波数の
周期より長い場合、図３Ａの周波数修正が通常有利であ
るが、遅延が、その遅延時間より長い周波数の周期の何
分の一かにすぎない場合、図３Ｂの遅延時間修正がより
有利である。
波数偏移及び遅延偏移の両方によって、出力信号につい
て同じ結果を生じる可能性がある。遅延時間が周波数の
周期より長い場合、図３Ａの周波数修正が通常有利であ
るが、遅延が、その遅延時間より長い周波数の周期の何
分の一かにすぎない場合、図３Ｂの遅延時間修正がより
有利である。
【００１９】図３Ｃは、図３Ｃの中央部に描かれたよう
なパルス幅の修正に関して説明するためのものである。
結果生じる出力信号が、図３Ｃの下方部分に示されてい
る。
なパルス幅の修正に関して説明するためのものである。
結果生じる出力信号が、図３Ｃの下方部分に示されてい
る。
【００２０】用途によっては、明らかに、１つのパラメ
ータ（周波数、遅延、または、パルス幅）の変更で十分
な場合もあるので、図２に示す設定値変更手段（周波
数、遅延、パルス幅）の少なくとも１つで十分な可能性
がある。しかし、１つまたは複数のパラメータ（周波
数、遅延、または、パルス幅）を組み合わせて修正する
ことも可能である。
ータ（周波数、遅延、または、パルス幅）の変更で十分
な場合もあるので、図２に示す設定値変更手段（周波
数、遅延、パルス幅）の少なくとも１つで十分な可能性
がある。しかし、１つまたは複数のパラメータ（周波
数、遅延、または、パルス幅）を組み合わせて修正する
ことも可能である。
【００２１】メモリ１１０と状態機械１２０を組み合わ
せると、かなり多様なパラメータ設定値の掃引が可能に
なる。メモリ１１０の内容の逐次掃引や、異なるアドレ
ス間のジャンプといった、当該技術において既知の任意
のメモリ・アドレッシング方式を本発明の目的を達成す
るために適用することが可能である。メモリ１１０の内
容の掃引は、既定のテスト方式に従って実施するのが望
ましい。しかし、確率論的なランダム・シーケンス掃引
または擬似ランダム・シーケンス掃引を適用することも
可能である。
せると、かなり多様なパラメータ設定値の掃引が可能に
なる。メモリ１１０の内容の逐次掃引や、異なるアドレ
ス間のジャンプといった、当該技術において既知の任意
のメモリ・アドレッシング方式を本発明の目的を達成す
るために適用することが可能である。メモリ１１０の内
容の掃引は、既定のテスト方式に従って実施するのが望
ましい。しかし、確率論的なランダム・シーケンス掃引
または擬似ランダム・シーケンス掃引を適用することも
可能である。
【００２２】メモリ１１０は、当該技術において既知の
ように、例えばマイクロプロセッサ・インタフェース５
０を介して、利用前または利用中にロードすることが可
能である。
ように、例えばマイクロプロセッサ・インタフェース５
０を介して、利用前または利用中にロードすることが可
能である。
【００２３】周波数発生器２０、遅延装置３０、及び／
または、パルス幅装置の各機能単位毎に１つのメモリ１
１０を適用する代わりに、各機能単位を独立したメモリ
に結合することが可能である。従って、メモリ１１０ま
たは各機能単位毎の個別メモリは、中央状態機械１２
０、または、個別にパラメータの掃引を可能にする個別
状態機械によって制御することが可能である。
または、パルス幅装置の各機能単位毎に１つのメモリ１
１０を適用する代わりに、各機能単位を独立したメモリ
に結合することが可能である。従って、メモリ１１０ま
たは各機能単位毎の個別メモリは、中央状態機械１２
０、または、個別にパラメータの掃引を可能にする個別
状態機械によって制御することが可能である。
【００２４】図２の回路は、マイクロプロセッサ・イン
タフェース５０を介して理想信号を設定し、状態機械１
２０とともにメモリ１１０を用いて理想信号をより現実
的な理想信号に修正するようになっているのが望まし
い。しかし、メモリ１１０に記憶されているパラメータ
設定値を読み取ることによって直接タイミング発生器１
００のパラメータ設定を行うこともできることは明らか
である。しかし、これには、分解能及び速度に関してよ
り厳しい要求が必要になる。
タフェース５０を介して理想信号を設定し、状態機械１
２０とともにメモリ１１０を用いて理想信号をより現実
的な理想信号に修正するようになっているのが望まし
い。しかし、メモリ１１０に記憶されているパラメータ
設定値を読み取ることによって直接タイミング発生器１
００のパラメータ設定を行うこともできることは明らか
である。しかし、これには、分解能及び速度に関してよ
り厳しい要求が必要になる。
【００２５】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。
を以下に示す。
【００２６】〔実施態様１〕タイミング発生器（１０
０）であって、出力信号（ＯＵＴＰＵＴ）を発生する周
波数発生器（２０）と、出力信号（ＯＵＴＰＵＴ）のあ
るパラメータを公称値に設定するための公称パラメータ
設定値を周波数発生器（２０）に供給する手段（５０、
６０、１４０）と、既定のパラメータ設定値を記憶する
ためのメモリ（１１０）とを備えており、前記メモリ
（１１０）は、パラメータの公称値を修正するべく、記
憶したパラメータ設定値を周波数発生器（２０）に直接
供給するために、周波数発生器（２０）に直接結合され
ていることを特徴とするタイミング発生器（１００）。
０）であって、出力信号（ＯＵＴＰＵＴ）を発生する周
波数発生器（２０）と、出力信号（ＯＵＴＰＵＴ）のあ
るパラメータを公称値に設定するための公称パラメータ
設定値を周波数発生器（２０）に供給する手段（５０、
６０、１４０）と、既定のパラメータ設定値を記憶する
ためのメモリ（１１０）とを備えており、前記メモリ
（１１０）は、パラメータの公称値を修正するべく、記
憶したパラメータ設定値を周波数発生器（２０）に直接
供給するために、周波数発生器（２０）に直接結合され
ていることを特徴とするタイミング発生器（１００）。
【００２７】〔実施態様２〕出力信号（ＯＵＴＰＵＴ）
を遅延させるための遅延装置（３０）をさらに設けてお
り、該遅延装置（３０）は、出力信号（ＯＵＴＰＵＴ）
の遅延時間を設定するためのパラメータ設定値を受信す
るようになっていることと、第２のメモリ（１１０）が
さらに遅延装置（３０）に直接結合されており、遅延時
間を直接設定及び／または修正するための既定のパラメ
ータ設定値を記憶していることを特徴とする、実施態様
１に記載のタイミング発生器（１００）。
を遅延させるための遅延装置（３０）をさらに設けてお
り、該遅延装置（３０）は、出力信号（ＯＵＴＰＵＴ）
の遅延時間を設定するためのパラメータ設定値を受信す
るようになっていることと、第２のメモリ（１１０）が
さらに遅延装置（３０）に直接結合されており、遅延時
間を直接設定及び／または修正するための既定のパラメ
ータ設定値を記憶していることを特徴とする、実施態様
１に記載のタイミング発生器（１００）。
【００２８】〔実施態様３〕 出力信号（ＯＵＴＰＵ
Ｔ）のパルス幅を設定するためのパルス幅装置（４０）
をさらに備えており、該パルス幅装置（４０）は、出力
信号（ＯＵＴＰＵＴ）のパルス幅を設定するためのパラ
メータ設定値を受信するようになっていることと、第３
のメモリ（１１０）がさらにパルス幅装置（４０）に直
接結合されており、パルス幅を直接設定及び／または修
正するための既定のパラメータ設定値を記憶しているこ
とを特徴とする、実施態様１または実施態様２に記載の
タイミング発生器（１００）。
Ｔ）のパルス幅を設定するためのパルス幅装置（４０）
をさらに備えており、該パルス幅装置（４０）は、出力
信号（ＯＵＴＰＵＴ）のパルス幅を設定するためのパラ
メータ設定値を受信するようになっていることと、第３
のメモリ（１１０）がさらにパルス幅装置（４０）に直
接結合されており、パルス幅を直接設定及び／または修
正するための既定のパラメータ設定値を記憶しているこ
とを特徴とする、実施態様１または実施態様２に記載の
タイミング発生器（１００）。
【００２９】〔実施態様４〕メモリ（１１０）の少なく
とも１つに結合されて、メモリ（１１０）の少なくとも
１つから読み取りを行うためのアドレスを生成する状態
機械（１２０）をさらに備えたことを特徴とする、実施
態様１乃至実施態様３のいずれか一項に記載のタイミン
グ発生器（１００）。
とも１つに結合されて、メモリ（１１０）の少なくとも
１つから読み取りを行うためのアドレスを生成する状態
機械（１２０）をさらに備えたことを特徴とする、実施
態様１乃至実施態様３のいずれか一項に記載のタイミン
グ発生器（１００）。
【００３０】〔実施態様５〕パラメータが、出力信号
（ＯＵＴＰＵＴ）の周波数、遅延時間、及び／または、
パルス幅であることを特徴とする、実施態様１乃至実施
態様４のいずれか一項に記載のタイミング発生器（１０
０）。
（ＯＵＴＰＵＴ）の周波数、遅延時間、及び／または、
パルス幅であることを特徴とする、実施態様１乃至実施
態様４のいずれか一項に記載のタイミング発生器（１０
０）。
【００３１】〔実施態様６〕タイミング信号を発生する
ための方法であって、周波数発生器（２０）によって生
じる出力信号（ＯＵＴＰＵＴ）のあるパラメータを公称
値に設定するための公称パラメータ設定値を周波数発生
器（２０）に供給するステップと、既定のパラメータ設
定値を記憶しているメモリ（１１０）から読み取りを行
うステップと、読み取ったパラメータ設定値を周波数発
生器（２０）に直接供給して、パラメータの公称値を修
正するステップとを設けて成る方法。
ための方法であって、周波数発生器（２０）によって生
じる出力信号（ＯＵＴＰＵＴ）のあるパラメータを公称
値に設定するための公称パラメータ設定値を周波数発生
器（２０）に供給するステップと、既定のパラメータ設
定値を記憶しているメモリ（１１０）から読み取りを行
うステップと、読み取ったパラメータ設定値を周波数発
生器（２０）に直接供給して、パラメータの公称値を修
正するステップとを設けて成る方法。
【図１】従来技術によるタイミング発生器１０を示す図
である。
である。
【図２】本発明によるタイミング発生器１００を示す図
である。
である。
【図３Ａ】本発明による理想のタイミング信号の修正例
を示す図である。
を示す図である。
【図３Ｂ】本発明による理想のタイミング信号の修正例
を示す図である。
を示す図である。
【図３Ｃ】本発明による理想のタイミング信号の修正例
を示す図である。
を示す図である。
２０：周波数発生器 ３０：遅延装置 ４０：パルス幅装置 ５０：公称パラメータ設定値供給手段 ６０：公称パラメータ設定値供給手段 １００：タイミング発生器 １１０：メモリ １２０：状態機械 １４０：公称パラメータ設定値供給手段
フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ.
Claims (1)
- 【請求項１】タイミング発生器であって、 出力信号を発生する周波数発生器と、 出力信号のあるパラメータを公称値に設定するための公
称パラメータ設定値を周波数発生器に供給する手段と、 既定のパラメータ設定値を記憶するためのメモリとを備
えており、前記メモリは、パラメータの公称値を修正す
るべく、記憶したパラメータ設定値を周波数発生器に直
接供給するために、周波数発生器に直接結合されている
ことを特徴とするタイミング発生器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98121724A EP1001533B1 (en) | 1998-11-14 | 1998-11-14 | Timing generator |
| EP98121724.3 | 1998-11-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000151371A true JP2000151371A (ja) | 2000-05-30 |
Family
ID=8232976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11322807A Pending JP2000151371A (ja) | 1998-11-14 | 1999-11-12 | タイミング発生器 |
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| Country | Link |
|---|---|
| US (1) | US6665808B1 (ja) |
| EP (1) | EP1001533B1 (ja) |
| JP (1) | JP2000151371A (ja) |
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| US6952790B2 (en) * | 2001-03-30 | 2005-10-04 | Intel Corporation | System for varying timing between source and data signals in a source synchronous interface |
| TWI266191B (en) * | 2003-09-05 | 2006-11-11 | Realtek Semiconductor Corp | Clock pulse adjusting device and method thereof |
| US7315574B2 (en) * | 2004-05-03 | 2008-01-01 | Dft Microsystems, Inc. | System and method for generating a jittered test signal |
| US7219252B1 (en) * | 2004-07-09 | 2007-05-15 | Cypress Semiconductor Corp. | Apparatus and method for dynamic overclocking |
| US7239969B2 (en) * | 2004-11-09 | 2007-07-03 | Guide Technology, Inc. | System and method of generating test signals with injected data-dependent jitter (DDJ) |
| WO2006063361A2 (en) | 2004-12-08 | 2006-06-15 | Guide Technology | Periodic jitter (pj) measurement methodology |
| US7330078B1 (en) | 2004-12-20 | 2008-02-12 | Cypress Semiconductor Corporation | Apparatus and method for limiting the overshoot and undershoot when turning on the spread spectrum of a reference signal |
| US7961059B1 (en) | 2005-06-30 | 2011-06-14 | Cypress Semiconductor Corporation | Phase lock loop control system and method with non-consecutive feedback divide values |
| US7912109B1 (en) | 2005-06-30 | 2011-03-22 | Cypress Semiconductor Corporation | Spread spectrum frequency synthesizer with first order accumulation for frequency profile generation |
| US7948327B1 (en) | 2005-06-30 | 2011-05-24 | Cypress Semiconductor Corporation | Simplified phase lock loop control model system and method |
| US8072277B1 (en) | 2005-06-30 | 2011-12-06 | Cypress Semiconductor Corporation | Spread spectrum frequency synthesizer |
| US7813411B1 (en) | 2005-06-30 | 2010-10-12 | Cypress Semiconductor Corporation | Spread spectrum frequency synthesizer with high order accumulation for frequency profile generation |
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| US7932787B1 (en) | 2005-06-30 | 2011-04-26 | Cypress Semiconductor Corporation | Phase lock loop control system and method |
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| US8255188B2 (en) * | 2007-11-07 | 2012-08-28 | Guidetech, Inc. | Fast low frequency jitter rejection methodology |
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| US7917319B2 (en) * | 2008-02-06 | 2011-03-29 | Dft Microsystems Inc. | Systems and methods for testing and diagnosing delay faults and for parametric testing in digital circuits |
| CN103677078B (zh) * | 2012-09-04 | 2017-11-21 | 国民技术股份有限公司 | 一种时钟频率的校准方法、系统及芯片 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4476584A (en) * | 1979-02-08 | 1984-10-09 | Jerrold Electronics Corporation | Digital frequency lock tuning system |
| FR2538656B1 (fr) * | 1982-12-23 | 1985-06-07 | Thomson Csf | Procede et circuit d'asservissement en frequence et en phase d'un oscillateur local en television |
| JPS61189427U (ja) * | 1985-05-20 | 1986-11-26 | ||
| CA1242770A (en) * | 1985-08-06 | 1988-10-04 | Mosaid Technologies Inc. | Edge programmable timing signal generator |
| US4646030A (en) * | 1986-03-03 | 1987-02-24 | Tektronix, Inc. | Triggered frequency locked oscillator having programmable delay circuit |
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| GB9210414D0 (en) * | 1992-05-15 | 1992-07-01 | Texas Instruments Ltd | Method and apparatus for interfacing a serial data signal |
| WO1993026127A1 (en) * | 1992-06-10 | 1993-12-23 | Scientific-Atlanta, Inc. | Interdiction method and apparatus with direct memory control of variable frequency elements |
| WO1993025954A2 (en) * | 1992-06-11 | 1993-12-23 | Sierra Semiconductor Corporation | A universal programming interface for clock generators |
| SE500929C2 (sv) * | 1993-02-24 | 1994-10-03 | Ellemtel Utvecklings Ab | Signalbehandlingskrets och förfarande för fördröjning av en binär periodisk insignal |
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| JPH11102296A (ja) * | 1997-07-29 | 1999-04-13 | Casio Comput Co Ltd | 制御装置及び制御方法 |
| US6421785B1 (en) * | 1998-11-03 | 2002-07-16 | Intel Corporation | Clock selection for processing audio data |
-
1998
- 1998-11-14 DE DE69801827T patent/DE69801827T2/de not_active Expired - Fee Related
- 1998-11-14 EP EP98121724A patent/EP1001533B1/en not_active Expired - Lifetime
-
1999
- 1999-11-12 US US09/439,001 patent/US6665808B1/en not_active Expired - Fee Related
- 1999-11-12 JP JP11322807A patent/JP2000151371A/ja active Pending
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| Publication number | Publication date |
|---|---|
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| US6665808B1 (en) | 2003-12-16 |
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