JP2000150817A - 半導体装置とその形成方法 - Google Patents
半導体装置とその形成方法Info
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Abstract
(57)【要約】 （修正有）
【課題】 メモリデバイスにおける深トレンチキャパシ
タのキャパシタンスを増大させる。 【解決手段】 本発明の半導体装置形成方法は基板１２
に深トレンチ１４を形成するステップと、深トレンチの
下部に誘電体層２６のライニングを形成するステップを
有する。誘電体層はチタンを含む。本発明の半導体装置
はトレンチを有した基板を有し、トレンチ内には記憶ノ
ード２０が形成され、該ノードは容量的に基板に結合さ
れている。トレンチ内の記憶ノード２０と基板１２間に
は、酸化チタンを含む誘電体層２６が形成されている。
タのキャパシタンスを増大させる。 【解決手段】 本発明の半導体装置形成方法は基板１２
に深トレンチ１４を形成するステップと、深トレンチの
下部に誘電体層２６のライニングを形成するステップを
有する。誘電体層はチタンを含む。本発明の半導体装置
はトレンチを有した基板を有し、トレンチ内には記憶ノ
ード２０が形成され、該ノードは容量的に基板に結合さ
れている。トレンチ内の記憶ノード２０と基板１２間に
は、酸化チタンを含む誘電体層２６が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、より詳
細には改良された誘電体層およびその形成方法に関す
る。
細には改良された誘電体層およびその形成方法に関す
る。
【０００２】
【従来の技術】半導体メモリセルは、トランジスタによ
りアクセスされデータを記憶するためのキャパシタを有
する。データはキャパシタの状態に依存してハイレベル
ビット又はローレベルビットとして記憶される。従っ
て、キャパシタ内の電荷の有無によりハイレベル又はロ
ーレベルデータが読み出され、キャパシタに対する充電
又は放電によりデータが書込まれる。
りアクセスされデータを記憶するためのキャパシタを有
する。データはキャパシタの状態に依存してハイレベル
ビット又はローレベルビットとして記憶される。従っ
て、キャパシタ内の電荷の有無によりハイレベル又はロ
ーレベルデータが読み出され、キャパシタに対する充電
又は放電によりデータが書込まれる。
【０００３】半導体メモリにおいて使用されるキャパシ
タとして深トレンチ（ＤＴ）キャパシタがある。深トレ
ンチキャパシタは典型的には、デバイスの半導体基板内
の、アクセス用トランジスタに隣接して、又はその下部
に埋め込まれる。
タとして深トレンチ（ＤＴ）キャパシタがある。深トレ
ンチキャパシタは典型的には、デバイスの半導体基板内
の、アクセス用トランジスタに隣接して、又はその下部
に埋め込まれる。
【０００４】ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）等の半導体メモリ装置を最高の状態で動作させ
るためには、記憶用トレンチキャパシタのキャパシタン
スＣを最大限にする一方、キャパシタの周辺領域への電
荷の漏れを最小限に留める必要がある。従って、キャパ
シタのプレート間に高品質の誘電材料を使用することが
要求される。
ＲＡＭ）等の半導体メモリ装置を最高の状態で動作させ
るためには、記憶用トレンチキャパシタのキャパシタン
スＣを最大限にする一方、キャパシタの周辺領域への電
荷の漏れを最小限に留める必要がある。従って、キャパ
シタのプレート間に高品質の誘電材料を使用することが
要求される。
【０００５】トレンチキャパシタのキャパシタンスは式
Ｃ＝ε・Ａ／ｄによって求められる。上式においてＣは
キャパシタンス、εはキャパシタのプレート間の材料の
誘電率、Ａはキャパシタプレートの面積、そしてｄはキ
ャパシタプレートを隔離している誘電材料の厚さであ
る。
Ｃ＝ε・Ａ／ｄによって求められる。上式においてＣは
キャパシタンス、εはキャパシタのプレート間の材料の
誘電率、Ａはキャパシタプレートの面積、そしてｄはキ
ャパシタプレートを隔離している誘電材料の厚さであ
る。
【０００６】通常のトレンチキャパシタの形成において
は、典型的にはオキシナイトライドが誘電材料として使
用される。オキシナイトライド材料は現在使用されてい
る深トレンチキャパシタ製造方法及び材料と非常に相性
が良く、また、深トレンチキャパシタ形成中に行われる
高温処理（最大１１００゜Ｃ）中も安定である。しかし
ながら、オキシナイトライドの誘電率は典型的には約７
であり、これでは必要なキャパシタンスを得るためには
漏れ特性を犠牲にしてキャパシタの形状を変更しなけれ
ばならない。
は、典型的にはオキシナイトライドが誘電材料として使
用される。オキシナイトライド材料は現在使用されてい
る深トレンチキャパシタ製造方法及び材料と非常に相性
が良く、また、深トレンチキャパシタ形成中に行われる
高温処理（最大１１００゜Ｃ）中も安定である。しかし
ながら、オキシナイトライドの誘電率は典型的には約７
であり、これでは必要なキャパシタンスを得るためには
漏れ特性を犠牲にしてキャパシタの形状を変更しなけれ
ばならない。
【０００７】
【発明が解決しようとする課題】本発明の課題は、デバ
イスの漏れ特性を劣化させることなく深トレンチキャパ
シタのキャパシタンスを高めるための方法と装置を提供
することである。
イスの漏れ特性を劣化させることなく深トレンチキャパ
シタのキャパシタンスを高めるための方法と装置を提供
することである。
【０００８】
【課題を解決するための手段】この課題は、上述の式か
ら明らかなように、高い誘電率εを有し、公知の深トレ
ンチキャパシタの形成方法において使用可能な誘電材料
を使用することにより達成される。
ら明らかなように、高い誘電率εを有し、公知の深トレ
ンチキャパシタの形成方法において使用可能な誘電材料
を使用することにより達成される。
【０００９】本発明による半導体装置の形成方法によれ
ば、シリコン基板に深トレンチを形成し、深トレンチの
下部に誘電材料のライニングを形成することにより誘電
体層を形成する。誘電材料はルチル相の二酸化チタン
（ＴｉＯ２）を含む。
ば、シリコン基板に深トレンチを形成し、深トレンチの
下部に誘電材料のライニングを形成することにより誘電
体層を形成する。誘電材料はルチル相の二酸化チタン
（ＴｉＯ２）を含む。
【００１０】本発明の別の実施例では、基板に深トレン
チを形成し、シリコン基板上と深トレンチ内に窒化シリ
コン（Ｓｉ３Ｎ４）等の超薄膜（厚さ約１ｎｍ以下）の
障壁層が形成され、二酸化チタン（ＴｉＯ２）層を堆積
し、該二酸化チタン層を酸化及びアニールすることによ
りルチル結晶構造を形成し、深トレンチの一部を導電性
の充填材料で充填することにより記憶ノードを形成し、
二酸化チタン誘電体層を部分的に除去することにより、
深トレンチの下部に二酸化チタン層と障壁層のライニン
グを形成する。
チを形成し、シリコン基板上と深トレンチ内に窒化シリ
コン（Ｓｉ３Ｎ４）等の超薄膜（厚さ約１ｎｍ以下）の
障壁層が形成され、二酸化チタン（ＴｉＯ２）層を堆積
し、該二酸化チタン層を酸化及びアニールすることによ
りルチル結晶構造を形成し、深トレンチの一部を導電性
の充填材料で充填することにより記憶ノードを形成し、
二酸化チタン誘電体層を部分的に除去することにより、
深トレンチの下部に二酸化チタン層と障壁層のライニン
グを形成する。
【００１１】障壁層の厚さは約１ナノメートル以下が好
適である。誘電体層を形成するステップにおいてルチル
（ＴｉＯ２）を化学的気相成長法により堆積させること
もできる。ルチル（ＴｉＯ２）の堆積前に先駆物質を使
用するステップを含むこともできる。誘電体層の形成ス
テップでは、ＴｉＮの層を深トレンチの下部内に堆積
し、ＴｉＮ層を酸化することによりルチル（ＴｉＯ２）
を形成することができる。酸化ステップではＴｉＮの層
をプラズマ酸化により酸化することができる。酸化ステ
ップではまた、ＴｉＮ層を急速熱酸化（Rapid Thermal
Oxidation: RTO）により酸化することができる。
適である。誘電体層を形成するステップにおいてルチル
（ＴｉＯ２）を化学的気相成長法により堆積させること
もできる。ルチル（ＴｉＯ２）の堆積前に先駆物質を使
用するステップを含むこともできる。誘電体層の形成ス
テップでは、ＴｉＮの層を深トレンチの下部内に堆積
し、ＴｉＮ層を酸化することによりルチル（ＴｉＯ２）
を形成することができる。酸化ステップではＴｉＮの層
をプラズマ酸化により酸化することができる。酸化ステ
ップではまた、ＴｉＮ層を急速熱酸化（Rapid Thermal
Oxidation: RTO）により酸化することができる。
【００１２】本発明による半導体装置はトレンチが形成
された基板を有し、トレンチ内には記憶ノードが形成さ
れ、記憶ノードは基板に容量結合されている。トレンチ
内のキャパシタプレート間には誘電体層が形成され、該
誘電体層はトレンチの下部にライニングを形成してい
る。誘電体層は酸化チタンを含む。
された基板を有し、トレンチ内には記憶ノードが形成さ
れ、記憶ノードは基板に容量結合されている。トレンチ
内のキャパシタプレート間には誘電体層が形成され、該
誘電体層はトレンチの下部にライニングを形成してい
る。誘電体層は酸化チタンを含む。
【００１３】本発明装置の別の実施例では、誘電体層は
窒化シリコン障壁層を含む。この障壁層の厚さは約１ナ
ノメートル以下である。誘電体層はまた、酸化チタン層
を含むことができる。酸化チタン層の厚さは好適には約
１５〜３５ナノメートルである。
窒化シリコン障壁層を含む。この障壁層の厚さは約１ナ
ノメートル以下である。誘電体層はまた、酸化チタン層
を含むことができる。酸化チタン層の厚さは好適には約
１５〜３５ナノメートルである。
【００１４】
【発明の実施の形態】本発明は半導体装置に関し、より
詳細には改良された誘電体層とその形成方法に関する。
誘電材料の誘電率を増加させることにより、より高いキ
ャパシタンスが得られ、記憶ノード上の情報ビット記憶
の保持時間を延長できる。トレンチキャパシタのキャパ
シタンスは次式により表される： Ｃ＝εＡ／ｄ 上式においてＣはキャパシタンス、εは誘電材料の誘電
率、Ａはキャパシタプレートの面積、ｄは誘電材料の厚
さを表す。Ａを一定とすると、キャパシタンスはεを増
加させｄを減少させることにより増加できる。通常の誘
電材料（オキシナイトライド又は窒化物（ＯＮ））をル
チル（酸化チタン（ＴｉＯ２））と置換することによ
り、キャパシタンスを一桁増大することができる。これ
は誘電率の違いによるもので、例えばＯＮの場合εは約
７であるのに対して、ルチルは約８６〜１７０である。
ルチルのε値と漏洩電流の量はルチル皮膜の結晶方位と
質に依存する。これは本発明方法において説明される高
い堆積およびアニール温度に関連する。本発明によれば
ルチルを誘電材料として使用することにより、漏洩電流
を１０−10Ａ-ｃｍ−2以下にすることができる。
詳細には改良された誘電体層とその形成方法に関する。
誘電材料の誘電率を増加させることにより、より高いキ
ャパシタンスが得られ、記憶ノード上の情報ビット記憶
の保持時間を延長できる。トレンチキャパシタのキャパ
シタンスは次式により表される： Ｃ＝εＡ／ｄ 上式においてＣはキャパシタンス、εは誘電材料の誘電
率、Ａはキャパシタプレートの面積、ｄは誘電材料の厚
さを表す。Ａを一定とすると、キャパシタンスはεを増
加させｄを減少させることにより増加できる。通常の誘
電材料（オキシナイトライド又は窒化物（ＯＮ））をル
チル（酸化チタン（ＴｉＯ２））と置換することによ
り、キャパシタンスを一桁増大することができる。これ
は誘電率の違いによるもので、例えばＯＮの場合εは約
７であるのに対して、ルチルは約８６〜１７０である。
ルチルのε値と漏洩電流の量はルチル皮膜の結晶方位と
質に依存する。これは本発明方法において説明される高
い堆積およびアニール温度に関連する。本発明によれば
ルチルを誘電材料として使用することにより、漏洩電流
を１０−10Ａ-ｃｍ−2以下にすることができる。
【００１５】記憶セルキャパシタのキャパシタンスはダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）デバイ
スの性能にとって重要である。通常、深トレンチ（Ｄ
Ｔ）法では誘電体として窒化物が使用される。窒化物の
誘電率は約７である。窒化物誘電体の厚さｄはすでにト
ンネル領域内の最小限度３．５ｎｍに達しつつある。こ
のような通常の方法では、ＤＴキャパシタンスをセル当
たり約４０ｆＦの最小臨界値に近づけることは難しい。
イナミックランダムアクセスメモリ（ＤＲＡＭ）デバイ
スの性能にとって重要である。通常、深トレンチ（Ｄ
Ｔ）法では誘電体として窒化物が使用される。窒化物の
誘電率は約７である。窒化物誘電体の厚さｄはすでにト
ンネル領域内の最小限度３．５ｎｍに達しつつある。こ
のような通常の方法では、ＤＴキャパシタンスをセル当
たり約４０ｆＦの最小臨界値に近づけることは難しい。
【００１６】本発明による装置及び方法では誘電材料と
してルチルを使用する。ルチルの誘電率は表面に対して
垂直な方向に光軸（ｃ軸）を有する結晶方位の場合の約
８６ないし表面に平行なｃ軸の場合の１７０の間であ
る。従って同様のノード厚さで比較すれば、少なくとも
一桁分のキャパシタンス増加が得られる。
してルチルを使用する。ルチルの誘電率は表面に対して
垂直な方向に光軸（ｃ軸）を有する結晶方位の場合の約
８６ないし表面に平行なｃ軸の場合の１７０の間であ
る。従って同様のノード厚さで比較すれば、少なくとも
一桁分のキャパシタンス増加が得られる。
【００１７】以下の詳細な説明において同一の参照番号
は同一又は類似の要素を示す。図１と２は本発明の方法
により製作された深トレンチキャパシタ１０を示す。半
導体基板１２の内部にはトレンチ（深トレンチ）が形成
されている。基板１２はウェル領域１６と埋込キャパシ
タプレート１８を含む。埋込プレート１８は、トレンチ
１４内に形成された記憶ノード２０に容量的に結合され
ている。記憶ノード２０はシリコン結晶（ポリシリコ
ン）等の導電材料を含む。トレンチ１４の下部２４には
ルチルのライニングが形成され、埋込キャパシタプレー
ト１８と記憶ノード２０間の誘電体層２６を形成してい
る。
は同一又は類似の要素を示す。図１と２は本発明の方法
により製作された深トレンチキャパシタ１０を示す。半
導体基板１２の内部にはトレンチ（深トレンチ）が形成
されている。基板１２はウェル領域１６と埋込キャパシ
タプレート１８を含む。埋込プレート１８は、トレンチ
１４内に形成された記憶ノード２０に容量的に結合され
ている。記憶ノード２０はシリコン結晶（ポリシリコ
ン）等の導電材料を含む。トレンチ１４の下部２４には
ルチルのライニングが形成され、埋込キャパシタプレー
ト１８と記憶ノード２０間の誘電体層２６を形成してい
る。
【００１８】記憶ノード２０は埋込ストラップ２８によ
りアクセストランジスタ３０に電気的に接続されてい
る。アクセストランジスタはゲート３２を含む。ゲート
３２は好適には酸化シリコンから作られ、タングステン
シリサイド等の金属ケイ化物及び／又はポリシリコンと
接触している。ゲート３２が活性化されると、電荷が拡
散領域３４と３６間を流れ、その結果、ビット線コンタ
クト４０を介してビット線３８に対する電荷流入・流出
が可能となる。
りアクセストランジスタ３０に電気的に接続されてい
る。アクセストランジスタはゲート３２を含む。ゲート
３２は好適には酸化シリコンから作られ、タングステン
シリサイド等の金属ケイ化物及び／又はポリシリコンと
接触している。ゲート３２が活性化されると、電荷が拡
散領域３４と３６間を流れ、その結果、ビット線コンタ
クト４０を介してビット線３８に対する電荷流入・流出
が可能となる。
【００１９】記憶ノード２０はトレンチ１４内に形成さ
れたカラー４２によりウェル領域１６から電気的に絶縁
されている。カラー４２は好適には酸化シリコンを含
む。記憶ノード２０はまた、浅トレンチ絶縁４６により
ワード線ゲート４４から絶縁されている。ゲート３２と
４４は好適には半導体チップに沿って延在し、図１に示
すようなワード線を形成する。
れたカラー４２によりウェル領域１６から電気的に絶縁
されている。カラー４２は好適には酸化シリコンを含
む。記憶ノード２０はまた、浅トレンチ絶縁４６により
ワード線ゲート４４から絶縁されている。ゲート３２と
４４は好適には半導体チップに沿って延在し、図１に示
すようなワード線を形成する。
【００２０】図３には、ルチル誘電体の形成方法が示さ
れている。トレンチ１４のエッチングは好適には反応性
イオンエッチング（ＲＩＥ）により行う。トレンチ１４
の深さは約２〜１０ミクロンである。上面から見た場合
のトレンチ１４の形状は円形ないし楕円形で、直径は約
５０〜４００ｎｍである。トレンチ形成の前に、基板１
２を酸化し、厚さ約５ｎｍのパッド酸化膜層４８（二酸
化シリコン）を形成する。パッド酸化膜層４８上にはパ
ッド窒化膜層５０（窒化シリコン）が堆積される。パッ
ド窒化膜層５０の厚さは約２００〜２４０ｎｍである。
パッド窒化膜層５０上にはホウケイ酸ガラス（ＢＳＧ）
等のガラス層５２が形成される。ガラス層５２の厚さは
約７００ｎｍである。これらの寸法及び材料は絶対的な
ものではなく、必要に応じて変更できる。
れている。トレンチ１４のエッチングは好適には反応性
イオンエッチング（ＲＩＥ）により行う。トレンチ１４
の深さは約２〜１０ミクロンである。上面から見た場合
のトレンチ１４の形状は円形ないし楕円形で、直径は約
５０〜４００ｎｍである。トレンチ形成の前に、基板１
２を酸化し、厚さ約５ｎｍのパッド酸化膜層４８（二酸
化シリコン）を形成する。パッド酸化膜層４８上にはパ
ッド窒化膜層５０（窒化シリコン）が堆積される。パッ
ド窒化膜層５０の厚さは約２００〜２４０ｎｍである。
パッド窒化膜層５０上にはホウケイ酸ガラス（ＢＳＧ）
等のガラス層５２が形成される。ガラス層５２の厚さは
約７００ｎｍである。これらの寸法及び材料は絶対的な
ものではなく、必要に応じて変更できる。
【００２１】パッド酸化膜層４８、パッド窒化膜層５０
及びガラス層５２はパッドスタック５４として総称す
る。パッドスタック５４は公知の方法、例えばホトリソ
グラフィー法によりパターン化及び現像される。トレン
チ１４を形成する場所にはホールが形成され、パッドス
タック５４の残りの部分が、後に深トレンチを形成する
ために行われるＲＩＥ用のハードマスクとして機能す
る。
及びガラス層５２はパッドスタック５４として総称す
る。パッドスタック５４は公知の方法、例えばホトリソ
グラフィー法によりパターン化及び現像される。トレン
チ１４を形成する場所にはホールが形成され、パッドス
タック５４の残りの部分が、後に深トレンチを形成する
ために行われるＲＩＥ用のハードマスクとして機能す
る。
【００２２】埋込キャパシタプレート１８はトレンチ側
壁ドーピングにより形成するのが好適である。このドー
ピングには様々な方法を用いることができる。例えばヒ
素ガラス（ＡＳＧ）を堆積した後にヒ素原子を拡散によ
り打ち込んだり、気相ドーピング及び／又はプラズマド
ーピングが使用できる。この段階においてカラー４２を
ＬＯＣＯＳ法又はＣＶＤ法等により形成できる。別の例
では、カラー４２は側壁ドーピングの前、又は以下に詳
細に説明する誘電体の堆積後に形成することもできる。
壁ドーピングにより形成するのが好適である。このドー
ピングには様々な方法を用いることができる。例えばヒ
素ガラス（ＡＳＧ）を堆積した後にヒ素原子を拡散によ
り打ち込んだり、気相ドーピング及び／又はプラズマド
ーピングが使用できる。この段階においてカラー４２を
ＬＯＣＯＳ法又はＣＶＤ法等により形成できる。別の例
では、カラー４２は側壁ドーピングの前、又は以下に詳
細に説明する誘電体の堆積後に形成することもできる。
【００２３】トレンチの露出側壁表面からアニール処理
により自然酸化膜を除去し、基板１２のシリコンを露出
させる（シリコン基板の場合）。アニーリングは好適に
は水素（Ｈ２）雰囲気中において約６００〜８００℃で
行う。
により自然酸化膜を除去し、基板１２のシリコンを露出
させる（シリコン基板の場合）。アニーリングは好適に
は水素（Ｈ２）雰囲気中において約６００〜８００℃で
行う。
【００２４】図４において、障壁層５６（Ｓｉ３Ｎ
４等）は、トレンチ側壁１４にライニングを形成する。
この障壁層５６はトレンチを高温（約５００〜７００
℃）のＮＨ ３雰囲気に暴露することにより形成すること
ができる。窒化シリコン障壁層の厚さはＮＨ３への暴露
時間、暴露容器内の圧力及び温度により制御される。好
適には障壁層５６は約１ｎｍ以下の厚さに形成される。
自然酸化膜の成長を防ぐため、障壁層堆積前には空気と
の接触があってはならない。障壁層５６は、後の処理ス
テップにおけるトレンチ１４内の露出シリコンへの酸化
物拡散に対する障壁として機能する。さらに障壁層５６
は記憶ノード２０から埋込プレート１８への電荷漏れを
最小限にする機能も有する。障壁層５６は好適には窒化
物を含み、それ自体誘電体層であるため、スタック全体
の誘電率を悪化させる。すなわち、層５６は直列に接続
されたキャパシタと見ることができる。この影響を抑え
るため、障壁層５６はできるだけ薄く形成するのが望ま
しい。例えば障壁層５６の窒化層厚さは１ｎｍ以下、好
適には０．５ｎｍ以下である。そのような薄い窒化層
は、後のステップにおいて使用される最大約１１００℃
の高温においても安定している。
４等）は、トレンチ側壁１４にライニングを形成する。
この障壁層５６はトレンチを高温（約５００〜７００
℃）のＮＨ ３雰囲気に暴露することにより形成すること
ができる。窒化シリコン障壁層の厚さはＮＨ３への暴露
時間、暴露容器内の圧力及び温度により制御される。好
適には障壁層５６は約１ｎｍ以下の厚さに形成される。
自然酸化膜の成長を防ぐため、障壁層堆積前には空気と
の接触があってはならない。障壁層５６は、後の処理ス
テップにおけるトレンチ１４内の露出シリコンへの酸化
物拡散に対する障壁として機能する。さらに障壁層５６
は記憶ノード２０から埋込プレート１８への電荷漏れを
最小限にする機能も有する。障壁層５６は好適には窒化
物を含み、それ自体誘電体層であるため、スタック全体
の誘電率を悪化させる。すなわち、層５６は直列に接続
されたキャパシタと見ることができる。この影響を抑え
るため、障壁層５６はできるだけ薄く形成するのが望ま
しい。例えば障壁層５６の窒化層厚さは１ｎｍ以下、好
適には０．５ｎｍ以下である。そのような薄い窒化層
は、後のステップにおいて使用される最大約１１００℃
の高温においても安定している。
【００２５】図５において、二酸化チタン層５８が障壁
層５６上に堆積される。１つの方法では層５８は化学的
気相成長法（ＣＶＤ）により堆積されたＴｉＯ２を含
む。好適な実施例では、層５８の堆積の前に先駆物質が
使用される。先駆物質は例えばＴＤＭＡＴ（テトラキス
（ジメチルアミド）チタニウム），ＴＤＥＡＴ（テトラ
キス（ジエチルアミド）チタニウム），Ｔｉ（ＯｉＰ
ｒ）４（ｔｈｄ）２（ビス（イソプロポキシ）ビス（テ
トラメチルヘプタンジオナート）チタニウム）、チタニ
ウムテトラクロライドである。チタニウムテトラクロラ
イドを使用することにより最もコンフォーマルな堆積が
得られるが、半導体装置内の塩化物汚染を考慮しなけれ
ばならない。ＴｉＯ２を含む層５８は好適には約１５ｎ
ｍ〜約３５ｎｍの厚さを有し、特には約２５ｎｍが好適
である。
層５６上に堆積される。１つの方法では層５８は化学的
気相成長法（ＣＶＤ）により堆積されたＴｉＯ２を含
む。好適な実施例では、層５８の堆積の前に先駆物質が
使用される。先駆物質は例えばＴＤＭＡＴ（テトラキス
（ジメチルアミド）チタニウム），ＴＤＥＡＴ（テトラ
キス（ジエチルアミド）チタニウム），Ｔｉ（ＯｉＰ
ｒ）４（ｔｈｄ）２（ビス（イソプロポキシ）ビス（テ
トラメチルヘプタンジオナート）チタニウム）、チタニ
ウムテトラクロライドである。チタニウムテトラクロラ
イドを使用することにより最もコンフォーマルな堆積が
得られるが、半導体装置内の塩化物汚染を考慮しなけれ
ばならない。ＴｉＯ２を含む層５８は好適には約１５ｎ
ｍ〜約３５ｎｍの厚さを有し、特には約２５ｎｍが好適
である。
【００２６】別の例では層５８は化学的気相成長法（Ｃ
ＶＤ）法により堆積されたＴｉＮを含む。ＴｉＮは非常
にコンフォーマルに堆積させることができる。ＴｉＮを
含む層５８の厚さは好適には約１５ｎｍ〜約３０ｎｍで
あり、より好適には約２０ｎｍである。ＴｉＮ堆積はそ
の後、好適にはプラズマ酸化又は高温度（約８００〜１
０００℃）炉酸化によりＴｉＯ２に変換される。酸素雰
囲気中では次のような反応が起こる： ２ＴｉＮ＋Ｏ２→２ＴｉＯ２＋Ｎ２ Ｎ２は気相内で放散される。良好な絶縁体を形成するた
めにはＴｉＮの酸化度合いを高め、ＴｉＯ２の適切な化
学量論的組成２：１を形成しなければならない。
ＶＤ）法により堆積されたＴｉＮを含む。ＴｉＮは非常
にコンフォーマルに堆積させることができる。ＴｉＮを
含む層５８の厚さは好適には約１５ｎｍ〜約３０ｎｍで
あり、より好適には約２０ｎｍである。ＴｉＮ堆積はそ
の後、好適にはプラズマ酸化又は高温度（約８００〜１
０００℃）炉酸化によりＴｉＯ２に変換される。酸素雰
囲気中では次のような反応が起こる： ２ＴｉＮ＋Ｏ２→２ＴｉＯ２＋Ｎ２ Ｎ２は気相内で放散される。良好な絶縁体を形成するた
めにはＴｉＮの酸化度合いを高め、ＴｉＯ２の適切な化
学量論的組成２：１を形成しなければならない。
【００２７】図６において、堆積及び／又は形成の後、
層５８はさらに処理され、誘電率を最大化する。すなわ
ち酸化チタン層５８に対して所望の結晶構造が作られ
る。好適な方法では、非常に高温、例えば約７５０〜１
０００℃において炉又は急速熱酸化（ＲＴＯ）による酸
化が行われる。このプロセス中、熱力学的に安定なＴｉ
Ｏ２（ルチル）結晶構造が層５８に形成される。この酸
化の後、基板１２への酸素の拡散を防止する（障壁層５
６があるが）ために、Ａｒ，Ｈｅ等の不活性雰囲気中で
アニーリングすることができる。
層５８はさらに処理され、誘電率を最大化する。すなわ
ち酸化チタン層５８に対して所望の結晶構造が作られ
る。好適な方法では、非常に高温、例えば約７５０〜１
０００℃において炉又は急速熱酸化（ＲＴＯ）による酸
化が行われる。このプロセス中、熱力学的に安定なＴｉ
Ｏ２（ルチル）結晶構造が層５８に形成される。この酸
化の後、基板１２への酸素の拡散を防止する（障壁層５
６があるが）ために、Ａｒ，Ｈｅ等の不活性雰囲気中で
アニーリングすることができる。
【００２８】図７に示すように、トレンチ１４に充填材
料６０を堆積することにより記憶ノード２０を形成す
る。図８に示すように、充填材料を堆積する前に、窒化
シリコンの第２障壁層５９を堆積して、充填材料の酸化
を防止することができる。充填材料６０は好適にはポリ
シリコンである。層５８と障壁層５６は充填材料６０に
より保護されていない領域から、図９に示すようにＨＦ
エッチ等のウェットエッチングプロセスにより除去され
る。充填材料を窪めることにより、図２に示すようなカ
ラー４２を形成する。図９に示すように、トレンチ１４
内に残っているのは障壁層５６と、本発明による誘電体
を形成する層５８である。以後の工程は公知の通り行わ
れる。
料６０を堆積することにより記憶ノード２０を形成す
る。図８に示すように、充填材料を堆積する前に、窒化
シリコンの第２障壁層５９を堆積して、充填材料の酸化
を防止することができる。充填材料６０は好適にはポリ
シリコンである。層５８と障壁層５６は充填材料６０に
より保護されていない領域から、図９に示すようにＨＦ
エッチ等のウェットエッチングプロセスにより除去され
る。充填材料を窪めることにより、図２に示すようなカ
ラー４２を形成する。図９に示すように、トレンチ１４
内に残っているのは障壁層５６と、本発明による誘電体
を形成する層５８である。以後の工程は公知の通り行わ
れる。
【００２９】上述のように誘電材料の誘電率を増大させ
ることにより、一桁大きい容量が得られ、記憶ノード２
０（図２）上の情報ビット記憶の保持時間を伸ばすこと
ができる。ルチルのε値は約８６〜１７０（多結晶ルチ
ルの誘電率は約１１０）であり、リーク電流量（ルチル
皮膜の結晶方位と品質に依存する）を低減することがで
きる。本発明によれば誘電体としてルチルを導入したこ
とにより、リーク電流を１０-10Ａ-ｃｍ-2以下にするこ
とができる。
ることにより、一桁大きい容量が得られ、記憶ノード２
０（図２）上の情報ビット記憶の保持時間を伸ばすこと
ができる。ルチルのε値は約８６〜１７０（多結晶ルチ
ルの誘電率は約１１０）であり、リーク電流量（ルチル
皮膜の結晶方位と品質に依存する）を低減することがで
きる。本発明によれば誘電体としてルチルを導入したこ
とにより、リーク電流を１０-10Ａ-ｃｍ-2以下にするこ
とができる。
【図１】本発明による半導体装置の上面図である。
【図２】図１の線２−２間の断面図であり、本発明によ
る深トレンチキャパシタの構造を示している。
る深トレンチキャパシタの構造を示している。
【図３】本発明を実施するために作成された深トレンチ
の断面図である。
の断面図である。
【図４】図３のトレンチ内に堆積された障壁層の断面図
である。
である。
【図５】図４のトレンチ内に堆積されたルチル層の断面
図である。
図である。
【図６】図５のトレンチの断面図であり、本発明に従っ
てルチル層の結晶構造を調整するステップを示してい
る。
てルチル層の結晶構造を調整するステップを示してい
る。
【図７】図６のトレンチの断面図であり、本発明に従っ
て堆積された充填物質が示されている。
て堆積された充填物質が示されている。
【図８】図６の断面図であり、別の実施例が示されてい
る。この実施例では、充填物質の充填前に、第２の障壁
層が堆積される。
る。この実施例では、充填物質の充填前に、第２の障壁
層が堆積される。
【図９】図７のトレンチの断面図であり、本発明による
誘電体が示されている。
誘電体が示されている。
１０ 深トレンチキャパシタ １２ 半導体基板 １４ トレンチ １６ ウェル領域 １８ 埋込プレート ２０ 記憶ノード ２４ トレンチ下部 ２６ 誘電体層 ３０ アクセストランジスタ ３２ ゲート ３４、３６ 拡散領域 ３８ ビット線 ４２ カラー ４４ ワード線 ４８ パッド酸化膜層 ５０ パッド窒化膜層 ５２ ガラス層 ５６ 障壁層 ５８ 二酸化チタン層 ５９ 第２障壁層
Claims (25)
- 【請求項１】 深トレンチを基板内に形成し、 前記深トレンチ下部に誘電体層のライニングを施すこと
により該深トレンチ内に誘電体層を形成するステップを
有し、前記誘電体層はルチル結晶形態の二酸化チタンを
含むことを特徴とする、半導体装置の形成方法。 - 【請求項２】 基板表面から自然酸化膜を除去するため
に水素雰囲気中において基板をアニールするステップを
有し、前記アニーリングステップはトレンチ形成ステッ
プと誘電体層形成ステップの間に行われる、請求項１記
載の方法。 - 【請求項３】 前記アニーリングステップの後、障壁層
を形成するステップを有する、請求項２記載の方法。 - 【請求項４】 障壁層形成ステップが、前記トレンチを
約５００〜７００℃の範囲内の温度でＮＨ３雰囲気に暴
露するステップを有した、請求項３記載の方法。 - 【請求項５】 前記アニーリングステップと障壁層形成
ステップが共通の容器内で行われる、請求項４記載の方
法。 - 【請求項６】 障壁層の厚さが約１ナノメートル以下で
ある、請求項３記載の方法。 - 【請求項７】 誘電体層を形成するステップにおいて、
化学的気相成長法により二酸化チタン層が堆積される、
請求項１記載の方法。 - 【請求項８】 二酸化チタン層を酸化し、二酸化チタン
層をアニールすることにより、１：２の適切な化学量論
比とルチル結晶構造が達成される、請求項７記載の方
法。 - 【請求項９】 ルチル（ＴｉＯ２）の堆積前に、先駆物
質を使用するステップを有した、請求項８記載の方法。 - 【請求項１０】 誘電体層を形成するステップにおい
て、 深トレンチの下部内にＴｉＮ層を堆積し、 ＴｉＮ層を酸化することによりルチル（ＴｉＯ２）が形
成される、請求項１記載の方法。 - 【請求項１１】 酸化ステップにおいて、プラズマ酸化
によりＴｉＮ層が酸化される、請求項１０記載の方法。 - 【請求項１２】 酸化ステップにおいて、急速熱酸化
（ＲＴＯ）によりＴｉＮ層が酸化される、請求項１０記
載の方法。 - 【請求項１３】 基板に深トレンチを形成し、 基板を水素雰囲気中でアニールし、 深トレンチをＮＨ３雰囲気に暴露して第１障壁層を形成
し、 深トレンチ内に二酸化チタンルチル誘電体層を堆積し、 前記ルチル層上に第２障壁層を堆積し、 深トレンチを導電性充填物質で少なくとも部分的に充填
することにより記憶ノードを形成し、 誘電体層の一部を除去することにより、ルチル層と障壁
層により深トレンチの下部にライニングが形成される、
半導体装置形成方法。 - 【請求項１４】 ルチル層を形成するステップにおい
て、 深トレンチ内に二酸化チタンの層を堆積し、 二酸化チタン層を酸化し、 二酸化チタン層をアニールすることにより、ルチル結晶
構造が得られる、請求項１３記載の方法。 - 【請求項１５】 アニーリングステップが約７５０〜１
０５０℃の範囲内の温度において行われる、請求項１４
記載の方法。 - 【請求項１６】 第１障壁層の厚さが約１ナノメートル
以下である、請求項１３記載の方法。 - 【請求項１７】 二酸化チタン層を堆積するステップに
おいて、化学的気相成長法が使用される、請求項１４記
載の方法。 - 【請求項１８】 ルチル層形成ステップ前に、先駆物質
が使用される、請求項１７記載の方法。 - 【請求項１９】 二酸化ルチル層形成ステップにおい
て、 深トレンチ内にＴｉＮ層を堆積し、ＴｉＮ層を酸化する
ことによりルチル（ＴｉＯ２）が形成される、請求項１
３記載の方法。 - 【請求項２０】 酸化ステップにおいて、プラズマ酸化
によりＴｉＮ層が酸化される、請求項１９記載の方法。 - 【請求項２１】 酸化ステップにおいて、急速熱酸化
（ＲＴＯ）によりＴｉＮ層が酸化される、請求項１９記
載の方法。 - 【請求項２２】 トレンチを有した基板と、 トレンチ内に形成され、基板に容量的に結合された記憶
ノードと、 トレンチ内の記憶ノードと基板間に形成された誘電体層
を有し、 誘電体層はトレンチの下部にライニングを形成してお
り、また誘電体層は酸化チタンを含むことを特徴とする
半導体装置。 - 【請求項２３】 誘電体層が窒化物層を含む、請求項２
２記載の半導体装置。 - 【請求項２４】 窒化物層の厚さが約１ナノメートル以
下である、請求項２３記載の半導体装置。 - 【請求項２５】 酸化チタン層の厚さが約１５〜３５ナ
ノメートルである、請求項２２記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/193203 | 1998-11-17 | ||
| US09/193,203 US6156606A (en) | 1998-11-17 | 1998-11-17 | Method of forming a trench capacitor using a rutile dielectric material |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150817A true JP2000150817A (ja) | 2000-05-30 |
Family
ID=22712639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11327135A Withdrawn JP2000150817A (ja) | 1998-11-17 | 1999-11-17 | 半導体装置とその形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6156606A (ja) |
| EP (1) | EP1003206B1 (ja) |
| JP (1) | JP2000150817A (ja) |
| KR (1) | KR100665429B1 (ja) |
| CN (1) | CN1149647C (ja) |
| DE (1) | DE69942361D1 (ja) |
| TW (1) | TW440916B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537670A (ja) * | 2002-09-02 | 2005-12-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 異方性Ｈｉｇｈ−Ｋゲート誘電体を有するトランジスタエレメント |
| JP2012186485A (ja) * | 2009-07-31 | 2012-09-27 | Hitachi Kokusai Electric Inc | 半導体デバイスの製造方法及び半導体デバイス |
| US8741731B2 (en) | 2009-07-31 | 2014-06-03 | Hitachi Kokusai Electric Inc. | Method of manufacturing a semiconductor device |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3246887B2 (ja) * | 1997-09-05 | 2002-01-15 | 日本製紙株式会社 | インクジェット記録のためのキャストコート紙用基材、及びそれを用いたキャストコート紙 |
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