JP2000150719A - Ｄｂｃ基板とその製造方法 - Google Patents
Ｄｂｃ基板とその製造方法Info
- Publication number
- JP2000150719A JP2000150719A JP32651098A JP32651098A JP2000150719A JP 2000150719 A JP2000150719 A JP 2000150719A JP 32651098 A JP32651098 A JP 32651098A JP 32651098 A JP32651098 A JP 32651098A JP 2000150719 A JP2000150719 A JP 2000150719A
- Authority
- JP
- Japan
- Prior art keywords
- copper
- substrate
- copper plate
- dbc
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Ceramic Products (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】
【課題】 パワートランジスタモジュールに大電流を投
入したときの電磁波の発生を防止する。 【解決手段】 予めDBC 基板に銅皮膜を設けておくこと
で、接合面のボイド周囲を導電層で包囲し電位差を消失
させる。
入したときの電磁波の発生を防止する。 【解決手段】 予めDBC 基板に銅皮膜を設けておくこと
で、接合面のボイド周囲を導電層で包囲し電位差を消失
させる。
Description
【０００１】
【発明の属する技術分野】本発明は、パワートランジス
タモジュールなどに適する半導体装置用基板、特にセラ
ミックス基板に銅板を直接接合したＤＢＣ(Direct Bond
ing Copper Substrate) 基板およびその製造方法に関す
る。
タモジュールなどに適する半導体装置用基板、特にセラ
ミックス基板に銅板を直接接合したＤＢＣ(Direct Bond
ing Copper Substrate) 基板およびその製造方法に関す
る。
【０００２】
【従来の技術】従来技術におけるパワートランジスタモ
ジュールにあっては、図１に示すように、セラミックス
基板2aの表裏面にはそれぞれ銅板2b、2cが貼り合わされ
ており、これによってＤＢＣ基板２を構成する。さらに
このセラミックス基板2aには放熱金属ベース１が取付け
られている。上面の銅板2cは回路パターンを構成してお
り、それに半導体チップ３および外部導出端子４などが
ボンデングワイヤ５を介して取付けられている。このと
きに銅板の厚さは例えば0.2 〜0.6mm という比較的厚い
ものが用いられているため、大電流を流すことができ
る。
ジュールにあっては、図１に示すように、セラミックス
基板2aの表裏面にはそれぞれ銅板2b、2cが貼り合わされ
ており、これによってＤＢＣ基板２を構成する。さらに
このセラミックス基板2aには放熱金属ベース１が取付け
られている。上面の銅板2cは回路パターンを構成してお
り、それに半導体チップ３および外部導出端子４などが
ボンデングワイヤ５を介して取付けられている。このと
きに銅板の厚さは例えば0.2 〜0.6mm という比較的厚い
ものが用いられているため、大電流を流すことができ
る。
【０００３】ここに、ＤＢＣ基板２はアルミナあるいは
窒化アルミニウムなどのセラミックス基板２に対して、
その両面に箔状の銅板2b、2cをダイレクト・ボンド・カ
ッパー法により、直接接合したものである。このとき銅
と微量の酸素との反応により生成するCu-O共晶液相を接
合剤として接合するのである。
窒化アルミニウムなどのセラミックス基板２に対して、
その両面に箔状の銅板2b、2cをダイレクト・ボンド・カ
ッパー法により、直接接合したものである。このとき銅
と微量の酸素との反応により生成するCu-O共晶液相を接
合剤として接合するのである。
【０００４】主面側の銅板2bに回路パターンを形成した
上で、ここに半導体チップ3 をダイボンデングにより取
付け、さらに外部導出端子４のはんだ付け、ワイヤボン
デングにより回路を組立てた後、ＤＢＣ基板２を放熱金
属ベース１の上にはんだ付けしてパッケージングするの
である。
上で、ここに半導体チップ3 をダイボンデングにより取
付け、さらに外部導出端子４のはんだ付け、ワイヤボン
デングにより回路を組立てた後、ＤＢＣ基板２を放熱金
属ベース１の上にはんだ付けしてパッケージングするの
である。
【０００５】
【発明が解決しようとする課題】しかしながら、ＤＢＣ
法によって銅板を接合したパワーモジュール基板は使用
時に基板に大電圧がかかり、その際、機器の周囲には電
磁波が照射されることが経験された。
法によって銅板を接合したパワーモジュール基板は使用
時に基板に大電圧がかかり、その際、機器の周囲には電
磁波が照射されることが経験された。
【０００６】近年、欧州においてＥＣ低電圧指令(E C D
irective) というものが発令され、電気機器および電子
機器からの電磁波の照射の問題に対して、そのような電
磁波照射の消滅電圧( 以下、単にVe) 値が規制されるよ
うになってきた。
irective) というものが発令され、電気機器および電子
機器からの電磁波の照射の問題に対して、そのような電
磁波照射の消滅電圧( 以下、単にVe) 値が規制されるよ
うになってきた。
【０００７】そのような電磁波照射の原因は、従来のＤ
ＢＣ法によってセラミックス基板に銅板を接合した場
合、通常、基板−銅板界面に不可避的に残留するボイド
であることが判明した。すなわち、パワーモジュール基
板は使用時に基板に大電圧がかかり、その際、ボイドサ
イズによっては、ボイド内に部分放電が発生する。かか
る部分放電によって機器の周囲には電磁波が照射される
のである。そこで、部分放電対策のために、上述のよう
なVe値を規制するボイド対策が必要になってきた。
ＢＣ法によってセラミックス基板に銅板を接合した場
合、通常、基板−銅板界面に不可避的に残留するボイド
であることが判明した。すなわち、パワーモジュール基
板は使用時に基板に大電圧がかかり、その際、ボイドサ
イズによっては、ボイド内に部分放電が発生する。かか
る部分放電によって機器の周囲には電磁波が照射される
のである。そこで、部分放電対策のために、上述のよう
なVe値を規制するボイド対策が必要になってきた。
【０００８】ここに、本発明の課題は、ＤＢＣ基板にお
ける部分放電の解消を図ることのできる技術の開発であ
る。より具体的には、セラミックス基板に銅板を接合す
る場合に不可避的に見られるボイドに起因する部分放電
の発生を防止する技術の開発である。
ける部分放電の解消を図ることのできる技術の開発であ
る。より具体的には、セラミックス基板に銅板を接合す
る場合に不可避的に見られるボイドに起因する部分放電
の発生を防止する技術の開発である。
【０００９】
【課題を解決するための手段】本発明者らは、かかる課
題の解決のために種々検討を重ね、部分放電は基板−銅
板の間に生成したボイド中で発生することから、ボイド
を基板−銅板界面から銅板中に浮かすことで、ボイド周
囲が同電位となるため放電が抑えられることを知り、本
発明を完成した。
題の解決のために種々検討を重ね、部分放電は基板−銅
板の間に生成したボイド中で発生することから、ボイド
を基板−銅板界面から銅板中に浮かすことで、ボイド周
囲が同電位となるため放電が抑えられることを知り、本
発明を完成した。
【００１０】ここに、本発明は次の通りである。 (1) 導電性皮膜を設けたセラミックス基板に銅板を接合
して成るDBC 基板。 (2) 前記銅板が回路パターンを構成し、該回路パターン
上に半導体デバイスを備えた上記(1) 記載のDBC 基板。 (3) 前記導電性皮膜が銅皮膜であることを特徴とする上
記(1) または(2) 記載のDBC 基板。
して成るDBC 基板。 (2) 前記銅板が回路パターンを構成し、該回路パターン
上に半導体デバイスを備えた上記(1) 記載のDBC 基板。 (3) 前記導電性皮膜が銅皮膜であることを特徴とする上
記(1) または(2) 記載のDBC 基板。
【００１１】(4) セラミックス基板の表面に銅皮膜を設
け、該銅皮膜の上にＤＢＣ法により銅板を接合し、次い
で該銅板から回路パターンを形成することを特徴とする
DBC 基板の製造方法。 (5) セラミックス基板への前記銅皮膜の形成を、無電解
銅めっきによって行う上記(4) 記載のDBC 基板の製造方
法。
け、該銅皮膜の上にＤＢＣ法により銅板を接合し、次い
で該銅板から回路パターンを形成することを特徴とする
DBC 基板の製造方法。 (5) セラミックス基板への前記銅皮膜の形成を、無電解
銅めっきによって行う上記(4) 記載のDBC 基板の製造方
法。
【００１２】
【発明の実施の形態】本発明についてさらに詳細に説明
する。すなわち、図２は、従来のＤＢＣ基板の片面だけ
の模式的断面図であるが、図示のように従来は、酸素を
100 〜3000ppm 含有するタフピッチ銅板または酸化処理
を施して表面に200 〜5000Åの酸化銅皮膜14を形成した
無酸素銅板12を厚さｄのセラミックス基板10上に配置、
加熱して、接合界面に銅−酸化銅共晶液相を形成し、こ
の液相によりセラミックス基板と銅板を直接接合するＤ
ＢＣ法によりＤＢＣ基板を製造している。しかしなが
ら、上述のような接合の際には接合面の凹凸部に残留す
るガスのために接合界面に不可避的に高さｔのボイド18
が生成する。
する。すなわち、図２は、従来のＤＢＣ基板の片面だけ
の模式的断面図であるが、図示のように従来は、酸素を
100 〜3000ppm 含有するタフピッチ銅板または酸化処理
を施して表面に200 〜5000Åの酸化銅皮膜14を形成した
無酸素銅板12を厚さｄのセラミックス基板10上に配置、
加熱して、接合界面に銅−酸化銅共晶液相を形成し、こ
の液相によりセラミックス基板と銅板を直接接合するＤ
ＢＣ法によりＤＢＣ基板を製造している。しかしなが
ら、上述のような接合の際には接合面の凹凸部に残留す
るガスのために接合界面に不可避的に高さｔのボイド18
が生成する。
【００１３】そこで本発明にあっては、図３に示すよう
に、接合に先立ってセラミックス基板10の表面にも銅皮
膜20を予め形成しておくのである。このようにセラミッ
クス基板10の上に銅皮膜20を設けてから銅板12を接合す
ると、不可避的に形成されるボイド18はセラミックス基
板10との接合界面からは浮き上がり、ボイド18はその周
囲を導電性の銅によって取り囲まれることになる。
に、接合に先立ってセラミックス基板10の表面にも銅皮
膜20を予め形成しておくのである。このようにセラミッ
クス基板10の上に銅皮膜20を設けてから銅板12を接合す
ると、不可避的に形成されるボイド18はセラミックス基
板10との接合界面からは浮き上がり、ボイド18はその周
囲を導電性の銅によって取り囲まれることになる。
【００１４】したがって、かかる構成の場合に、セラミ
ックス基板10と銅板12との間に大きな電圧がかかって
も、ボイド18の周囲は実質上導電体で取り囲まれている
から、等電位となり、部分放電が生じるための電位は生
じることはなく、結局、部分放電は完全に防止できる。
ックス基板10と銅板12との間に大きな電圧がかかって
も、ボイド18の周囲は実質上導電体で取り囲まれている
から、等電位となり、部分放電が生じるための電位は生
じることはなく、結局、部分放電は完全に防止できる。
【００１５】ここに、部分放電は部分放電消滅電圧とし
てのVe値によって評価できるが、Ve値は次のようにして
求める。まず、ＤＢＣ基板をコンデンサと見立てると、
ボイドにかかる電圧Ｖg は次のように表わすことができ
る。
てのVe値によって評価できるが、Ve値は次のようにして
求める。まず、ＤＢＣ基板をコンデンサと見立てると、
ボイドにかかる電圧Ｖg は次のように表わすことができ
る。
【００１６】
【数１】
【００１７】ここに、Cu板にかかる電圧(Vt)上げていく
と、上式に示すとおり、ボイドにかかる電圧(Vg)も上が
り、Vgが、あるレベルを越えるとボイド内に放電が生じ
る。これを部分放電という。部分放電発生後、今度は、
電圧を下げると、あるレベルで部分放電は発生しなくな
る。このときの電圧値(Vt)を消滅電圧(Ve)という。従っ
て、
と、上式に示すとおり、ボイドにかかる電圧(Vg)も上が
り、Vgが、あるレベルを越えるとボイド内に放電が生じ
る。これを部分放電という。部分放電発生後、今度は、
電圧を下げると、あるレベルで部分放電は発生しなくな
る。このときの電圧値(Vt)を消滅電圧(Ve)という。従っ
て、
【００１８】
【数２】
【００１９】このように、本発明にあっては、ボイドの
位置をセラミックス基板から切り離すのであって、その
限りにおいて、ＤＢＣ法におけるセラミックス基板、銅
板の接合等は従来の通りとすることができる。
位置をセラミックス基板から切り離すのであって、その
限りにおいて、ＤＢＣ法におけるセラミックス基板、銅
板の接合等は従来の通りとすることができる。
【００２０】したがって、本発明において使用するセラ
ミックス基板、銅板、回路パターンの形成等については
特に制限はなく、例えば従来技術に準じて行えばよい。
ミックス基板、銅板、回路パターンの形成等については
特に制限はなく、例えば従来技術に準じて行えばよい。
【００２１】本発明においてセラミックス基板は、アル
ミナ基板あるいは窒化アルミニウム基板等が例示され、
特定のものに制限されないが、アルミナ基板を使用する
場合は、ジルコニアを添加すると曲げ強度が大きくなる
ので従来のものと比較して薄くできるため、熱抵抗を小
さくすることができる。
ミナ基板あるいは窒化アルミニウム基板等が例示され、
特定のものに制限されないが、アルミナ基板を使用する
場合は、ジルコニアを添加すると曲げ強度が大きくなる
ので従来のものと比較して薄くできるため、熱抵抗を小
さくすることができる。
【００２２】窒化アルミニウム基板は熱伝導率が大きい
ので、例えばMOS-FET, IGBT(Insulated Gate Bipolar T
ransistor)用などの大電力半導体モジュール用の用途に
適する。しかし、窒化アルミニウム(AlN) のような非酸
化物系セラミックスの場合、予め表面を酸化処理し、Al
2O3 等の酸化皮膜を形成して使用する必要がある。
ので、例えばMOS-FET, IGBT(Insulated Gate Bipolar T
ransistor)用などの大電力半導体モジュール用の用途に
適する。しかし、窒化アルミニウム(AlN) のような非酸
化物系セラミックスの場合、予め表面を酸化処理し、Al
2O3 等の酸化皮膜を形成して使用する必要がある。
【００２３】本発明によれば、セラミックス基板の表面
には銅皮膜のような導電性皮膜が予め設けられる。これ
はＤＢＣ法によって銅板を接合する場合に生じるボイド
とセラミックス基板表面とを隔離するためである。かか
る導電性皮膜を設けることで、同時に接合の際のヌレ性
も改善される。
には銅皮膜のような導電性皮膜が予め設けられる。これ
はＤＢＣ法によって銅板を接合する場合に生じるボイド
とセラミックス基板表面とを隔離するためである。かか
る導電性皮膜を設けることで、同時に接合の際のヌレ性
も改善される。
【００２４】本発明の好適態様によれば、銅皮膜厚とし
ては、Ve値を改善し、銅板接合強度等に影響を与えない
ために、0.3 〜3 μm が適正で、望ましくは1.0 μm 前
後がよい。余り厚いと接合強度が低下してしまう。
ては、Ve値を改善し、銅板接合強度等に影響を与えない
ために、0.3 〜3 μm が適正で、望ましくは1.0 μm 前
後がよい。余り厚いと接合強度が低下してしまう。
【００２５】また、以上の説明ではセラミックス基板に
予め設ける導電性皮膜を銅皮膜で構成した場合を例にと
っているが、必要によってはその他の導電性皮膜、例え
ばニッケル、アルミニウム皮膜をめっきあるいは蒸着さ
らには、イオンプレーティング、スパッタリングなどの
適宜手段で設けてもよい。
予め設ける導電性皮膜を銅皮膜で構成した場合を例にと
っているが、必要によってはその他の導電性皮膜、例え
ばニッケル、アルミニウム皮膜をめっきあるいは蒸着さ
らには、イオンプレーティング、スパッタリングなどの
適宜手段で設けてもよい。
【００２６】
【実施例】アルミナにジルコニア、イットリアを添加し
て粒径0.5 〜3 μm 程度に粉砕混合し、さらにバインダ
ーとしてポリビニルブチラール(PVB) を８重量％、溶剤
としてトルエン、キシレン混合液を50重量％、可塑剤と
してフタル酸ジオクチル(DOP) を２重量％添加して約20
時間混練した後、ドクターブレード法によりシート状に
成形してグリーンシートを得、次いでこのグリーンシー
トをプレス加工により所定の形状に型抜きした後に1550
〜1650℃で焼成し、板厚0.32mmのセラミックス基板を作
成した。
て粒径0.5 〜3 μm 程度に粉砕混合し、さらにバインダ
ーとしてポリビニルブチラール(PVB) を８重量％、溶剤
としてトルエン、キシレン混合液を50重量％、可塑剤と
してフタル酸ジオクチル(DOP) を２重量％添加して約20
時間混練した後、ドクターブレード法によりシート状に
成形してグリーンシートを得、次いでこのグリーンシー
トをプレス加工により所定の形状に型抜きした後に1550
〜1650℃で焼成し、板厚0.32mmのセラミックス基板を作
成した。
【００２７】このアルミナ基板には、無電解めっき法に
て、その表裏面に銅めっきを厚さ0.15〜5.0 μm の範囲
で設けた。
て、その表裏面に銅めっきを厚さ0.15〜5.0 μm の範囲
で設けた。
【００２８】このように銅めっき皮膜を設けたセラミッ
クス基板に対しては、その表裏面に板厚0.25mmの無酸素
銅板を重ね合わせ1070℃の窒素雰囲気中において10分間
加熱することで、ＤＢＣ法でアルミナ基板に銅板を直接
接合し、ＤＢＣ基板を得た。なお、この無酸素銅板は予
め酸化処理され、表面に酸化銅の皮膜が形成されてい
た。
クス基板に対しては、その表裏面に板厚0.25mmの無酸素
銅板を重ね合わせ1070℃の窒素雰囲気中において10分間
加熱することで、ＤＢＣ法でアルミナ基板に銅板を直接
接合し、ＤＢＣ基板を得た。なお、この無酸素銅板は予
め酸化処理され、表面に酸化銅の皮膜が形成されてい
た。
【００２９】このようにして作成したＤＢＣ基板にTGBT
などの半導体チップを取付け、半導体モジュールを構成
した。かかるＤＢＣ基板については、Ve値、接合強度を
測定した。
などの半導体チップを取付け、半導体モジュールを構成
した。かかるＤＢＣ基板については、Ve値、接合強度を
測定した。
【００３０】Ve測定方法は、前述の要領で電圧値(Vt)を
上げてゆき、部分放電が発生すると、センサーで検出す
る。部分放電が発生してもなお３kVまで上げたら、今度
は電圧をゆっくり下げ、センサーの反応が無くなった
時、つまり部分放電の消滅時の電圧値を測定し、これを
Ｖe 値とする。
上げてゆき、部分放電が発生すると、センサーで検出す
る。部分放電が発生してもなお３kVまで上げたら、今度
は電圧をゆっくり下げ、センサーの反応が無くなった
時、つまり部分放電の消滅時の電圧値を測定し、これを
Ｖe 値とする。
【００３１】接合強度は接合界面に対して平行方向に引
張試験を行い剪断応力を求めることで決定した。結果は
図４、図５にそれぞれグラフで示した。図４において白
丸で部分放電の検出されたときのVe値を示す。
張試験を行い剪断応力を求めることで決定した。結果は
図４、図５にそれぞれグラフで示した。図４において白
丸で部分放電の検出されたときのVe値を示す。
【００３２】これらの結果からも分かるように、銅めっ
き厚さ0.3 〜3 μm のところでVe値が改善され、接合強
度の劣化も見られなかった。特に、1.0 μm 前後では、
３kVかけてもセンサーに反応がなく、部分放電は発生し
なかった。しかし、銅メッキ厚が３μｍ以上になると部
分放電の発生が検出された。これは、メッキ厚が厚くな
りすぎるとメッキ時にメッキ液の残差が基板とメッキ間
に残り、ボイドになるためと思われる。また、接合強度
の劣化が見られなかったのは、無電解めっきで形成され
た銅皮膜とセラミックの接合強度は低いが、接合工程で
の銅板の酸化銅皮膜の影響で、無電解銅めっき皮膜が銅
−酸化銅共晶液相になり、ＤＢＣ接合されるためであ
る。
き厚さ0.3 〜3 μm のところでVe値が改善され、接合強
度の劣化も見られなかった。特に、1.0 μm 前後では、
３kVかけてもセンサーに反応がなく、部分放電は発生し
なかった。しかし、銅メッキ厚が３μｍ以上になると部
分放電の発生が検出された。これは、メッキ厚が厚くな
りすぎるとメッキ時にメッキ液の残差が基板とメッキ間
に残り、ボイドになるためと思われる。また、接合強度
の劣化が見られなかったのは、無電解めっきで形成され
た銅皮膜とセラミックの接合強度は低いが、接合工程で
の銅板の酸化銅皮膜の影響で、無電解銅めっき皮膜が銅
−酸化銅共晶液相になり、ＤＢＣ接合されるためであ
る。
【００３３】
【発明の効果】本発明によれば、ＤＢＣ接合前にセラミ
ックス基板の表面に銅めっきをすることで、接合領域に
ボイドが残っても、基板面を銅が覆うことで、接合強度
等の特性劣化もなく、Ve値の改善をすることができる。
ックス基板の表面に銅めっきをすることで、接合領域に
ボイドが残っても、基板面を銅が覆うことで、接合強度
等の特性劣化もなく、Ve値の改善をすることができる。
【００３４】したがって、本発明にかかるＤＢＣ基板を
使えば、エアコン用、産業ロボット用、エレベータ用等
の産業用ばかりでなく、電子レンジ、IHジャーなどの家
庭用にも用いられるパワートランジスクモジュールを構
成することができる。
使えば、エアコン用、産業ロボット用、エレベータ用等
の産業用ばかりでなく、電子レンジ、IHジャーなどの家
庭用にも用いられるパワートランジスクモジュールを構
成することができる。
【００３５】また、本発明では、活性金属法の場合と異
なり、アフターエッチングのパターン形成時、銅板と共
に不用部の銅皮膜は除去されるため、銅皮膜を除去する
ためのエッチング工程も必要なく、銅皮膜形成後は通常
のＤＢＣ法と同様の工程でその後の処理が行える。本発
明は、したがって、新たな技術開発を要することもない
実用的な方法ということができる。
なり、アフターエッチングのパターン形成時、銅板と共
に不用部の銅皮膜は除去されるため、銅皮膜を除去する
ためのエッチング工程も必要なく、銅皮膜形成後は通常
のＤＢＣ法と同様の工程でその後の処理が行える。本発
明は、したがって、新たな技術開発を要することもない
実用的な方法ということができる。
【図１】パワートランジスタモジュールの模式的説明図
である。
である。
【図２】従来のＤＢＣ基板の接合界面の説明図である。
【図３】本発明にかかるＤＢＣ基板の接合界面の説明図
である。
である。
【図４】本発明の実施例の結果を示すグラフである。
【図５】本発明の実施例の結果を示すグラフである。
Claims (5)
- 【請求項１】 導電性皮膜を設けたセラミックス基板に
銅板を接合して成るDBC 基板。 - 【請求項２】 前記銅板が回路パターンを構成し、該回
路パターン上に半導体デバイスを備えた請求項１記載の
DBC 基板。 - 【請求項３】 前記導電性皮膜が銅皮膜であることを特
徴とする請求項１または２記載のDBC 基板。 - 【請求項４】 セラミックス基板の表面に銅皮膜を設
け、該銅皮膜の上にＤＢＣ法により銅板を接合し、次い
で該銅板から回路パターンを形成することを特徴とする
DBC 基板の製造方法。 - 【請求項５】 セラミックス基板への前記銅皮膜の形成
を、無電解銅めっきによって行う請求項４記載のDBC 基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32651098A JP2000150719A (ja) | 1998-11-17 | 1998-11-17 | Ｄｂｃ基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32651098A JP2000150719A (ja) | 1998-11-17 | 1998-11-17 | Ｄｂｃ基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150719A true JP2000150719A (ja) | 2000-05-30 |
Family
ID=18188641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32651098A Withdrawn JP2000150719A (ja) | 1998-11-17 | 1998-11-17 | Ｄｂｃ基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150719A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006005281A1 (de) * | 2004-07-08 | 2006-01-19 | Electrovac Ag | Verfahren zum herstellen eines metall-keramik-substrates |
-
1998
- 1998-11-17 JP JP32651098A patent/JP2000150719A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006005281A1 (de) * | 2004-07-08 | 2006-01-19 | Electrovac Ag | Verfahren zum herstellen eines metall-keramik-substrates |
| US8683682B2 (en) | 2004-07-08 | 2014-04-01 | Curamik Electronics Gmbh | Method for the production of a metal-ceramic substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101505551B1 (ko) | 온도 감지소자가 장착된 반도체 파워 모듈 패키지 및 그제조방법 | |
| US6844621B2 (en) | Semiconductor device and method of relaxing thermal stress | |
| JP3846699B2 (ja) | 半導体パワーモジュールおよびその製造方法 | |
| JPS6149432A (ja) | 半導体装置の製造方法 | |
| US7682875B2 (en) | Method for fabricating a module including a sintered joint | |
| JP5214936B2 (ja) | 半導体装置 | |
| EP0335679A2 (en) | Bonded ceramic-metal composite substrate, circuit board constructed therewith and methods for production thereof | |
| KR20200135395A (ko) | 전자 부품 실장 모듈의 제조 방법 | |
| GB2199988A (en) | Multi-layer molded plastic ic package | |
| KR20200145091A (ko) | 반도체 패키지 | |
| JP4124040B2 (ja) | 半導体装置 | |
| JP2000150719A (ja) | Ｄｂｃ基板とその製造方法 | |
| JP2020053580A (ja) | パワーモジュール用基板およびパワーモジュール | |
| JP2020024998A (ja) | 半導体装置及びその製造方法 | |
| US5182628A (en) | Semiconductor device having particular solder interconnection arrangement | |
| JP3588315B2 (ja) | 半導体素子モジュール | |
| JP4656126B2 (ja) | 半導体装置 | |
| CN116344496B (zh) | 一种功率模块及其封装方法 | |
| US11631627B2 (en) | Method of manufacturing semiconductor having double-sided substrate | |
| JP6736132B1 (ja) | パワー半導体モジュール | |
| WO2023204054A1 (ja) | セラミックス回路基板、半導体装置、セラミックス回路基板の製造方法、及び半導体装置の製造方法 | |
| JPS60150636A (ja) | 電力用半導体素子のための接点電極 | |
| JP2000236052A (ja) | 半導体装置用基板およびその製造方法 | |
| JPH05226575A (ja) | 半導体装置 | |
| JP2000277872A (ja) | 配線基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |