JP2000148590A - キャッシュロック装置及びキャッシュロック方法 - Google Patents
キャッシュロック装置及びキャッシュロック方法Info
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- JP2000148590A JP2000148590A JP10323656A JP32365698A JP2000148590A JP 2000148590 A JP2000148590 A JP 2000148590A JP 10323656 A JP10323656 A JP 10323656A JP 32365698 A JP32365698 A JP 32365698A JP 2000148590 A JP2000148590 A JP 2000148590A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
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Abstract
(57)【要約】 （修正有）
【課題】 無効なデータがロックされないようにして、
ロック命令実行時にデータをキャッシュに転送する必要
をなくすキャッシュロック装置を提供する。 【解決手段】 ロックビットが存在し、かつその値が１
であるエントリに於いて、バリッドビットがインアクテ
イブである場合には、このエントリが書き換えの対象と
なるようにＬＲＵ出力の値を変更するＬＲＵ出力変更回
路と記前ＬＲＵ出力変更回路によって決定された書き換
え対象のエントリに対して書き込みを実行させるＬＲＵ
制御回路とを備えたキャッシュロック装置。
ロック命令実行時にデータをキャッシュに転送する必要
をなくすキャッシュロック装置を提供する。 【解決手段】 ロックビットが存在し、かつその値が１
であるエントリに於いて、バリッドビットがインアクテ
イブである場合には、このエントリが書き換えの対象と
なるようにＬＲＵ出力の値を変更するＬＲＵ出力変更回
路と記前ＬＲＵ出力変更回路によって決定された書き換
え対象のエントリに対して書き込みを実行させるＬＲＵ
制御回路とを備えたキャッシュロック装置。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュ装置及
びその制御方法に関し、特にキャッシュロック装置を含
むキャッシュ装置及びその制御方法に関するものであ
る。
びその制御方法に関し、特にキャッシュロック装置を含
むキャッシュ装置及びその制御方法に関するものであ
る。
【０００２】
【従来の技術】近年、キャッシュの利用効率、特にヒッ
ト率を向上させる為に、特定のデータを保持したウェイ
のデータ書換えを禁止制御するキャッシュロック装置が
注目されてきている。ここで、簡単にキャッシュについ
て説明すると、図１７に示す様に、一般に大容量だがデ
ータの出し入れが低速な外部メモリ１と、データを処理
する演算器部であるＣＰＵ２との間に介在する小容量・
高速メモリ３を指す。
ト率を向上させる為に、特定のデータを保持したウェイ
のデータ書換えを禁止制御するキャッシュロック装置が
注目されてきている。ここで、簡単にキャッシュについ
て説明すると、図１７に示す様に、一般に大容量だがデ
ータの出し入れが低速な外部メモリ１と、データを処理
する演算器部であるＣＰＵ２との間に介在する小容量・
高速メモリ３を指す。
【０００３】一般に、大容量のメインメモリ１はＣＰＵ
からアドレスが出力されて必要なデータをＣＰＵ２に送
り出す、所謂アクセススピードが低速であるため、頻繁
にアクセスするデータは、最初のアクセスの時点でメモ
リ１からアクセススピードが高速なキャッシュ３へコピ
ーすることにより、以降のアクセスでのレスポンスタイ
ムを短縮するのが目的である。
からアドレスが出力されて必要なデータをＣＰＵ２に送
り出す、所謂アクセススピードが低速であるため、頻繁
にアクセスするデータは、最初のアクセスの時点でメモ
リ１からアクセススピードが高速なキャッシュ３へコピ
ーすることにより、以降のアクセスでのレスポンスタイ
ムを短縮するのが目的である。
【０００４】以下、まず従来のキャッシュメモリの構成
について述べる。図５（Ａ）に一般的なキャッシュ３の
構成を示す。当該キャッシュ３は、入力されるデータの
インデックス部のアドレスに基づいてエントリを選択す
るセレクタ５０１と、複数のエントリによって構成され
たメモリアレイ５０５とによって構成されている。メモ
リアレイ５０５は、タグメモリアレイＴａｇＡと、デー
タメモリアレイＤａｔＡ、バリッドビットアレイＶＢ
Ａ、ＬＲＵビットアレイＬＲＵＢＡ及びロックビットア
レイＬＢＡによって構成されている。
について述べる。図５（Ａ）に一般的なキャッシュ３の
構成を示す。当該キャッシュ３は、入力されるデータの
インデックス部のアドレスに基づいてエントリを選択す
るセレクタ５０１と、複数のエントリによって構成され
たメモリアレイ５０５とによって構成されている。メモ
リアレイ５０５は、タグメモリアレイＴａｇＡと、デー
タメモリアレイＤａｔＡ、バリッドビットアレイＶＢ
Ａ、ＬＲＵビットアレイＬＲＵＢＡ及びロックビットア
レイＬＢＡによって構成されている。
【０００５】係るキャッシュ３に於いて、各アレイがま
とまり、ウェイＷと呼ばれる単位を構成する（図５
（Ａ）の点線で囲まれた範囲の構成を示す）。ただし、
本例ではロックビットアレイLBA を持つのはウェイＷ０
とウェイＷ１のみである。キャッシュ３は、ウェイ０
（Ｗ０）〜ウェイ３（Ｗ３）の４つのウェイＷから構成
され、一般に４ウェイキャッシュと呼ばれる。
とまり、ウェイＷと呼ばれる単位を構成する（図５
（Ａ）の点線で囲まれた範囲の構成を示す）。ただし、
本例ではロックビットアレイLBA を持つのはウェイＷ０
とウェイＷ１のみである。キャッシュ３は、ウェイ０
（Ｗ０）〜ウェイ３（Ｗ３）の４つのウェイＷから構成
され、一般に４ウェイキャッシュと呼ばれる。
【０００６】係るキャッシュ装置３に於いて使用される
データ４の構成の例を図５（Ｂ）に示すが、例えば、当
該データ４は、アドレス部５とデータ部６とから構成さ
れており、当該アドレス部５は更にタグ部７、インデッ
クス部８、オフセット部９とで構成されている。又、各
部分のデータの大きさは、例えば、当該タグ部７は２０
ビット、当該インデックス部８は６ビット、当該オフセ
ット部９は５ビットでそれぞれ構成されているものであ
り、又当該データ部６は、例えば６４バイト、２５６ビ
ットで構成されているものである。
データ４の構成の例を図５（Ｂ）に示すが、例えば、当
該データ４は、アドレス部５とデータ部６とから構成さ
れており、当該アドレス部５は更にタグ部７、インデッ
クス部８、オフセット部９とで構成されている。又、各
部分のデータの大きさは、例えば、当該タグ部７は２０
ビット、当該インデックス部８は６ビット、当該オフセ
ット部９は５ビットでそれぞれ構成されているものであ
り、又当該データ部６は、例えば６４バイト、２５６ビ
ットで構成されているものである。
【０００７】各アレイ中で同一のインデックス番号を有
する行を纏めてエントリーと称し１エントリ１０はタグ
部Tag 、データ部Dat 、バリッドビットVB、ＬＲＵビッ
トLRUB、ロックビットLB（但しロックビットLBを有する
のは、ウェイＷ０，Ｗ１内のエントリのみ）から構成さ
れる。詳しくは後述するが、タグ部Tag には、格納しよ
うとするデータのタグ部７に格納されているタグTAG と
呼ばれるアドレスの上位ビットである、タグデータTAG
を格納し、データ部Dat には格納しようとするデータの
データ部６に格納されているデータDA0 が格納される。
する行を纏めてエントリーと称し１エントリ１０はタグ
部Tag 、データ部Dat 、バリッドビットVB、ＬＲＵビッ
トLRUB、ロックビットLB（但しロックビットLBを有する
のは、ウェイＷ０，Ｗ１内のエントリのみ）から構成さ
れる。詳しくは後述するが、タグ部Tag には、格納しよ
うとするデータのタグ部７に格納されているタグTAG と
呼ばれるアドレスの上位ビットである、タグデータTAG
を格納し、データ部Dat には格納しようとするデータの
データ部６に格納されているデータDA0 が格納される。
【０００８】バリッドビットVBは格納されたデータの有
効／無効を表し、ＬＲＵビットLRUBはメモリ１から読み
込んだデータを上書きしてもよいエントリ１０を表す。
当該ロックビットLBは、上書きされたくないエントリ１
０を指定するのに用いる。任意のメモリアドレスに対し
て、そのアドレスのデータを格納するエントリを、当該
キャッシュ装置３に格納しようとするデータのインデッ
クス部８に格納されているインデックス値と一致する行
番号を有するエントリー１０を選定する。
効／無効を表し、ＬＲＵビットLRUBはメモリ１から読み
込んだデータを上書きしてもよいエントリ１０を表す。
当該ロックビットLBは、上書きされたくないエントリ１
０を指定するのに用いる。任意のメモリアドレスに対し
て、そのアドレスのデータを格納するエントリを、当該
キャッシュ装置３に格納しようとするデータのインデッ
クス部８に格納されているインデックス値と一致する行
番号を有するエントリー１０を選定する。
【０００９】つまり、キャッシュ装置３に於いては、同
一のインデックス値を有するエントリ１０は各ウェイ；
Ｗ０〜Ｗ３に一つずつ存在するので、４ウェイの場合に
は４エントリ１０−０、１０−１、１０−２、１０−
３、が存在する。これにより、任意のアドレスのデータ
をキャッシュへ格納、あるいはキャッシュ内から検索す
る際には、この４エントリ１０−０、１０−１、１０−
２、１０−３のみをアクセスすれば十分となる。
一のインデックス値を有するエントリ１０は各ウェイ；
Ｗ０〜Ｗ３に一つずつ存在するので、４ウェイの場合に
は４エントリ１０−０、１０−１、１０−２、１０−
３、が存在する。これにより、任意のアドレスのデータ
をキャッシュへ格納、あるいはキャッシュ内から検索す
る際には、この４エントリ１０−０、１０−１、１０−
２、１０−３のみをアクセスすれば十分となる。
【００１０】一方、あるメモリアドレスのデータをアク
セスする際には、まずキャッシュ３にそのアドレスのデ
ータが存在するかどうかをチェックするために、上記の
４エントリ１０−０、１０−１、１０−２、１０−３が
検索される。当該データが存在する場合には、そのデー
タを格納するエントリ１０−ｎにアクセスし、当該デー
タが存在しない場合にはメモリ１からデータを読み込
み、上記４エントリ１０−０、１０−１、１０−２、１
０−３のうちの適当なエントリ１０−ｎへデータを格納
した後に、そのエントリ１０−ｎにアクセスすることに
なる。
セスする際には、まずキャッシュ３にそのアドレスのデ
ータが存在するかどうかをチェックするために、上記の
４エントリ１０−０、１０−１、１０−２、１０−３が
検索される。当該データが存在する場合には、そのデー
タを格納するエントリ１０−ｎにアクセスし、当該デー
タが存在しない場合にはメモリ１からデータを読み込
み、上記４エントリ１０−０、１０−１、１０−２、１
０−３のうちの適当なエントリ１０−ｎへデータを格納
した後に、そのエントリ１０−ｎにアクセスすることに
なる。
【００１１】所定のエントリ１０−ｎへデータを格納す
る際には、格納すべきデータに於けるインデックス部８
のインデックス値を抽出し、当該インデックス値と同一
の行番号をもつエントリ１０−ｎを選択し、そのエント
リ１０−ｎのタグ部Tag に、当該格納すべきデータに於
けるアドレス部５の上位ビットであるタグ部５のタグデ
ータTAG を格納すると共に、当該格納すべきデータのデ
ータ部６に於けるデータDAを当該エントリ１０−ｎのデ
ータ部Dat に格納し、バリッドビットVBを１にする。
る際には、格納すべきデータに於けるインデックス部８
のインデックス値を抽出し、当該インデックス値と同一
の行番号をもつエントリ１０−ｎを選択し、そのエント
リ１０−ｎのタグ部Tag に、当該格納すべきデータに於
けるアドレス部５の上位ビットであるタグ部５のタグデ
ータTAG を格納すると共に、当該格納すべきデータのデ
ータ部６に於けるデータDAを当該エントリ１０−ｎのデ
ータ部Dat に格納し、バリッドビットVBを１にする。
【００１２】ここで、バリッドビットVBはそのエントリ
１０−ｎのデータ部Dat のデータDAの有効／無効を示す
ビットである。一方、指定したメモリアドレスのデータ
をキャッシュ内から検索する際には、まず図５（Ａ）に
示すように、各ウェイＷ０〜Ｗ３のそれぞれから、上記
４エントリ１０−０、１０−１、１０−２、１０−３の
タグ部（Tag0〜Tag3）、データ部（Dat0〜Dat3）、バリ
ッドビットVB（VB0 〜VB3 ）、ＬＲＵビットLRUB（LRUB
0 〜LRUB3 ）、ロックビットLB（LB0 〜LB3 ）の各デー
タをそれぞれ読み出す。
１０−ｎのデータ部Dat のデータDAの有効／無効を示す
ビットである。一方、指定したメモリアドレスのデータ
をキャッシュ内から検索する際には、まず図５（Ａ）に
示すように、各ウェイＷ０〜Ｗ３のそれぞれから、上記
４エントリ１０−０、１０−１、１０−２、１０−３の
タグ部（Tag0〜Tag3）、データ部（Dat0〜Dat3）、バリ
ッドビットVB（VB0 〜VB3 ）、ＬＲＵビットLRUB（LRUB
0 〜LRUB3 ）、ロックビットLB（LB0 〜LB3 ）の各デー
タをそれぞれ読み出す。
【００１３】次に図６に示すように、これらの値と、格
納すべきデータに於ける、指定したメモリアドレスのタ
グデータTAG とを比較し、キャッシュヒット信号W0hit
〜W3hit 、およびキャッシュミス信号W0miss〜W3missを
生成する。このヒット・ミス判定回路は、２０ビットの
TAG と２０ビットのTagn(n=0〜3)とをそれぞれ比較する
４つの比較回路６０１〜６０４と、この比較回路の出力
を一端に設け、他端に対応するバリッドビットＶＢｎ
（ｎ＝０〜３）を受ける４つのＡＮＤゲート６０５〜６
０８と、ＡＮＤゲートの出力を受ける４つのインバータ
６０９〜６１２とから構成されている。
納すべきデータに於ける、指定したメモリアドレスのタ
グデータTAG とを比較し、キャッシュヒット信号W0hit
〜W3hit 、およびキャッシュミス信号W0miss〜W3missを
生成する。このヒット・ミス判定回路は、２０ビットの
TAG と２０ビットのTagn(n=0〜3)とをそれぞれ比較する
４つの比較回路６０１〜６０４と、この比較回路の出力
を一端に設け、他端に対応するバリッドビットＶＢｎ
（ｎ＝０〜３）を受ける４つのＡＮＤゲート６０５〜６
０８と、ＡＮＤゲートの出力を受ける４つのインバータ
６０９〜６１２とから構成されている。
【００１４】キャッシュヒット信号 Wnhit（n=０，１，
２，３）は、TAG=Tagnかつ VBn＝１の時に１となる信号
であり、この信号が１となるウェイのエントリが、指定
したメモリアドレスのデータを格納していることにな
る。キャッシュミス信号Wnmiss（n=0,1,2,3）は、TAG
≠ Tagn の時に１となる信号である。
２，３）は、TAG=Tagnかつ VBn＝１の時に１となる信号
であり、この信号が１となるウェイのエントリが、指定
したメモリアドレスのデータを格納していることにな
る。キャッシュミス信号Wnmiss（n=0,1,2,3）は、TAG
≠ Tagn の時に１となる信号である。
【００１５】上記より、図７（Ａ）に示す様に、キャッ
シュヒット時にはW0hit 〜W3hit のいずれかが１とな
り、これらはＣＰＵ側のデータバスと、各ウェイのデー
タバス（data０〜data３）との接続のコントロールに用
いられる。また、図７（Ｂ）に示す様に、キャッシュミ
ス時にはW0miss〜W3missが全て１となり、これらは後述
するセレクト信号W0sel〜W3selと組み合わせて、メモリ
側のデータバスとdata0〜data3との接続のコントロール
に用いられる。
シュヒット時にはW0hit 〜W3hit のいずれかが１とな
り、これらはＣＰＵ側のデータバスと、各ウェイのデー
タバス（data０〜data３）との接続のコントロールに用
いられる。また、図７（Ｂ）に示す様に、キャッシュミ
ス時にはW0miss〜W3missが全て１となり、これらは後述
するセレクト信号W0sel〜W3selと組み合わせて、メモリ
側のデータバスとdata0〜data3との接続のコントロール
に用いられる。
【００１６】このバス選択回路は、キャッシュミス信号
Wnmiss（n=０〜３）を受けるＡＮＤゲート７０１とＡＮ
Ｄゲートの出力が一端に共通に接続され、他端にウェイ
選択信Wnsel （ｎ＝０〜３）が入力された4 つのＡＮＤ
ゲート７０２〜７０５によって構成されている。検索し
た４エントリ１０−０、１０−１、１０−２、１０−３
中に指定したメモリアドレスのデータが存在しなかった
場合には、この４エントリ中から１エントリを選択し
て、メモリからそのデータを読み込み、選択したエント
リに格納、すなわち、現在格納しているデータに上書き
する。
Wnmiss（n=０〜３）を受けるＡＮＤゲート７０１とＡＮ
Ｄゲートの出力が一端に共通に接続され、他端にウェイ
選択信Wnsel （ｎ＝０〜３）が入力された4 つのＡＮＤ
ゲート７０２〜７０５によって構成されている。検索し
た４エントリ１０−０、１０−１、１０−２、１０−３
中に指定したメモリアドレスのデータが存在しなかった
場合には、この４エントリ中から１エントリを選択し
て、メモリからそのデータを読み込み、選択したエント
リに格納、すなわち、現在格納しているデータに上書き
する。
【００１７】このエントリの選択のために、ＬＲＵを用
いる。ＬＲＵは、Least Recently Used の略であり、一
番古くアクセスされたエントリを書換えの対象とする為
に各ウェイで同一の行番号を持つエントリ間で、アクセ
スを受けた順序を保持するロックビットＬＲＵビットに
よって表現される。当該ＬＲＵビットLRUBの最小値は０
であり、これらのエントリ間でもっとも最近にアクセス
を受けたエントリであることを示す。
いる。ＬＲＵは、Least Recently Used の略であり、一
番古くアクセスされたエントリを書換えの対象とする為
に各ウェイで同一の行番号を持つエントリ間で、アクセ
スを受けた順序を保持するロックビットＬＲＵビットに
よって表現される。当該ＬＲＵビットLRUBの最小値は０
であり、これらのエントリ間でもっとも最近にアクセス
を受けたエントリであることを示す。
【００１８】又、当該ＬＲＵビットLRUBの最大値は３で
あり、これらのエントリ間でもっともアクセスされた時
期が古いエントリであることを示す。つまり、各エント
リのＬＲＵビットLRUBは、各エントリにアクセスした
際、アクセス時期を保存するため０〜３の何れかの値を
示すように随時更新される。従って、あるメモリアドレ
スのデータをアクセスした時、そのデータがキャッシュ
内に存在しなかった場合には、そのデータはメモリから
読み込まれ、アクセスを受けた時期が一番古いエント
リ、すなわちＬＲＵのビットLRUB値が最大値、本例では
３となっているエントリに上書きされる。
あり、これらのエントリ間でもっともアクセスされた時
期が古いエントリであることを示す。つまり、各エント
リのＬＲＵビットLRUBは、各エントリにアクセスした
際、アクセス時期を保存するため０〜３の何れかの値を
示すように随時更新される。従って、あるメモリアドレ
スのデータをアクセスした時、そのデータがキャッシュ
内に存在しなかった場合には、そのデータはメモリから
読み込まれ、アクセスを受けた時期が一番古いエント
リ、すなわちＬＲＵのビットLRUB値が最大値、本例では
３となっているエントリに上書きされる。
【００１９】このようにして書き換えられるべきエント
リを有するウェイを決定する為に、図８に示されるウェ
イ選択回路８０１は、ＬＲＵＢｎ（ｎ＝０〜３）を入力
し、これらのうち最大の値に対応するウェイ選択信号Ｗ
ｎｓｅｌ（ｎ＝０〜３）を１にする。当該データ上書き
のエントリ選択にＬＲＵビットアレイが用いられるの
は、一旦アクセスを受けなくなりはじめたデータは、再
びアクセスを受ける可能性が低いことが経験的に知られ
ているからである。
リを有するウェイを決定する為に、図８に示されるウェ
イ選択回路８０１は、ＬＲＵＢｎ（ｎ＝０〜３）を入力
し、これらのうち最大の値に対応するウェイ選択信号Ｗ
ｎｓｅｌ（ｎ＝０〜３）を１にする。当該データ上書き
のエントリ選択にＬＲＵビットアレイが用いられるの
は、一旦アクセスを受けなくなりはじめたデータは、再
びアクセスを受ける可能性が低いことが経験的に知られ
ているからである。
【００２０】以上が、一般的なＬＲＵを用いたキャッシ
ュの動作である。ただしロックビットを持つキャッシュ
構成の場合、W0sel 〜W3sel の生成論理が少し変わる。
つまり図１２に示す様に、ロックビットLBが１のエント
リ１０は、データの上書きが禁止されていることを示し
ているため、LBn （n=０，１）が１の時には、Wnsel
（ｎ＝１，２）は１となってはならない。
ュの動作である。ただしロックビットを持つキャッシュ
構成の場合、W0sel 〜W3sel の生成論理が少し変わる。
つまり図１２に示す様に、ロックビットLBが１のエント
リ１０は、データの上書きが禁止されていることを示し
ているため、LBn （n=０，１）が１の時には、Wnsel
（ｎ＝１，２）は１となってはならない。
【００２１】このために、ＬＲＵビットのビット値をロ
ックビットの反転論理でマスクし、その最大値から、W0
sel 〜W3sel を生成するようにする。これにより、LB0
が１の場合はLRUB0 とのマスク結果は０となり、最大値
とはなり得ないため、W0selが１となることはなくウェ
イ０は選択されない。同様に、LB1 が１の場合はW1sel
が１とならず、ウェイ１は選択されない。
ックビットの反転論理でマスクし、その最大値から、W0
sel 〜W3sel を生成するようにする。これにより、LB0
が１の場合はLRUB0 とのマスク結果は０となり、最大値
とはなり得ないため、W0selが１となることはなくウェ
イ０は選択されない。同様に、LB1 が１の場合はW1sel
が１とならず、ウェイ１は選択されない。
【００２２】更に、図７（Ｂ）に示す様に、W0miss〜W3
missと、W0sel 〜W3sel とから、メモリ１のデータバス
と各ウェイ１０のデータバスdata0 〜data3 との接続の
コントロール信号線が生成される。このコントロール信
号に基づいて、W0sel 〜W3sel により指定されたウェイ
のデータバスとメモリ側のデータバスとが接続され、メ
モリから読み出されたデータが指定されたウェイの選択
されたエントリに書き込まれる。
missと、W0sel 〜W3sel とから、メモリ１のデータバス
と各ウェイ１０のデータバスdata0 〜data3 との接続の
コントロール信号線が生成される。このコントロール信
号に基づいて、W0sel 〜W3sel により指定されたウェイ
のデータバスとメモリ側のデータバスとが接続され、メ
モリから読み出されたデータが指定されたウェイの選択
されたエントリに書き込まれる。
【００２３】此処で、従来に於けるキャッシュ装置３を
使用してキャッシュロックを実行する場合の例を簡単な
具体例を参照しながら説明する。先ず図９を参照しなが
ら、メモリ１内の各データがキャッシュ３のどこに格納
されるか説明する。例として、メモリ１内のアドレス0x
dffcaabb番地に格納されているデータが 0x88 であると
する。これ以降、混同を防ぐため、１６進数の値には、
０ｘを数字の先頭に付記する。
使用してキャッシュロックを実行する場合の例を簡単な
具体例を参照しながら説明する。先ず図９を参照しなが
ら、メモリ１内の各データがキャッシュ３のどこに格納
されるか説明する。例として、メモリ１内のアドレス0x
dffcaabb番地に格納されているデータが 0x88 であると
する。これ以降、混同を防ぐため、１６進数の値には、
０ｘを数字の先頭に付記する。
【００２４】此処で、当該アドレスは１６進数表記であ
り、これを２進数で表すと、以下の通りである。 係るアドレスのうち、前記した様に、上位数ビットの２
０ビット（例えば第３１ビット〜第１２ビット）はタグ
ＴＡＧ、中位数ビットの６ビット（例えば第１１ビット
〜第６ビット）はインデックス(Index）、残りの下位ビ
ットの５ビット（第５ビット〜第０ビット）はオフセッ
ト(Offset)である。
り、これを２進数で表すと、以下の通りである。 係るアドレスのうち、前記した様に、上位数ビットの２
０ビット（例えば第３１ビット〜第１２ビット）はタグ
ＴＡＧ、中位数ビットの６ビット（例えば第１１ビット
〜第６ビット）はインデックス(Index）、残りの下位ビ
ットの５ビット（第５ビット〜第０ビット）はオフセッ
ト(Offset)である。
【００２５】従って、上記アドレスの場合、タグ、イン
デックス、オフセットはそれぞれ、 タグ： 1101 1111 1111 1100 1010 ( = 0xdffca) インデックス： 1010 10 ( = 10 1010 = 0x2a) オフセット： 11 1011 ( = 0x3b) である。
デックス、オフセットはそれぞれ、 タグ： 1101 1111 1111 1100 1010 ( = 0xdffca) インデックス： 1010 10 ( = 10 1010 = 0x2a) オフセット： 11 1011 ( = 0x3b) である。
【００２６】各データのキャッシュ内での格納場所は、
キャッシュ３のＬＲＵビット（LRUB) の値、およびアド
レスのインデックスとオフセットの値から決まる。上記
例の場合、インデックスは0x2a（１０進数だと４０）な
ので、図９に示す様に、キャッシュ３のウェイＷ0 〜Ｗ
3 の４０番地に格納される。図９に示すように、各ウェ
イＷ0 〜Ｗ3 のエントリは、２０ビットのタグ部Ｔａ
ｇ、２５６ビット（＝64バイト）のデータ部Ｄａｔ、１
ビットのバリッドビットＶＢ、および１ビットのモディ
ファイビットＭｏから構成されている。オフセットの値
から、６４バイトのデータ部（Dat)のどこにデータを格
納するかが決まる。
キャッシュ３のＬＲＵビット（LRUB) の値、およびアド
レスのインデックスとオフセットの値から決まる。上記
例の場合、インデックスは0x2a（１０進数だと４０）な
ので、図９に示す様に、キャッシュ３のウェイＷ0 〜Ｗ
3 の４０番地に格納される。図９に示すように、各ウェ
イＷ0 〜Ｗ3 のエントリは、２０ビットのタグ部Ｔａ
ｇ、２５６ビット（＝64バイト）のデータ部Ｄａｔ、１
ビットのバリッドビットＶＢ、および１ビットのモディ
ファイビットＭｏから構成されている。オフセットの値
から、６４バイトのデータ部（Dat)のどこにデータを格
納するかが決まる。
【００２７】上記例では、図９に示す様に、オフセット
は0x3b（１０進数で５９）なので、結局0xfffcaabb番地
８ビットのデータ(0x88)は、データ部の５９バイト目に
格納される。この時、特定のアドレスにアクセスが有っ
た場合、その後に近辺のアドレスがアクセスされる頻度
が高い事が経験的にわかっているので、メモリ１からデ
ータをキャッシュ３に格納する際には、データはキャッ
シュ３の１エントリ１０のデータ部（Ｄａｔ）のサイズ
（図９では６４バイト）単位で格納される。
は0x3b（１０進数で５９）なので、結局0xfffcaabb番地
８ビットのデータ(0x88)は、データ部の５９バイト目に
格納される。この時、特定のアドレスにアクセスが有っ
た場合、その後に近辺のアドレスがアクセスされる頻度
が高い事が経験的にわかっているので、メモリ１からデ
ータをキャッシュ３に格納する際には、データはキャッ
シュ３の１エントリ１０のデータ部（Ｄａｔ）のサイズ
（図９では６４バイト）単位で格納される。
【００２８】従って、上記例では、0xdffcaabbのデータ
をキャッシュに格納する際には、0xdffcaabbと同一タ
グ、同一インデックスとなるアドレスのデータ、すなわ
ち0xdffcaa80（オフセットが0x00）〜0xdffcaabf（オフ
セットが0x3f）のアドレスのデータが、まとめてキャッ
シュ３の40番地に格納され、アドレスのタグＴＡＧ（上
記例では0xdffca ）が、図９に示す様に、データを格納
するエントリのタグ部(Tag）に書き込まれると共に、デ
ータを格納するエントリ１０のバリッドビットVBに１が
書き込まれる。これは、キャッシュ１の各エントリ１０
が有効なデータを格納していることを示すためである。
をキャッシュに格納する際には、0xdffcaabbと同一タ
グ、同一インデックスとなるアドレスのデータ、すなわ
ち0xdffcaa80（オフセットが0x00）〜0xdffcaabf（オフ
セットが0x3f）のアドレスのデータが、まとめてキャッ
シュ３の40番地に格納され、アドレスのタグＴＡＧ（上
記例では0xdffca ）が、図９に示す様に、データを格納
するエントリのタグ部(Tag）に書き込まれると共に、デ
ータを格納するエントリ１０のバリッドビットVBに１が
書き込まれる。これは、キャッシュ１の各エントリ１０
が有効なデータを格納していることを示すためである。
【００２９】又、ロード・ストア命令の対象となるアド
レスのデータがキャッシュ内に格納されているかどうか
を判断するには、インデックス及びタグデータを使用す
る事になる。例えば、0xdffcaabb番地のデータがキャッ
シュに格納されているかどうかを判断するには、0xdffc
aabbのインデックスは0x2a（１０進数では４０）なの
で、キャッシュ３に格納されているとしたら、キャッシ
ュ３の４０番地のエントリに格納されているはずであ
る。したがって、図１０に示す様に、キャッシュ３のエ
ントリ４０番地のデータ部（Dat)の値を読み出し、２０
ビットの比較器１１０１によって0xdffcaと等しいかど
うかを確かめると共に、データが有効かどうかをたしか
めるために、比較器１１０１の出力をＡＮＤゲート１１
０２を使ってバリッドビットでマスクする必要がある。
レスのデータがキャッシュ内に格納されているかどうか
を判断するには、インデックス及びタグデータを使用す
る事になる。例えば、0xdffcaabb番地のデータがキャッ
シュに格納されているかどうかを判断するには、0xdffc
aabbのインデックスは0x2a（１０進数では４０）なの
で、キャッシュ３に格納されているとしたら、キャッシ
ュ３の４０番地のエントリに格納されているはずであ
る。したがって、図１０に示す様に、キャッシュ３のエ
ントリ４０番地のデータ部（Dat)の値を読み出し、２０
ビットの比較器１１０１によって0xdffcaと等しいかど
うかを確かめると共に、データが有効かどうかをたしか
めるために、比較器１１０１の出力をＡＮＤゲート１１
０２を使ってバリッドビットでマスクする必要がある。
【００３０】バリッドビットは、例えばリセット時に、
偶然キャッシュの40番地のタグフィールドが0xdffca と
なっている場合、0xdffcaa80〜0xdffcaabf番地への最初
のロード・ストア命令時の格納チェックに対しても、デ
ータがキャッシュ内に存在すると判断されてしまうこと
を防止する為のものである。これは、キャッシュ内部の
ビットをすべて初期化する為の回路が大きいことや、初
期化してもその初期化の値と同じアドレスが入力される
と誤判断されることから、初期化を行っていない事に起
因し、このような誤判断を避けるのがバリッドビットの
役割である。電源投入時に全てのバリッドビットを０に
クリアし、メモリからデータ部へデータが転送されたエ
ントリのバリッドビットを１にする。
偶然キャッシュの40番地のタグフィールドが0xdffca と
なっている場合、0xdffcaa80〜0xdffcaabf番地への最初
のロード・ストア命令時の格納チェックに対しても、デ
ータがキャッシュ内に存在すると判断されてしまうこと
を防止する為のものである。これは、キャッシュ内部の
ビットをすべて初期化する為の回路が大きいことや、初
期化してもその初期化の値と同じアドレスが入力される
と誤判断されることから、初期化を行っていない事に起
因し、このような誤判断を避けるのがバリッドビットの
役割である。電源投入時に全てのバリッドビットを０に
クリアし、メモリからデータ部へデータが転送されたエ
ントリのバリッドビットを１にする。
【００３１】これにより、バリッドビットが１のエント
リのタグ、データは有効な（初期状態のままではない）
値であることを保証することができる。上記した構成を
有するキャッシュロック装置に於て、上記のＬＲＵビッ
トに基づいたエントリのデータの入れ替え方法は、でき
るだけ頻繁にアクセスを受けるデータをキャッシュ内に
とどめようとする方法であるが、ＯＳ（オペレーティン
グシステム）命令が用いるデータ等のように、頻繁には
アクセスを受けないが、いったんアクセスを受けた場合
にはできるだけ高速にデータのやり取りを行いたい場合
が存在する。
リのタグ、データは有効な（初期状態のままではない）
値であることを保証することができる。上記した構成を
有するキャッシュロック装置に於て、上記のＬＲＵビッ
トに基づいたエントリのデータの入れ替え方法は、でき
るだけ頻繁にアクセスを受けるデータをキャッシュ内に
とどめようとする方法であるが、ＯＳ（オペレーティン
グシステム）命令が用いるデータ等のように、頻繁には
アクセスを受けないが、いったんアクセスを受けた場合
にはできるだけ高速にデータのやり取りを行いたい場合
が存在する。
【００３２】このような場合に対処するためには、ユー
ザーが指定した特定アドレスのデータを格納するエント
リを、データ入れ替えの対象から除外するような機構が
必要であり、これがキャッシュロック機構である。図１
１及び図１２に従来のキャッシュロック機構を備えたキ
ャッシュの構成を示す。前記した様に、キャッシュ装置
に於けるウェイＷ０とウェイＷ１の各エントリにロック
ビットLBが設けられている。このロックビットLBは、ロ
ック命令にウェイとキャッシュの番地を与えることによ
り書き込みができる。したがって、データをキャッシュ
内に常駐させたい場合には、そのデータが格納されてい
るエントリのロックビットにロック命令を使って１を書
き込めばよい。
ザーが指定した特定アドレスのデータを格納するエント
リを、データ入れ替えの対象から除外するような機構が
必要であり、これがキャッシュロック機構である。図１
１及び図１２に従来のキャッシュロック機構を備えたキ
ャッシュの構成を示す。前記した様に、キャッシュ装置
に於けるウェイＷ０とウェイＷ１の各エントリにロック
ビットLBが設けられている。このロックビットLBは、ロ
ック命令にウェイとキャッシュの番地を与えることによ
り書き込みができる。したがって、データをキャッシュ
内に常駐させたい場合には、そのデータが格納されてい
るエントリのロックビットにロック命令を使って１を書
き込めばよい。
【００３３】ロックビットが１となっているエントリ
は、新しいデータの上書き対象から除外される。図１１
は、0xdffcaa80番地から0xdffcaabf番地のデータをキャ
ッシュに格納する場合を示している。インデックスは0x
2a（１０進数で４０）なので、ウェイＷ０〜ウェイＷ３
の４０番地のいずれかに格納される。本例では、ウェイ
Ｗ０の４０番地のＬＲＵビット値が最大なので、キャッ
シュロック機構のない場合ならばメモリからのデータは
ウェイＷ０の４０番地に格納されるが、ウェイＷ０の４
０番地のロックビットが１となっているので、ウェイＷ
０の４０番地は新しいデータとの入れ替え対象から除外
され、次にＬＲＵビット値LRUBが大きいウェイＷ３の４
０番地が格納先として選択されている。これを実現する
には、図１２に示す様に、各ウェイからのＬＲＵ出力値
LRUBをロックビットLBの出力値の反転でマスクしたもの
の最大値を選択すればよい。
は、新しいデータの上書き対象から除外される。図１１
は、0xdffcaa80番地から0xdffcaabf番地のデータをキャ
ッシュに格納する場合を示している。インデックスは0x
2a（１０進数で４０）なので、ウェイＷ０〜ウェイＷ３
の４０番地のいずれかに格納される。本例では、ウェイ
Ｗ０の４０番地のＬＲＵビット値が最大なので、キャッ
シュロック機構のない場合ならばメモリからのデータは
ウェイＷ０の４０番地に格納されるが、ウェイＷ０の４
０番地のロックビットが１となっているので、ウェイＷ
０の４０番地は新しいデータとの入れ替え対象から除外
され、次にＬＲＵビット値LRUBが大きいウェイＷ３の４
０番地が格納先として選択されている。これを実現する
には、図１２に示す様に、各ウェイからのＬＲＵ出力値
LRUBをロックビットLBの出力値の反転でマスクしたもの
の最大値を選択すればよい。
【００３４】
【発明が解決すべき課題】然しながら、従来のキャッシ
ュロック機構では、ロックビットに１を書き込んだエン
トリのデータは、バリッドビットの値によらずメモリか
らのデータ入れ替えの対象から除外されてしまう。すな
わち、バリッドビットが０である（無効なデータを格納
している）エントリのロックビットを１にすると、その
エントリはメモリからの新しいデータを格納することが
できず、無効なデータを格納し続けることになり、キャ
ッシュの実効容量が低下することになる。
ュロック機構では、ロックビットに１を書き込んだエン
トリのデータは、バリッドビットの値によらずメモリか
らのデータ入れ替えの対象から除外されてしまう。すな
わち、バリッドビットが０である（無効なデータを格納
している）エントリのロックビットを１にすると、その
エントリはメモリからの新しいデータを格納することが
できず、無効なデータを格納し続けることになり、キャ
ッシュの実効容量が低下することになる。
【００３５】これを避けるには、図１３に示す様に、ロ
ックビットを１にセットする時点で、常駐させたいデー
タをメモリから転送してロックするエントリに格納する
必要がある。即ち、キャッシュ内にロックしたいデータ
に対してアクセスする命令を行った後、そのデータがキ
ャッシュ内に留まっている間にロックを発行する必要が
ある。従って、ロックを発行するタイミングが難しい。
ックビットを１にセットする時点で、常駐させたいデー
タをメモリから転送してロックするエントリに格納する
必要がある。即ち、キャッシュ内にロックしたいデータ
に対してアクセスする命令を行った後、そのデータがキ
ャッシュ内に留まっている間にロックを発行する必要が
ある。従って、ロックを発行するタイミングが難しい。
【００３６】このことから、データをロックする場合、
プログラム中で実際にそのデータがアクセスされるか否
かにかかわらず、ロックしたいデータをメモリからキャ
ッシュへ転送する必要が生じ、本来不必要となり得る転
送をも行わねばならないという欠点があった。更には、
プログラム中で実際にアクセスを受けるデータを事前に
特定することは困難であるため、このような状況は頻繁
に生じ、またメモリからキャッシュへのデータ転送は低
速なため、不必要であるはずの転送を行わねばならない
ことによる性能の低下は大きい。
プログラム中で実際にそのデータがアクセスされるか否
かにかかわらず、ロックしたいデータをメモリからキャ
ッシュへ転送する必要が生じ、本来不必要となり得る転
送をも行わねばならないという欠点があった。更には、
プログラム中で実際にアクセスを受けるデータを事前に
特定することは困難であるため、このような状況は頻繁
に生じ、またメモリからキャッシュへのデータ転送は低
速なため、不必要であるはずの転送を行わねばならない
ことによる性能の低下は大きい。
【００３７】係る問題を解決する為に、例えば特開平４
−３２４５４７号公報には、無効データをバスの空きサ
イクルに有効手段で更新することによりキャッシュのヒ
ット率を向上させる方法が開示されているが、係る公知
例では、キャッシュ装置に常駐させたいデータがキャッ
シュ装置上で安易に上書きされない様に構成されたキャ
ッシュロック装置に関しては、何等の開示も示唆も見ら
れないのであり、又特開平６−２４３０４５号公報に
は、タグメモリの容量と面積を削減して、初期状態に於
けるヒット率の高いキャッシュメモリを得る技術に関し
て開示されてはいるが、キャッシュ装置に常駐させたい
データがキャッシュ装置上で安易に上書きされない様に
構成されたキャッシュロック装置に関しては、何等の開
示も示唆も見られない。
−３２４５４７号公報には、無効データをバスの空きサ
イクルに有効手段で更新することによりキャッシュのヒ
ット率を向上させる方法が開示されているが、係る公知
例では、キャッシュ装置に常駐させたいデータがキャッ
シュ装置上で安易に上書きされない様に構成されたキャ
ッシュロック装置に関しては、何等の開示も示唆も見ら
れないのであり、又特開平６−２４３０４５号公報に
は、タグメモリの容量と面積を削減して、初期状態に於
けるヒット率の高いキャッシュメモリを得る技術に関し
て開示されてはいるが、キャッシュ装置に常駐させたい
データがキャッシュ装置上で安易に上書きされない様に
構成されたキャッシュロック装置に関しては、何等の開
示も示唆も見られない。
【００３８】更には、特開平８−３３９３３１号公報に
は、タグレジスタの内容とアクセスアドレスのブロック
番号とが一致するかどうかを判定するアドレス比較手段
を設けた記憶装置に関して記載されているが、上記した
様なキャッシュ装置に常駐させたいデータがキャッシュ
装置上で安易に上書きされない様に構成されたキャッシ
ュロック装置に関しては、何等の開示も示唆も見られな
い。
は、タグレジスタの内容とアクセスアドレスのブロック
番号とが一致するかどうかを判定するアドレス比較手段
を設けた記憶装置に関して記載されているが、上記した
様なキャッシュ装置に常駐させたいデータがキャッシュ
装置上で安易に上書きされない様に構成されたキャッシ
ュロック装置に関しては、何等の開示も示唆も見られな
い。
【００３９】従って、本発明の目的は、無効なデータが
ロックされて無効なデータがキャッシュ内に留まらない
ようにする事によって、即ち、キャッシュの効率を向上
させた、ユーザの希望するデータに対するアクセススピ
ードを向上させるキャッシュロック装置を含むキャッシ
ュ装置及びその制御方法を提供するものである。
ロックされて無効なデータがキャッシュ内に留まらない
ようにする事によって、即ち、キャッシュの効率を向上
させた、ユーザの希望するデータに対するアクセススピ
ードを向上させるキャッシュロック装置を含むキャッシ
ュ装置及びその制御方法を提供するものである。
【００４０】
【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、メインメモリと、キャッシュメモリと、キャッシュ
ロック命令に応答して前記メインメモリ上の対応するデ
ータの第１のアドレスをバスに出力し、アクセス命令に
応答して前記メインメモリ上の対応する第２のアドレス
を前記バスに出力するＣＰＵと、前記第１のアドレスを
受けてキャッシュメモリ上の第１のエントリを選択する
第１のエントリ選択回路と、前記第１のエントリのタグ
部に前記第１のアドレスのタグデータを書き込む書き込
み回路と、前記第１のエントリのロックビットをアクテ
ィブにセットするロックビット変更回路と、前記第２の
アドレスに応答して前記キャッシュメモリ上の対応する
第２のエントリを選択する第２のエントリ選択回路と、
前記第２のアドレスのタグ部の値ＴＡＧと前記第２のエ
ントリのタグ部の値ｔａｇとを比較するタグ比較回路
と、前記第２のエントリのロックビットの状態を検出す
るロックビット検出回路と、前記第２のエントリのロッ
クビットがアクティブであり、前記タグ値の比較結果が
一致し、かつバリッドビッドがインアクティブである場
合には、このエントリが書換えの対象となるようにＬＲ
Ｕ出力の値を変更するＬＲＵ出力変更回路と、前記ＬＲ
Ｕ出力変更回路によって決定された書換え対象のエント
リに対して書き込みを実行させるＬＲＵ制御回路とを備
えたキャッシュロック装置である。
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、メインメモリと、キャッシュメモリと、キャッシュ
ロック命令に応答して前記メインメモリ上の対応するデ
ータの第１のアドレスをバスに出力し、アクセス命令に
応答して前記メインメモリ上の対応する第２のアドレス
を前記バスに出力するＣＰＵと、前記第１のアドレスを
受けてキャッシュメモリ上の第１のエントリを選択する
第１のエントリ選択回路と、前記第１のエントリのタグ
部に前記第１のアドレスのタグデータを書き込む書き込
み回路と、前記第１のエントリのロックビットをアクテ
ィブにセットするロックビット変更回路と、前記第２の
アドレスに応答して前記キャッシュメモリ上の対応する
第２のエントリを選択する第２のエントリ選択回路と、
前記第２のアドレスのタグ部の値ＴＡＧと前記第２のエ
ントリのタグ部の値ｔａｇとを比較するタグ比較回路
と、前記第２のエントリのロックビットの状態を検出す
るロックビット検出回路と、前記第２のエントリのロッ
クビットがアクティブであり、前記タグ値の比較結果が
一致し、かつバリッドビッドがインアクティブである場
合には、このエントリが書換えの対象となるようにＬＲ
Ｕ出力の値を変更するＬＲＵ出力変更回路と、前記ＬＲ
Ｕ出力変更回路によって決定された書換え対象のエント
リに対して書き込みを実行させるＬＲＵ制御回路とを備
えたキャッシュロック装置である。
【００４１】係る構成を採用する事によって、無効なデ
ータがロックされて無効なデータがキャッシュ内に留ま
らないように出来るのでキャッシュの効率を向上させ
た、ユーザの希望するデータに対するアクセススピード
を向上させたキャッシュロック装置を含むキャッシュ装
置が得られるのである。又、本発明に係る第２の態様と
しては、メインメモリと、少なくとも、タグメモリアレ
イ、データメモリアレイ、バリッドビットアレイ、及び
ＬＲＵビットアレイからなるエントリが複数個集合され
て構成されたウェイを複数個配列せしめて形成されたキ
ャッシュメモリであって、且つ少なくとも一部の当該ウ
ェイを構成する各エントリにロックビットアレイが設け
られているキャッシュメモリと、キャッシュロック命
令、或いはロード・ストア命令等に応答して前記メイン
メモリ上の対応する当該キャッシュメモリに転送すべき
データのアドレスをバスに出力するＣＰＵとから構成さ
れたキャッシュロック装置に於いて、キャッシュロック
命令に応答して、前記アドレスを受けて、当該データの
インデックス部に含まれるインデックス値と同一のエン
トリ番号を有するキャッシュメモリ上のエントリでかつ
ロックビットを有するウェイを選択するウェイ選択回路
と、前記アドレスを受けて、当該選択されたウェイに於
ける当該データのインデックス部に含まれるインデック
ス値と同一のエントリ番号を有するキャッシュメモリ上
のエントリを選択するエントリ選択回路と、当該選択さ
れたエントリに常駐すべきデータのアドレスに含まれる
タグ部のタグデータを格納する書き込み回路と当該タグ
データの格納に応答して、当該ロックビットの値を第２
の値にするロックビット変更回路とを有しているキャッ
シュロック装置である。
ータがロックされて無効なデータがキャッシュ内に留ま
らないように出来るのでキャッシュの効率を向上させ
た、ユーザの希望するデータに対するアクセススピード
を向上させたキャッシュロック装置を含むキャッシュ装
置が得られるのである。又、本発明に係る第２の態様と
しては、メインメモリと、少なくとも、タグメモリアレ
イ、データメモリアレイ、バリッドビットアレイ、及び
ＬＲＵビットアレイからなるエントリが複数個集合され
て構成されたウェイを複数個配列せしめて形成されたキ
ャッシュメモリであって、且つ少なくとも一部の当該ウ
ェイを構成する各エントリにロックビットアレイが設け
られているキャッシュメモリと、キャッシュロック命
令、或いはロード・ストア命令等に応答して前記メイン
メモリ上の対応する当該キャッシュメモリに転送すべき
データのアドレスをバスに出力するＣＰＵとから構成さ
れたキャッシュロック装置に於いて、キャッシュロック
命令に応答して、前記アドレスを受けて、当該データの
インデックス部に含まれるインデックス値と同一のエン
トリ番号を有するキャッシュメモリ上のエントリでかつ
ロックビットを有するウェイを選択するウェイ選択回路
と、前記アドレスを受けて、当該選択されたウェイに於
ける当該データのインデックス部に含まれるインデック
ス値と同一のエントリ番号を有するキャッシュメモリ上
のエントリを選択するエントリ選択回路と、当該選択さ
れたエントリに常駐すべきデータのアドレスに含まれる
タグ部のタグデータを格納する書き込み回路と当該タグ
データの格納に応答して、当該ロックビットの値を第２
の値にするロックビット変更回路とを有しているキャッ
シュロック装置である。
【００４２】係る構成によるキャッシュロック装置に於
いては、キャッシュメモリ上に常駐させたいデータの常
駐場所を容易に且つ迅速に決定する事が可能となる。更
に、本発明に係る第３の態様としては、メインメモリ
と、少なくとも、タグメモリアレイ、データメモリアレ
イ、バリッドビットアレイ、及びＬＲＵビットアレイか
らなるエントリが複数個集合されて構成されたウェイを
複数個配列せしめて形成されたキャッシュメモリであっ
て、且つ少なくとも一部の当該ウェイを構成する各エン
トリにロックビットアレイが設けられているキャッシュ
メモリと、キャッシュロック命令、或いはロード・スト
ア命令等に応答して前記メインメモリ上の対応する当該
キャッシュメモリに転送すべきデータのアドレスをバス
に出力するＣＰＵとから構成されたキャッシュロック装
置に於いて、当該メモリ手段から当該キャッシュメモリ
に対して転送したいデータを転送するに際して、当該キ
ャッシュロック装置は、ロード命令或いはストア命令に
応答して、メモリ手段内に存在する、当該転送したいデ
ータを構成するインデックス部のインデックス値と同一
のエントリー番号を有するエントリーを当該複数のウェ
イのそれぞれから選択するエントリ選択回路、当該選択
された当該複数のエントリーのそれぞれに於いて、当該
ロックビットアレイが設けられているかを検出し判別信
号を出力するロックビット検出回路、所定のエントリに
於ける当該ロックビット検出回路からの判別信号がロッ
クビット有りでかつその値が第２の値である場合に、当
該エントリに於けるバリッドビットが第２の値であるか
否かを判断するバリッドビット判定回路、当該バリッド
ビット判定回路の判定信号が、当該エントリに於けるバ
リッドビットが第２の値である場合に当該エントリの当
該データ部に当該転送したいデータを構成するデータ部
のデータの上書きする事を禁止するデータ上書き禁止手
段、所定のエントリに於ける当該ロックビットの値が第
２の値である場合で、当該選択されているエントリーの
タグ部の値が当該転送したいデータを構成するタグ部の
タグ値と一致し、かつ当該バリッドビットアレイに於け
るバリッドビット値が第１の値である場合には、当該エ
ントリーの当該データ部に当該転送したいデータを構成
するデータ部のデータを上書きする事を許可すると同時
に当該エントリーのバリッドビットアレイに於ける当該
バリッドビットのビット値を第２の値に書き換えるバリ
ッドビット書換え回路、及びＬＲＵ値を第１の値に変更
するＬＲＵ出力変更回路とから構成されているキャッシ
ュロック装置である。
いては、キャッシュメモリ上に常駐させたいデータの常
駐場所を容易に且つ迅速に決定する事が可能となる。更
に、本発明に係る第３の態様としては、メインメモリ
と、少なくとも、タグメモリアレイ、データメモリアレ
イ、バリッドビットアレイ、及びＬＲＵビットアレイか
らなるエントリが複数個集合されて構成されたウェイを
複数個配列せしめて形成されたキャッシュメモリであっ
て、且つ少なくとも一部の当該ウェイを構成する各エン
トリにロックビットアレイが設けられているキャッシュ
メモリと、キャッシュロック命令、或いはロード・スト
ア命令等に応答して前記メインメモリ上の対応する当該
キャッシュメモリに転送すべきデータのアドレスをバス
に出力するＣＰＵとから構成されたキャッシュロック装
置に於いて、当該メモリ手段から当該キャッシュメモリ
に対して転送したいデータを転送するに際して、当該キ
ャッシュロック装置は、ロード命令或いはストア命令に
応答して、メモリ手段内に存在する、当該転送したいデ
ータを構成するインデックス部のインデックス値と同一
のエントリー番号を有するエントリーを当該複数のウェ
イのそれぞれから選択するエントリ選択回路、当該選択
された当該複数のエントリーのそれぞれに於いて、当該
ロックビットアレイが設けられているかを検出し判別信
号を出力するロックビット検出回路、所定のエントリに
於ける当該ロックビット検出回路からの判別信号がロッ
クビット有りでかつその値が第２の値である場合に、当
該エントリに於けるバリッドビットが第２の値であるか
否かを判断するバリッドビット判定回路、当該バリッド
ビット判定回路の判定信号が、当該エントリに於けるバ
リッドビットが第２の値である場合に当該エントリの当
該データ部に当該転送したいデータを構成するデータ部
のデータの上書きする事を禁止するデータ上書き禁止手
段、所定のエントリに於ける当該ロックビットの値が第
２の値である場合で、当該選択されているエントリーの
タグ部の値が当該転送したいデータを構成するタグ部の
タグ値と一致し、かつ当該バリッドビットアレイに於け
るバリッドビット値が第１の値である場合には、当該エ
ントリーの当該データ部に当該転送したいデータを構成
するデータ部のデータを上書きする事を許可すると同時
に当該エントリーのバリッドビットアレイに於ける当該
バリッドビットのビット値を第２の値に書き換えるバリ
ッドビット書換え回路、及びＬＲＵ値を第１の値に変更
するＬＲＵ出力変更回路とから構成されているキャッシ
ュロック装置である。
【００４３】係る構成を採用する事によって、既にキャ
ッシュメモリ内に格納されている複数個のデータに対し
て、新たにキャッシュメモリ内に常駐させたいデータが
発生した場合に於て、キャッシュメモリ内に格納されて
いる複数のデータのうちどのデータを新たな常駐させた
いデータと置換すればよいかの判断を正確、容易かつ迅
速に行う事が可能となる。
ッシュメモリ内に格納されている複数個のデータに対し
て、新たにキャッシュメモリ内に常駐させたいデータが
発生した場合に於て、キャッシュメモリ内に格納されて
いる複数のデータのうちどのデータを新たな常駐させた
いデータと置換すればよいかの判断を正確、容易かつ迅
速に行う事が可能となる。
【００４４】一方、本発明に於ける第４の態様として
は、メインメモリと、少なくとも、タグメモリアレイ、
データメモリアレイ、バリッドビットアレイ、及びＬＲ
Ｕビットアレイからなるエントリが複数個集合されて構
成されたウェイを複数個配列せしめて形成されたキャッ
シュメモリであって、且つ少なくとも一部の当該ウェイ
を構成する各エントリにロックビットアレイが設けられ
ているキャッシュメモリと、キャッシュロック命令、或
いはロード・ストア命令等に応答して前記メインメモリ
上の対応する当該キャッシュメモリに転送すべきデータ
のアドレスをバスに出力するＣＰＵとから構成されたキ
ャッシュロック装置に於いて、当該キャッシュ装置は、
キャッシュロック命令に応答して、当該キャッシュメモ
リに常駐させたいデータのアドレスに於けるタグ部のデ
ータとインデックス部のインデックスとを抽出する手
段、当該複数のウェイから当該ロックビットアレイを有
するウェイを選択する手段、当該選択された当該ウェイ
中から、キャッシュ装置に常駐させたいデータのアドレ
ス部に於ける当該インデックス部のインデックスの値と
同一のエントリー番号を有するエントリーを選択する手
段、当該選択されたエントリーの当該タグ部に、当該常
駐させたいデータに於けるタグ部のデータを格納する手
段、当該常駐させたいデータのタグ部データを格納した
当該エントリーに於ける当該ロックビットの値を第２の
値に設定する手段、とから構成されている制御手段を含
んでいるキャッシュロック装置である。
は、メインメモリと、少なくとも、タグメモリアレイ、
データメモリアレイ、バリッドビットアレイ、及びＬＲ
Ｕビットアレイからなるエントリが複数個集合されて構
成されたウェイを複数個配列せしめて形成されたキャッ
シュメモリであって、且つ少なくとも一部の当該ウェイ
を構成する各エントリにロックビットアレイが設けられ
ているキャッシュメモリと、キャッシュロック命令、或
いはロード・ストア命令等に応答して前記メインメモリ
上の対応する当該キャッシュメモリに転送すべきデータ
のアドレスをバスに出力するＣＰＵとから構成されたキ
ャッシュロック装置に於いて、当該キャッシュ装置は、
キャッシュロック命令に応答して、当該キャッシュメモ
リに常駐させたいデータのアドレスに於けるタグ部のデ
ータとインデックス部のインデックスとを抽出する手
段、当該複数のウェイから当該ロックビットアレイを有
するウェイを選択する手段、当該選択された当該ウェイ
中から、キャッシュ装置に常駐させたいデータのアドレ
ス部に於ける当該インデックス部のインデックスの値と
同一のエントリー番号を有するエントリーを選択する手
段、当該選択されたエントリーの当該タグ部に、当該常
駐させたいデータに於けるタグ部のデータを格納する手
段、当該常駐させたいデータのタグ部データを格納した
当該エントリーに於ける当該ロックビットの値を第２の
値に設定する手段、とから構成されている制御手段を含
んでいるキャッシュロック装置である。
【００４５】係る構成を採用することによって、リセッ
ト後の初期の段階に於てキャッシュメモリに常駐させる
必要のあるデータが発生した場合、当該データのロック
操作を容易然も迅速に実行する事が可能となる。更に、
本発明に係る第５の態様としては、メインメモリと、少
なくともタグメモリアレイ、データメモリアレイ、バリ
ッドビットアレイ、及びＬＲＵビットアレイからなるエ
ントリが複数個集合されて構成されたウェイを複数個配
列せしめて形成されたしたキャッシュメモリと、キャッ
シュロック命令、ロード命令或いはストア命令等に応答
して前記メインメモリ上の対応するデータのアドレスを
バスに出力するＣＰＵとから構成されたキャッシュロッ
ク装置に於て、当該キャッシュメモリに常駐させるべき
データを当該キャッシュメモリに転送するに際し、当該
キャッシュメモリに転送すべきデータを選定し、指定さ
れたアドレスのインデックス値を抽出する第１の工程、
キャッシュメモリに転送すべきデータのインデックス値
と同じ値のエントリ番号を持つエントリをそれぞれのウ
ェイから選択する第２の工程、当該選択された各エント
リのそれぞれに対してロックビットＬＢを有するか否か
を判別する第３の工程、第３の工程において、当該選択
された各エントリのうち、ロックビットＬＢを持つエン
トリが存在している場合に、当該ロックビットＬＢが第
２の値で有るか第１の値であるかを判断する第４の工
程、第４の工程に於て、当該選択されたエントリのロッ
クビットＬＢが第２の値であった場合に、エントリのタ
グ部の値と、指定されたアドレスのタグ値とを比較する
第５の工程、第５の工程に於て、エントリのロックビッ
トＬＢが第２の値で当該タグの比較結果が一致した場合
に、当該エントリのバリッドビットの値が第２の値であ
るか第１の値であるかを判断する第６の工程、第６の工
程に於て、ロックビットの値が第２の値であるが、タグ
の比較結果が一致しないか、バリッドビットの値が第２
の値であった場合に、当該エントリのＬＲＵ出力を第１
の値にマスクし、当該エントリへの上書きを禁止する第
７の工程、第６の工程に於て、ロックビットの値が第２
の値、タグの比較結果が一致、バリッドビットの値が第
１の値であった場合に、当該エントリのＬＲＵ出力を第
２の値にセットし、他の選択されたエントリのＬＲＵ出
力を第１の値にマスクすることにより、当該エントリを
上書き対象とする第８の工程、当該選択された各エント
リのうち、ＬＲＵ出力が最大であるエントリを選択する
第９の工程、第９の工程に於て選択されたエントリに対
して、データの上書きを行い、バリッドビットに第２の
値を書き込む第１０の工程、とから構成されているキャ
ッシュロック方法である。
ト後の初期の段階に於てキャッシュメモリに常駐させる
必要のあるデータが発生した場合、当該データのロック
操作を容易然も迅速に実行する事が可能となる。更に、
本発明に係る第５の態様としては、メインメモリと、少
なくともタグメモリアレイ、データメモリアレイ、バリ
ッドビットアレイ、及びＬＲＵビットアレイからなるエ
ントリが複数個集合されて構成されたウェイを複数個配
列せしめて形成されたしたキャッシュメモリと、キャッ
シュロック命令、ロード命令或いはストア命令等に応答
して前記メインメモリ上の対応するデータのアドレスを
バスに出力するＣＰＵとから構成されたキャッシュロッ
ク装置に於て、当該キャッシュメモリに常駐させるべき
データを当該キャッシュメモリに転送するに際し、当該
キャッシュメモリに転送すべきデータを選定し、指定さ
れたアドレスのインデックス値を抽出する第１の工程、
キャッシュメモリに転送すべきデータのインデックス値
と同じ値のエントリ番号を持つエントリをそれぞれのウ
ェイから選択する第２の工程、当該選択された各エント
リのそれぞれに対してロックビットＬＢを有するか否か
を判別する第３の工程、第３の工程において、当該選択
された各エントリのうち、ロックビットＬＢを持つエン
トリが存在している場合に、当該ロックビットＬＢが第
２の値で有るか第１の値であるかを判断する第４の工
程、第４の工程に於て、当該選択されたエントリのロッ
クビットＬＢが第２の値であった場合に、エントリのタ
グ部の値と、指定されたアドレスのタグ値とを比較する
第５の工程、第５の工程に於て、エントリのロックビッ
トＬＢが第２の値で当該タグの比較結果が一致した場合
に、当該エントリのバリッドビットの値が第２の値であ
るか第１の値であるかを判断する第６の工程、第６の工
程に於て、ロックビットの値が第２の値であるが、タグ
の比較結果が一致しないか、バリッドビットの値が第２
の値であった場合に、当該エントリのＬＲＵ出力を第１
の値にマスクし、当該エントリへの上書きを禁止する第
７の工程、第６の工程に於て、ロックビットの値が第２
の値、タグの比較結果が一致、バリッドビットの値が第
１の値であった場合に、当該エントリのＬＲＵ出力を第
２の値にセットし、他の選択されたエントリのＬＲＵ出
力を第１の値にマスクすることにより、当該エントリを
上書き対象とする第８の工程、当該選択された各エント
リのうち、ＬＲＵ出力が最大であるエントリを選択する
第９の工程、第９の工程に於て選択されたエントリに対
して、データの上書きを行い、バリッドビットに第２の
値を書き込む第１０の工程、とから構成されているキャ
ッシュロック方法である。
【００４６】係る方法を採用する事によって、既にキャ
ッシュメモリ内に格納されている複数個のデータに対し
て、新たにキャッシュメモリ内に常駐させたいデータが
発生した場合に於て、キャッシュメモリ内に格納されて
いる複数のデータのうちどのデータを新たな常駐させた
いデータと置換すればよいかの判断を正確、容易かつ迅
速に行う事が可能となる。
ッシュメモリ内に格納されている複数個のデータに対し
て、新たにキャッシュメモリ内に常駐させたいデータが
発生した場合に於て、キャッシュメモリ内に格納されて
いる複数のデータのうちどのデータを新たな常駐させた
いデータと置換すればよいかの判断を正確、容易かつ迅
速に行う事が可能となる。
【００４７】又、本発明に係る第６の態様としては、メ
インメモリと、少なくともタグメモリアレイ、データメ
モリアレイ、バリッドビットアレイ、及びＬＲＵビット
アレイからなるエントリが複数個集合されて構成された
ウェイを複数個配列せしめて形成されたしたキャッシュ
メモリと、キャッシュロック命令、ロード命令或いはス
トア命令等に応答して前記メインメモリ上の対応するデ
ータのアドレスをバスに出力するＣＰＵとから構成され
たキャッシュロック装置に於て、当該キャッシュロック
装置が初期化された後に、最初に当該キャッシュメモリ
に常駐させるべきデータを当該キャッシュメモリに転送
するに際し、キャッシュロック命令が実行され、当該キ
ャッシュメモリに転送すべきデータを選定し、指定され
たアドレスのインデックス値を抽出する第１の工程、ウ
ェイの中からロックビットＬＢを有するウェイを選択す
る第２の工程、キャッシュメモリに転送すべきデータの
インデックス値と同じ値のエントリ番号を持つエントリ
をそれぞれのウェイから選択する第３の工程、第２の工
程でロックビットＬＢを有するエントリが存在している
場合に、何れかの当該エントリの一つを選択する第４の
工程、当該選択されたエントリのタグ部に、当該キャッ
シュメモリに常駐させるべきデータのタグデータを格納
し、ロックビットＬＢの値を第２の値に設定する第５の
工程、とから構成されているキャッシュロック方法であ
る。
インメモリと、少なくともタグメモリアレイ、データメ
モリアレイ、バリッドビットアレイ、及びＬＲＵビット
アレイからなるエントリが複数個集合されて構成された
ウェイを複数個配列せしめて形成されたしたキャッシュ
メモリと、キャッシュロック命令、ロード命令或いはス
トア命令等に応答して前記メインメモリ上の対応するデ
ータのアドレスをバスに出力するＣＰＵとから構成され
たキャッシュロック装置に於て、当該キャッシュロック
装置が初期化された後に、最初に当該キャッシュメモリ
に常駐させるべきデータを当該キャッシュメモリに転送
するに際し、キャッシュロック命令が実行され、当該キ
ャッシュメモリに転送すべきデータを選定し、指定され
たアドレスのインデックス値を抽出する第１の工程、ウ
ェイの中からロックビットＬＢを有するウェイを選択す
る第２の工程、キャッシュメモリに転送すべきデータの
インデックス値と同じ値のエントリ番号を持つエントリ
をそれぞれのウェイから選択する第３の工程、第２の工
程でロックビットＬＢを有するエントリが存在している
場合に、何れかの当該エントリの一つを選択する第４の
工程、当該選択されたエントリのタグ部に、当該キャッ
シュメモリに常駐させるべきデータのタグデータを格納
し、ロックビットＬＢの値を第２の値に設定する第５の
工程、とから構成されているキャッシュロック方法であ
る。
【００４８】係る方法を採用することによって、リセッ
ト後の初期の段階に於てキャッシュメモリに常駐させる
必要のあるデータが発生した場合、当該データのロック
操作を容易然も迅速に実行する事が可能となる。
ト後の初期の段階に於てキャッシュメモリに常駐させる
必要のあるデータが発生した場合、当該データのロック
操作を容易然も迅速に実行する事が可能となる。
【００４９】
【発明の実施の形態】本発明に係るキャッシュロック装
置及びキャッシュロック方法は、上記した技術構成を採
用することにより、キャッシュに格納されているデータ
をロック（別のデータと入れ替えない）する機構を改良
した。即ち、従来の手法では、無効なデータをロックし
てしまう可能性があったが、本発明では、無効なデータ
をロックしようとした場合、ロックしようとしたエント
リ（データが格納される場所）に有効なデータを格納し
てからロックするようにして、無効なデータがキャッシ
ュ内に留まらないようにしたものである。
置及びキャッシュロック方法は、上記した技術構成を採
用することにより、キャッシュに格納されているデータ
をロック（別のデータと入れ替えない）する機構を改良
した。即ち、従来の手法では、無効なデータをロックし
てしまう可能性があったが、本発明では、無効なデータ
をロックしようとした場合、ロックしようとしたエント
リ（データが格納される場所）に有効なデータを格納し
てからロックするようにして、無効なデータがキャッシ
ュ内に留まらないようにしたものである。
【００５０】つまり、本発明に係る当該キャッシュロッ
ク装置及びキャッシュロック方法に於いては、ユーザー
が、キャッシュ装置に常駐させたい所定のデータをロッ
クしたい場合に、特にロックをかけるタイミングを意識
することなく、自動的に当該データのロックを実行出来
る事になる。
ク装置及びキャッシュロック方法に於いては、ユーザー
が、キャッシュ装置に常駐させたい所定のデータをロッ
クしたい場合に、特にロックをかけるタイミングを意識
することなく、自動的に当該データのロックを実行出来
る事になる。
【００５１】
【実施例】以下に、本発明の一実施例を図面を参照しな
がら詳細に説明する。図１及び図２は、本発明に係る当
該キャッシュロック装置の一具体例の構成の概要を示す
ブロックダイアグラムであって、図中、メインメモリ２
２０１と、キャッシュメモリ２２０７と、キャッシュロ
ック命令に応答して、ロックビットを持ち、データを常
駐させたいウェイの番号および、前記メインメモリ２２
０１上の対応するデータの第１のアドレスをバス２２０
２に出力し、或いはアクセス命令に応答して前記メイン
メモリ２２０１上の対応する第２のアドレスを前記バス
に出力するＣＰＵ２２００と、前記データを常駐させた
いウェイの番号を受けてキャッシュメモリ２２０７上の
ウェイＷ０〜Ｗ３を選択するウェイ選択回路２１０１
と、前記第１のアドレスを受けてキャッシュメモリ２２
０７上のエントリ１０−０〜１０−３を選択するエント
リ選択回路２１０５と、前記ウェイ選択回路２１０１の
出力とエントリ選択回路２１０５の出力より、１０−０
〜１０−３のうちから一つに決まる第１のエントリのタ
グ部に前記第１のアドレスのタグデータを書き込む書き
込み回路２１０３と、前記第１のエントリのロックビッ
トをアクティブにセットするロックビット変更回路２１
０４と、前記第２のアドレスに応答して前記キャッシュ
メモリ２２０７上の対応する第２のエントリ１０−０〜
１０−３を選択する第２のエントリ選択回路２１０５
と、前記第２のエントリ１０−０〜１０−３のタグ部の
値のそれぞれを、前記第２のアドレスのタグ値と比較す
る回路２１０６と、前記第２のエントリのロックビット
の状態を検出するロックビット検出回路２２０４と、前
記第２のエントリのバリッドビットを読み出すバリッド
ビット検出回路１５と、前記第２のエントリのＬＲＵビ
ットを読み出すＬＲＵビット検出回路２１１０と、前記
第２のエントリ１０−０〜１０−３のロックビット、タ
グ比較結果、バリッドビットの値に応じて、読み出した
ＬＲＵ値の変換を行うＬＲＵ出力変更回路２２０５と、
前記ＬＲＵ出力変更回路２２０５の出力を受けて、メモ
リから読み出した前記第２のアドレスのデータを格納す
るウェイを決定するウェイ選択回路２１０９と、ウェイ
選択回路２１０９の出力とエントリ選択回路２１０５の
出力とから、第２のエントリのうちで一つに決まる第３
のエントリに対してメモリから読み出したデータを格納
し、第３のエントリのバリッドビットを１にセットし、
ＬＲＵビットに１をセットするデータ転送制御回路２１
０８と、ＬＲＵ出力回路２２０５の出力を受けて、ロー
ド命令時にはＣＰＵにデータを渡すべき、或いはストア
命令時にはＣＰＵからのデータを格納すべきウェイを選
択するウェイ選択回路２１０１と、ウェイ選択回路２１
０１の出力とエントリ選択回路２１０５の出力から一意
に決まる第４のエントリに対して、ＣＰＵとキャッシュ
間でのデータ転送の制御を行うデータ転送制御回路２１
０７を備えるたキャッシュロック装置１００が示されて
いる。
がら詳細に説明する。図１及び図２は、本発明に係る当
該キャッシュロック装置の一具体例の構成の概要を示す
ブロックダイアグラムであって、図中、メインメモリ２
２０１と、キャッシュメモリ２２０７と、キャッシュロ
ック命令に応答して、ロックビットを持ち、データを常
駐させたいウェイの番号および、前記メインメモリ２２
０１上の対応するデータの第１のアドレスをバス２２０
２に出力し、或いはアクセス命令に応答して前記メイン
メモリ２２０１上の対応する第２のアドレスを前記バス
に出力するＣＰＵ２２００と、前記データを常駐させた
いウェイの番号を受けてキャッシュメモリ２２０７上の
ウェイＷ０〜Ｗ３を選択するウェイ選択回路２１０１
と、前記第１のアドレスを受けてキャッシュメモリ２２
０７上のエントリ１０−０〜１０−３を選択するエント
リ選択回路２１０５と、前記ウェイ選択回路２１０１の
出力とエントリ選択回路２１０５の出力より、１０−０
〜１０−３のうちから一つに決まる第１のエントリのタ
グ部に前記第１のアドレスのタグデータを書き込む書き
込み回路２１０３と、前記第１のエントリのロックビッ
トをアクティブにセットするロックビット変更回路２１
０４と、前記第２のアドレスに応答して前記キャッシュ
メモリ２２０７上の対応する第２のエントリ１０−０〜
１０−３を選択する第２のエントリ選択回路２１０５
と、前記第２のエントリ１０−０〜１０−３のタグ部の
値のそれぞれを、前記第２のアドレスのタグ値と比較す
る回路２１０６と、前記第２のエントリのロックビット
の状態を検出するロックビット検出回路２２０４と、前
記第２のエントリのバリッドビットを読み出すバリッド
ビット検出回路１５と、前記第２のエントリのＬＲＵビ
ットを読み出すＬＲＵビット検出回路２１１０と、前記
第２のエントリ１０−０〜１０−３のロックビット、タ
グ比較結果、バリッドビットの値に応じて、読み出した
ＬＲＵ値の変換を行うＬＲＵ出力変更回路２２０５と、
前記ＬＲＵ出力変更回路２２０５の出力を受けて、メモ
リから読み出した前記第２のアドレスのデータを格納す
るウェイを決定するウェイ選択回路２１０９と、ウェイ
選択回路２１０９の出力とエントリ選択回路２１０５の
出力とから、第２のエントリのうちで一つに決まる第３
のエントリに対してメモリから読み出したデータを格納
し、第３のエントリのバリッドビットを１にセットし、
ＬＲＵビットに１をセットするデータ転送制御回路２１
０８と、ＬＲＵ出力回路２２０５の出力を受けて、ロー
ド命令時にはＣＰＵにデータを渡すべき、或いはストア
命令時にはＣＰＵからのデータを格納すべきウェイを選
択するウェイ選択回路２１０１と、ウェイ選択回路２１
０１の出力とエントリ選択回路２１０５の出力から一意
に決まる第４のエントリに対して、ＣＰＵとキャッシュ
間でのデータ転送の制御を行うデータ転送制御回路２１
０７を備えるたキャッシュロック装置１００が示されて
いる。
【００５２】即ち、図１と図２は、略共通の回路手段で
構成されているが、図１は、主に当該キャッシュロック
装置１００をキャッシュロック命令によって、当該キャ
ッシュメモリ２２０７のロック操作が実行される場合に
使用される回路構成を示すものであり、又図２は、ロー
ド命令或いはストア命令に従って、メインメモリ２２０
１に格納されているデータを、当該キャッシュメモリ２
２０７に転送する場合に使用される回路構成を示すもの
である。
構成されているが、図１は、主に当該キャッシュロック
装置１００をキャッシュロック命令によって、当該キャ
ッシュメモリ２２０７のロック操作が実行される場合に
使用される回路構成を示すものであり、又図２は、ロー
ド命令或いはストア命令に従って、メインメモリ２２０
１に格納されているデータを、当該キャッシュメモリ２
２０７に転送する場合に使用される回路構成を示すもの
である。
【００５３】従って、操作手順の相違によって、使用さ
れる回路は、同じものが使用される場合もあり、又異な
った回路が使用される場合もある。例えば、図２に示さ
れる当該第１のエントリ選択回路２１０５と第２のエン
トリ選択回路２２１３は、同一の回路が使用されるもの
であっても良い。同様に、当該メインメモリから読み出
されるデータのアドレスは、キャッシュロック命令に応
答して読み出されるデータのアドレスとロード命令或い
はストア命令に応答して読み出されるデータのアドレス
は、互いに同一のものである場合もあり、又互いに異な
る場合もある。
れる回路は、同じものが使用される場合もあり、又異な
った回路が使用される場合もある。例えば、図２に示さ
れる当該第１のエントリ選択回路２１０５と第２のエン
トリ選択回路２２１３は、同一の回路が使用されるもの
であっても良い。同様に、当該メインメモリから読み出
されるデータのアドレスは、キャッシュロック命令に応
答して読み出されるデータのアドレスとロード命令或い
はストア命令に応答して読み出されるデータのアドレス
は、互いに同一のものである場合もあり、又互いに異な
る場合もある。
【００５４】本発明に使用される、当該キャッシュメモ
リ２２０７は、少なくとも、タグメモリアレイＴａｇ
Ａ、データメモリアレイＤａｔＡ、バリッドビットアレ
イＶＢＡ、ＬＲＵビットアレイＬＲＵＢＡ及びロックビ
ットアレイＬＢＡからなるエントリ１０−０〜１０−３
が複数個集合されて構成されたウェイＷ０〜Ｗ３を複数
個配列せしめて形成されたものである。
リ２２０７は、少なくとも、タグメモリアレイＴａｇ
Ａ、データメモリアレイＤａｔＡ、バリッドビットアレ
イＶＢＡ、ＬＲＵビットアレイＬＲＵＢＡ及びロックビ
ットアレイＬＢＡからなるエントリ１０−０〜１０−３
が複数個集合されて構成されたウェイＷ０〜Ｗ３を複数
個配列せしめて形成されたものである。
【００５５】本発明に係る当該キャッシュロック装置に
於いては、少なくとも一部の当該ウェイＷ０〜Ｗ３を構
成する各エントリ１０−０〜１０−３にロックビットア
レイＬＢＡが設けられている事が必要である。本発明に
於ける当該キャッシュロック装置１００は、更に当該複
数のウェイ群Ｗ０〜Ｗ３の中から、一つのウェイを選択
する第１のウェイ選択回路２１０１、或いは第２のウェ
イ選択回路２１０９を含んでいる事が必要である。
於いては、少なくとも一部の当該ウェイＷ０〜Ｗ３を構
成する各エントリ１０−０〜１０−３にロックビットア
レイＬＢＡが設けられている事が必要である。本発明に
於ける当該キャッシュロック装置１００は、更に当該複
数のウェイ群Ｗ０〜Ｗ３の中から、一つのウェイを選択
する第１のウェイ選択回路２１０１、或いは第２のウェ
イ選択回路２１０９を含んでいる事が必要である。
【００５６】本発明に於て使用される当該エントリ選択
回路２１０５は、当該メモリ２２０１内に存在するデー
タのアドレス部に含まれるインデックス部のインデック
ス値と同一のエントリ番号を有するエントリ１０−０〜
１０−３を選択する手段である。又本発明に於て使用さ
れる当該ロックビット変更回路２１０４は、当該選択さ
れたエントリーのタグメモリアレイ５０５を構成するタ
グ部Ｔａｇに、当該キャッシュ装置に常駐させたいデー
タを構成するタグ部のタグデータＴＡＧを格納した後、
当該エントリーに於けるロックビットアレイを構成する
ロックビットの値を１に設定する手段である。
回路２１０５は、当該メモリ２２０１内に存在するデー
タのアドレス部に含まれるインデックス部のインデック
ス値と同一のエントリ番号を有するエントリ１０−０〜
１０−３を選択する手段である。又本発明に於て使用さ
れる当該ロックビット変更回路２１０４は、当該選択さ
れたエントリーのタグメモリアレイ５０５を構成するタ
グ部Ｔａｇに、当該キャッシュ装置に常駐させたいデー
タを構成するタグ部のタグデータＴＡＧを格納した後、
当該エントリーに於けるロックビットアレイを構成する
ロックビットの値を１に設定する手段である。
【００５７】又、本発明に於ける当該ロックビット検出
回路２２０４は、当該選択された当該複数のエントリー
のそれぞれに於いて、当該ロックビットアレイが設けら
れているかを判断する機能、或いは当該ロックビットア
レイが設けられている場合に、当該ロックビットの値が
１か０かを判断する手段である。更に、図２に示す本発
明に係る当該キャッシュロック装置１００において使用
される当該ＬＲＵ出力変更回路２２０５は、当該各ウェ
イで同一のインデックス番号を持つエントリ間で、アク
セスを受けた順序を保持するために各エントリに割当ら
れているＬＲＵビット値を、所定のエントリにアクセス
する毎に、その順序を当該エントリ間で変更するか、所
定の条件下において、ＬＲＵビット値を変更しないか、
又は所望の値に設定する手段である。
回路２２０４は、当該選択された当該複数のエントリー
のそれぞれに於いて、当該ロックビットアレイが設けら
れているかを判断する機能、或いは当該ロックビットア
レイが設けられている場合に、当該ロックビットの値が
１か０かを判断する手段である。更に、図２に示す本発
明に係る当該キャッシュロック装置１００において使用
される当該ＬＲＵ出力変更回路２２０５は、当該各ウェ
イで同一のインデックス番号を持つエントリ間で、アク
セスを受けた順序を保持するために各エントリに割当ら
れているＬＲＵビット値を、所定のエントリにアクセス
する毎に、その順序を当該エントリ間で変更するか、所
定の条件下において、ＬＲＵビット値を変更しないか、
又は所望の値に設定する手段である。
【００５８】又、本発明に於て使用される当該ウェイ選
択回路２１０９は、各エントリのＬＲＵＢ値が最大のエ
ントリを選択する手段である。以下に図１及び図２に示
される本発明に係るキャッシュロック装置１００を使用
したキャッシュロック方法の一具体例の構成を図３およ
び図４を参照しながら詳細に説明する。
択回路２１０９は、各エントリのＬＲＵＢ値が最大のエ
ントリを選択する手段である。以下に図１及び図２に示
される本発明に係るキャッシュロック装置１００を使用
したキャッシュロック方法の一具体例の構成を図３およ
び図４を参照しながら詳細に説明する。
【００５９】即ち、図１は、ＣＰＵが、キャッシュロッ
ク命令を実行した際に動作するブロックを示す。つま
り、キャッシュロック命令を実行する際には、ユーザが
指定したロックしたいデータのアドレスと、そのデータ
を格納するウェイ（ロックビットを持つウェイ）がＣＰ
Ｕ２２００から出力され、ロックしたいデータのアドレ
スのタグ部はＣＰＵ−キャッシュ接続バス２２０２へ、
インデックス部はインデックス選択回路であるエントリ
選択回路２１０５へ、ロックしたいデータを格納するウ
ェイの指定は、ウェイ選択回路２１０１へ転送される。
ク命令を実行した際に動作するブロックを示す。つま
り、キャッシュロック命令を実行する際には、ユーザが
指定したロックしたいデータのアドレスと、そのデータ
を格納するウェイ（ロックビットを持つウェイ）がＣＰ
Ｕ２２００から出力され、ロックしたいデータのアドレ
スのタグ部はＣＰＵ−キャッシュ接続バス２２０２へ、
インデックス部はインデックス選択回路であるエントリ
選択回路２１０５へ、ロックしたいデータを格納するウ
ェイの指定は、ウェイ選択回路２１０１へ転送される。
【００６０】当該ウェイ選択回路２１０１の出力と、イ
ンデックス選択回路であるエントリ選択回路２１０５の
出力により、ロックしたいデータを格納するエントリが
決定される。ＣＰＵ−キャッシュ間データ転送制御回路
２１０７により、ＣＰＵ−キャッシュ接続バス２２０２
上のロックしたいデータのタグ部の値が、上記で決定あ
れたエントリのタグ部に書き込まれ、同時にエントリの
ロックビットが１にセットされる。
ンデックス選択回路であるエントリ選択回路２１０５の
出力により、ロックしたいデータを格納するエントリが
決定される。ＣＰＵ−キャッシュ間データ転送制御回路
２１０７により、ＣＰＵ−キャッシュ接続バス２２０２
上のロックしたいデータのタグ部の値が、上記で決定あ
れたエントリのタグ部に書き込まれ、同時にエントリの
ロックビットが１にセットされる。
【００６１】この時、指定されたエントリのバリッドビ
ットの状態とは無関係にエントリのロックは行われる。
この動作の流れを、図４に示すフローチャートによって
説明する。即ち、スタート後、ステップＳ１１で、当該
キャッシュロック装置１００をリセットした後、ステッ
プＳ１２に於て、キャッシュロック命令が実行され、当
該キャッシュメモリに転送すべきデータを選定し、指定
されたアドレスのインデックス値を抽出する。
ットの状態とは無関係にエントリのロックは行われる。
この動作の流れを、図４に示すフローチャートによって
説明する。即ち、スタート後、ステップＳ１１で、当該
キャッシュロック装置１００をリセットした後、ステッ
プＳ１２に於て、キャッシュロック命令が実行され、当
該キャッシュメモリに転送すべきデータを選定し、指定
されたアドレスのインデックス値を抽出する。
【００６２】次いで、ステップＳ１３に於て、ウェイの
中からロックビットＬＢを有するウェイを選択し、ステ
ップＳ１４に進んで、当該キャッシュメモリに転送すべ
きデータのインデックス値と同じ値のエントリ番号を持
つエントリをそれぞれのウェイから選択する。その後、
ステップＳ１５に於て、上記ステップＳ１３でロックビ
ットＬＢを有するエントリが存在している場合に、何れ
かの当該エントリの一つを選択した後に、当該選択され
たエントリのタグ部に、当該キャッシュメモリに常駐さ
せるべきデータのタグデータを格納し、ロックビットＬ
Ｂの値を１に設定する。
中からロックビットＬＢを有するウェイを選択し、ステ
ップＳ１４に進んで、当該キャッシュメモリに転送すべ
きデータのインデックス値と同じ値のエントリ番号を持
つエントリをそれぞれのウェイから選択する。その後、
ステップＳ１５に於て、上記ステップＳ１３でロックビ
ットＬＢを有するエントリが存在している場合に、何れ
かの当該エントリの一つを選択した後に、当該選択され
たエントリのタグ部に、当該キャッシュメモリに常駐さ
せるべきデータのタグデータを格納し、ロックビットＬ
Ｂの値を１に設定する。
【００６３】次いで、ステップＳ１６に於いて、さらに
当該キャッシュメモリに常駐させたいデータが有るか否
かを判断し、ＹＥＳであればステップＳ１２に戻り、上
記の工程が繰り返され、ＮＯであれば、エンドとなる。
続いて、図２に、本発明に係るキャッシュロック装置１
００に於ける、ＣＰＵ２２００がロード・ストア命令を
実行した際に動作するブロックを示す。
当該キャッシュメモリに常駐させたいデータが有るか否
かを判断し、ＹＥＳであればステップＳ１２に戻り、上
記の工程が繰り返され、ＮＯであれば、エンドとなる。
続いて、図２に、本発明に係るキャッシュロック装置１
００に於ける、ＣＰＵ２２００がロード・ストア命令を
実行した際に動作するブロックを示す。
【００６４】即ち、ロード・ストア命令を実行する場合
には、先ずロード・ストア命令のアクセス対象となるア
ドレスがＣＰＵ２２００から出力される。当該アドレス
のインデックス選択回路であるエントリ選択回路２１０
５に転送され、当該インデックス部の値と同一の番地の
エントリに格納されているタグＴａｇ、バリッドビット
ＶＢ、ＬＲＵビットＬＲＵＢの値が、各ウェイから読み
だされる。
には、先ずロード・ストア命令のアクセス対象となるア
ドレスがＣＰＵ２２００から出力される。当該アドレス
のインデックス選択回路であるエントリ選択回路２１０
５に転送され、当該インデックス部の値と同一の番地の
エントリに格納されているタグＴａｇ、バリッドビット
ＶＢ、ＬＲＵビットＬＲＵＢの値が、各ウェイから読み
だされる。
【００６５】又、ロックビットＬＢを持つエントリにつ
いては、その値も読み出される。このうち、各ウェイの
エントリから読み出されたタグＴａｇの値のそれぞれ
は、タグ比較回路２１０６においてアクセス対象のアド
レスのタグＴＡＧと比較される。この比較結果が一致し
たエントリで、かつ当該エントリのバリッドビットが１
であった場合、アクセスしたデータはキャッシュ内に格
納されていることになるので、そのエントリからデータ
を読み出し、ＣＰＵ−キャッシュ間データ転送制御回路
２１０７、及びＣＰＵ−キャッシュ間接続バス２２０２
を通してＣＰＵ２２００に転送される。
いては、その値も読み出される。このうち、各ウェイの
エントリから読み出されたタグＴａｇの値のそれぞれ
は、タグ比較回路２１０６においてアクセス対象のアド
レスのタグＴＡＧと比較される。この比較結果が一致し
たエントリで、かつ当該エントリのバリッドビットが１
であった場合、アクセスしたデータはキャッシュ内に格
納されていることになるので、そのエントリからデータ
を読み出し、ＣＰＵ−キャッシュ間データ転送制御回路
２１０７、及びＣＰＵ−キャッシュ間接続バス２２０２
を通してＣＰＵ２２００に転送される。
【００６６】それ以外の場合には、アクセスしたデータ
は、キャッシュ内に格納されていないことになるので、
メインメモリ２２０１にアクセスしたデータのアドレス
を渡してデータをメモリ−キャッシュ間接続バス２２０
２に読み出す。又、ＬＲＵ出力変換回路２２０５によ
り、メインメモリ２２０１から読み出したデータを上書
きするエントリのウェイを決定する。
は、キャッシュ内に格納されていないことになるので、
メインメモリ２２０１にアクセスしたデータのアドレス
を渡してデータをメモリ−キャッシュ間接続バス２２０
２に読み出す。又、ＬＲＵ出力変換回路２２０５によ
り、メインメモリ２２０１から読み出したデータを上書
きするエントリのウェイを決定する。
【００６７】そして、ロックビットを有し、かつその値
が１であるエントリのうちで、当該タグ比較回路２１０
６のタグの比較結果が一致しないか、あるいはバリッド
ビット値が１のエントリに対しては、当該エントリのＬ
ＲＵビット値を０でマスクして出力する。他のエントリ
のＬＲＵビット値はそのまま出力する。またロックビッ
トを有し、かつその値が１であるエントリのうちで、当
該タグ比較回路２１０６のタグの比較結果が一致し、さ
らにバリッドビット値が０のエントリに対しては、この
エントリのＬＲＵビット値を１にセットして出力し、更
に他のエントリのＬＲＵビット値を０でマスクして出力
する。
が１であるエントリのうちで、当該タグ比較回路２１０
６のタグの比較結果が一致しないか、あるいはバリッド
ビット値が１のエントリに対しては、当該エントリのＬ
ＲＵビット値を０でマスクして出力する。他のエントリ
のＬＲＵビット値はそのまま出力する。またロックビッ
トを有し、かつその値が１であるエントリのうちで、当
該タグ比較回路２１０６のタグの比較結果が一致し、さ
らにバリッドビット値が０のエントリに対しては、この
エントリのＬＲＵビット値を１にセットして出力し、更
に他のエントリのＬＲＵビット値を０でマスクして出力
する。
【００６８】第２のウェイ選択回路２（２１０９）はＬ
ＲＵ出力変換回路２２０５の出力を受けて、その出力値
が最大値となるウェイを選択し、メモリ−キャッシュ間
接続バス２２０３へ転送される。これによって、選択さ
れたウェイに対応するバスに、メインメモリ２２０１か
ら読み出されたデータが出力されることになる。
ＲＵ出力変換回路２２０５の出力を受けて、その出力値
が最大値となるウェイを選択し、メモリ−キャッシュ間
接続バス２２０３へ転送される。これによって、選択さ
れたウェイに対応するバスに、メインメモリ２２０１か
ら読み出されたデータが出力されることになる。
【００６９】メモリ−キャッシュ間データ転送制御回路
２１０７或いは２１０８は、選択されたウェイのインデ
ックス選択回路であるエントリ選択回路２１０５で示さ
れたエントリに対してデータを書き込み、そのエントリ
のバリッドビットを１にすると共にＬＲＵビット値を０
にセットする。この動作の流れを、図３に示すフローチ
ャートによって説明する。
２１０７或いは２１０８は、選択されたウェイのインデ
ックス選択回路であるエントリ選択回路２１０５で示さ
れたエントリに対してデータを書き込み、そのエントリ
のバリッドビットを１にすると共にＬＲＵビット値を０
にセットする。この動作の流れを、図３に示すフローチ
ャートによって説明する。
【００７０】まず最初に、スタート後、ステップＳ１に
於て、リセット操作を行った後、ステップＳ２に於て、
ロード命令或いはストア命令が実行され、当該キャッシ
ュメモリに転送したいデータが抽出される。その後ステ
ップＳ３に進んで、キャッシュメモリに転送すべきデー
タのインデックス値と同じエントリ番号を有するエント
リを各ウェイから選択し、ステップＳ４に於て、当該エ
ントリにロックビットが有るか否かが判断される。
於て、リセット操作を行った後、ステップＳ２に於て、
ロード命令或いはストア命令が実行され、当該キャッシ
ュメモリに転送したいデータが抽出される。その後ステ
ップＳ３に進んで、キャッシュメモリに転送すべきデー
タのインデックス値と同じエントリ番号を有するエント
リを各ウェイから選択し、ステップＳ４に於て、当該エ
ントリにロックビットが有るか否かが判断される。
【００７１】ステップＳ４に於て、ＮＯである場合に
は、ＬＲＵ出力値は変更せず、後述のステップＳ１０に
進み、ステップＳ４に於てＹＥＳである場合には、ステ
ップＳ５に進み、当該ロックビットＬＢの値が１である
か否がが判断される。当該ステップＳ５に於て、ＮＯで
ある場合には、ＬＲＵ出力値は変更せず、後述のステッ
プＳ１０に進み、ステップＳ５に於てＹＥＳである場合
には、ステップＳ６に進み、当該選択されたエントリの
各々に対して、当該転送すべきデータのアドレスに於け
るタグ部の値ＴＡＧと当該エントリのタグ部の値ｔａｇ
とをタグ比較回路に於て比較する。
は、ＬＲＵ出力値は変更せず、後述のステップＳ１０に
進み、ステップＳ４に於てＹＥＳである場合には、ステ
ップＳ５に進み、当該ロックビットＬＢの値が１である
か否がが判断される。当該ステップＳ５に於て、ＮＯで
ある場合には、ＬＲＵ出力値は変更せず、後述のステッ
プＳ１０に進み、ステップＳ５に於てＹＥＳである場合
には、ステップＳ６に進み、当該選択されたエントリの
各々に対して、当該転送すべきデータのアドレスに於け
るタグ部の値ＴＡＧと当該エントリのタグ部の値ｔａｇ
とをタグ比較回路に於て比較する。
【００７２】当該ステップＳ６に於て、ＮＯである場
合、つまり所定のエントリのうちでロックビットがアク
ティブであるエントリに於て、前記タグの比較結果が一
致しない場合には、ステップＳ８に進み前記タグ値の比
較結果が一致しなかったエントリのＬＲＵ出力を０でマ
スクし、当該エントリに対するデータの上書きが禁止さ
れる。
合、つまり所定のエントリのうちでロックビットがアク
ティブであるエントリに於て、前記タグの比較結果が一
致しない場合には、ステップＳ８に進み前記タグ値の比
較結果が一致しなかったエントリのＬＲＵ出力を０でマ
スクし、当該エントリに対するデータの上書きが禁止さ
れる。
【００７３】又当該ステップＳ６に於てＹＥＳである場
合には、ステップＳ７に進み、当該バリッドビットＶＢ
の値が１であるか否がが判断される。当該ステップＳ７
に於て、ＹＥＳである場合、つまり所定のエントリのう
ちでロックビットがアクティブであるエントリに於て、
前記タグ値の比較結果が一致しかつバリッドビットがア
クティブである場合、ステップＳ８に進み前記タグ値の
比較結果が一致したエントリのＬＲＵ出力を０でマスク
し、当該エントリに対するデータの上書きを禁止する操
作が実行される。
合には、ステップＳ７に進み、当該バリッドビットＶＢ
の値が１であるか否がが判断される。当該ステップＳ７
に於て、ＹＥＳである場合、つまり所定のエントリのう
ちでロックビットがアクティブであるエントリに於て、
前記タグ値の比較結果が一致しかつバリッドビットがア
クティブである場合、ステップＳ８に進み前記タグ値の
比較結果が一致したエントリのＬＲＵ出力を０でマスク
し、当該エントリに対するデータの上書きを禁止する操
作が実行される。
【００７４】又当該ステップＳ７に於て、ＮＯである場
合には、つまり当該ロックビットがアクティブであるエ
ントリに於て、前記タグ値の比較結果は一致するがバリ
ッドビットがインアクティブである場合には、ステップ
Ｓ９に進み、前記タグ値の比較結果が一致したエントリ
のＬＲＵ出力を１にセットし、その他のエントリのＬＲ
Ｕ出力を０にマスクする事によって、当該エントリに対
するデータの上書きを許可する操作が実行される。
合には、つまり当該ロックビットがアクティブであるエ
ントリに於て、前記タグ値の比較結果は一致するがバリ
ッドビットがインアクティブである場合には、ステップ
Ｓ９に進み、前記タグ値の比較結果が一致したエントリ
のＬＲＵ出力を１にセットし、その他のエントリのＬＲ
Ｕ出力を０にマスクする事によって、当該エントリに対
するデータの上書きを許可する操作が実行される。
【００７５】その後、ステップＳ１０に進み、各選択さ
れたエントリのうち、変更処理後のＬＲＵ出力値が最大
となるエントリをデータ書き込み（上書き）を実行させ
るエントリとして選択し、ステップＳ１１に進み、当該
上書き対象として選択されたエントリのタグ部及びデー
タ部に所定のデータを格納し、バリッドビットを１にセ
ットしてエンドとなる。
れたエントリのうち、変更処理後のＬＲＵ出力値が最大
となるエントリをデータ書き込み（上書き）を実行させ
るエントリとして選択し、ステップＳ１１に進み、当該
上書き対象として選択されたエントリのタグ部及びデー
タ部に所定のデータを格納し、バリッドビットを１にセ
ットしてエンドとなる。
【００７６】本発明に於いては、当該キャッシュ装置に
常駐させたいデータを所定のエントリーに格納するに際
し、当該キャッシュロック装置は、当該常駐させたいデ
ータに於けるタグ部に格納されているタグデータのみ
を、当該常駐させたいデータに於けるインデックス部に
格納されているインデックスデータと同一の値のエント
リー番号を持ったエントリーのタグ部に格納した後、当
該常駐させたいデータに対するアクセス命令に対応する
ロード或いはストア命令に応答して、当該所定のエント
リー部に於けるデータ部に当該常駐させたいデータのデ
ータ部に格納されているデータを優先的に格納する様に
構成されている事が特徴である。
常駐させたいデータを所定のエントリーに格納するに際
し、当該キャッシュロック装置は、当該常駐させたいデ
ータに於けるタグ部に格納されているタグデータのみ
を、当該常駐させたいデータに於けるインデックス部に
格納されているインデックスデータと同一の値のエント
リー番号を持ったエントリーのタグ部に格納した後、当
該常駐させたいデータに対するアクセス命令に対応する
ロード或いはストア命令に応答して、当該所定のエント
リー部に於けるデータ部に当該常駐させたいデータのデ
ータ部に格納されているデータを優先的に格納する様に
構成されている事が特徴である。
【００７７】つまり、本発明は、従来のキャッシュロッ
ク方法に対してキャッシュミス時のキャッシュミス判定
回路を変更したものである。即ち、本実施例では、図６
に示す様な、従来のヒット・ミス回路１６０を、図１４
に示す様な構成に変更したものであり、２０ビットのＴ
ＡＧと２０ビットのＴａｇｎ（ｎ＝０〜３）とをそれぞ
れ比較する４つの比較回路１６０１〜１６０４と、この
比較回路１６０１〜１６０４の出力を一端に受け、他端
に対応するバリッドビットＶＢｎ（ｎ＝０〜３）を受け
る４つのＡＮＤゲート１６０５〜１６０８と、比較回路
１６０１〜１６０２の出力、バリッドビットＶＢ０及び
ＶＢ１の反転信号、及びロックビットＬＢＯ及びＬＢ１
をそれぞれ受ける３入力の２つのＡＮＤゲート１６０９
及び１６１０と、ＡＮＤゲート１６０５及び１６０６の
反転出力を一端に受け他端にＡＮＤゲート１６０９及び
１６１０の反転出力をそれぞれ受けるＯＲゲート１６１
１及び１６１２と、ＡＮＤゲート１６０７及び１６０８
の出力を受けるインバータ１６１３及び１６１４とを備
えて構成している。
ク方法に対してキャッシュミス時のキャッシュミス判定
回路を変更したものである。即ち、本実施例では、図６
に示す様な、従来のヒット・ミス回路１６０を、図１４
に示す様な構成に変更したものであり、２０ビットのＴ
ＡＧと２０ビットのＴａｇｎ（ｎ＝０〜３）とをそれぞ
れ比較する４つの比較回路１６０１〜１６０４と、この
比較回路１６０１〜１６０４の出力を一端に受け、他端
に対応するバリッドビットＶＢｎ（ｎ＝０〜３）を受け
る４つのＡＮＤゲート１６０５〜１６０８と、比較回路
１６０１〜１６０２の出力、バリッドビットＶＢ０及び
ＶＢ１の反転信号、及びロックビットＬＢＯ及びＬＢ１
をそれぞれ受ける３入力の２つのＡＮＤゲート１６０９
及び１６１０と、ＡＮＤゲート１６０５及び１６０６の
反転出力を一端に受け他端にＡＮＤゲート１６０９及び
１６１０の反転出力をそれぞれ受けるＯＲゲート１６１
１及び１６１２と、ＡＮＤゲート１６０７及び１６０８
の出力を受けるインバータ１６１３及び１６１４とを備
えて構成している。
【００７８】すなわち、従来のWnmiss（ｎ＝０、１）か
ら、TAG = Tagnかつ VBn =０かつ LBn =１（ｎ＝０、
１）の場合を分離し、tagnlock（ｎ＝０、１）を生成す
る。tagnlock（ｎ＝０、１）が１の時は、指定したメモ
リアドレスに対応したエントリが、無効なデータを格納
したままキャッシュ内でロックされている状況を表して
いる。従って、メモリから読み込んだデータを、ロック
されたエントリに格納させるようにすることにより、キ
ャッシュ内に無効なデータを保持したままロックされ続
けるエントリの存在を防ぐことが可能となる。
ら、TAG = Tagnかつ VBn =０かつ LBn =１（ｎ＝０、
１）の場合を分離し、tagnlock（ｎ＝０、１）を生成す
る。tagnlock（ｎ＝０、１）が１の時は、指定したメモ
リアドレスに対応したエントリが、無効なデータを格納
したままキャッシュ内でロックされている状況を表して
いる。従って、メモリから読み込んだデータを、ロック
されたエントリに格納させるようにすることにより、キ
ャッシュ内に無効なデータを保持したままロックされ続
けるエントリの存在を防ぐことが可能となる。
【００７９】すなわち、キャッシュロック命令によって
指定されたメモリアドレスのタグデータＴＡＧ、インデ
ックスをIndex[addr] とすると、ロック命令によって常
駐させたいキャッシュのウェイ（本実施例では０か１）
を決め、そのウェイの、Index[addr] をインデックスと
するエントリのタグ部Ｔａｇに対してTag[addr] を、ロ
ックビットに１を書き込めばよい。
指定されたメモリアドレスのタグデータＴＡＧ、インデ
ックスをIndex[addr] とすると、ロック命令によって常
駐させたいキャッシュのウェイ（本実施例では０か１）
を決め、そのウェイの、Index[addr] をインデックスと
するエントリのタグ部Ｔａｇに対してTag[addr] を、ロ
ックビットに１を書き込めばよい。
【００８０】この後、このメモリアドレスのデータにア
クセスする場合を考える。今、常駐させたいデータをロ
ックするエントリをウェイＷ０内にセットしたとする。
最初のアクセス時には、ウェイＷ０からは、上記エント
リのタグ、データ、バリッドビット、ロックビット、Ｌ
ＲＵビットが読み出される（このメモリアドレスのイン
デックスがこのエントリのオフセットであるため）。
クセスする場合を考える。今、常駐させたいデータをロ
ックするエントリをウェイＷ０内にセットしたとする。
最初のアクセス時には、ウェイＷ０からは、上記エント
リのタグ、データ、バリッドビット、ロックビット、Ｌ
ＲＵビットが読み出される（このメモリアドレスのイン
デックスがこのエントリのオフセットであるため）。
【００８１】キャッシュヒットの場合には、従来と同じ
動作となるので説明を省略する。以下、キャッシュミス
の場合について説明する。本発明では、ヒット・ミス回
路１６０によってタグデータＴＡＧとＴａｇ０とが同一
で、ロックビットＬＢ０が１でかつバリッドビットＶＢ
Ｏが０であるときにＴａｇ０ｌｏｃｋが１となる。
動作となるので説明を省略する。以下、キャッシュミス
の場合について説明する。本発明では、ヒット・ミス回
路１６０によってタグデータＴＡＧとＴａｇ０とが同一
で、ロックビットＬＢ０が１でかつバリッドビットＶＢ
Ｏが０であるときにＴａｇ０ｌｏｃｋが１となる。
【００８２】したがって、例えば、図７（Ｂ）のバス選
択回路１７０と図１６に示す様なヒットミス検出回路１
６０とを組み合わせて使用した回路より、メモリから読
み込まれたデータはウェイ０のデータバスdata0へ流さ
れ、このエントリのデータ部へセットされる。同時にこ
のエントリのバリッドビットも１にセットされる（VB0
= 1 ）。
択回路１７０と図１６に示す様なヒットミス検出回路１
６０とを組み合わせて使用した回路より、メモリから読
み込まれたデータはウェイ０のデータバスdata0へ流さ
れ、このエントリのデータ部へセットされる。同時にこ
のエントリのバリッドビットも１にセットされる（VB0
= 1 ）。
【００８３】この後、このメモリアドレスへのアクセス
は、キャッシュヒット（W0hit=1, W0miss=0 ）となり、
キャッシュ−ＣＰＵ間でのみデータがやり取りされ、メ
モリからデータは読み込まれない。また、このエントリ
と同一エントリ番号の、Ｗ１〜Ｗ３内のエントリにも全
てデータが格納された後に、さらにこのエントリ番号の
エントリに格納されるべき、他のメモリアドレスへのア
クセスが生じた場合を考える。
は、キャッシュヒット（W0hit=1, W0miss=0 ）となり、
キャッシュ−ＣＰＵ間でのみデータがやり取りされ、メ
モリからデータは読み込まれない。また、このエントリ
と同一エントリ番号の、Ｗ１〜Ｗ３内のエントリにも全
てデータが格納された後に、さらにこのエントリ番号の
エントリに格納されるべき、他のメモリアドレスへのア
クセスが生じた場合を考える。
【００８４】この場合、Ｗ０〜Ｗ３のこのエントリ番号
のエントリのいずれかが選ばれ、新たなタグ、データが
上書きされることになる。しかし、ヒット・ミス検出回
路１６０に於てTAG ＝Tag0, VB0 ＝１, LB0 ＝１より、
W0hit ＝１， W0miss ＝０，tag0lock ＝０となるた
め、バス選択回路１７０で data0−Memoryのパスが選択
されることは、ＬＲＵビットの値に係わらず、あり得な
い。
のエントリのいずれかが選ばれ、新たなタグ、データが
上書きされることになる。しかし、ヒット・ミス検出回
路１６０に於てTAG ＝Tag0, VB0 ＝１, LB0 ＝１より、
W0hit ＝１， W0miss ＝０，tag0lock ＝０となるた
め、バス選択回路１７０で data0−Memoryのパスが選択
されることは、ＬＲＵビットの値に係わらず、あり得な
い。
【００８５】したがって、ウェイＷ０のこのエントリは
ロックされていることになる。本具体例では、図１５に
示す様に、ロックビットを１にセットする際に、常駐さ
せたいデータのアドレスのタグデータＴＡＧのみをセッ
トする。例えば、0xdffcaa80〜0xdffcaabfのデータをキ
ャッシュに常駐させたい場合、ロック命令に応答して、
ロックビットを持つウェイ０かウェイ１の４０番地のタ
グに0xdffca を書き込み、ロックビットを１にセットす
る。
ロックされていることになる。本具体例では、図１５に
示す様に、ロックビットを１にセットする際に、常駐さ
せたいデータのアドレスのタグデータＴＡＧのみをセッ
トする。例えば、0xdffcaa80〜0xdffcaabfのデータをキ
ャッシュに常駐させたい場合、ロック命令に応答して、
ロックビットを持つウェイ０かウェイ１の４０番地のタ
グに0xdffca を書き込み、ロックビットを１にセットす
る。
【００８６】この構成では、ロックビットを１にセット
する時点で、そのエントリが有効なデータを格納してい
る必要はない。プログラムが実際に常駐させたいデータ
にアクセスを行った時点で、そのデータがメモリからロ
ックビットを１にセットしたエントリへ転送され、その
エントリはそれ以降、新しいデータの上書き対象から除
外される。
する時点で、そのエントリが有効なデータを格納してい
る必要はない。プログラムが実際に常駐させたいデータ
にアクセスを行った時点で、そのデータがメモリからロ
ックビットを１にセットしたエントリへ転送され、その
エントリはそれ以降、新しいデータの上書き対象から除
外される。
【００８７】例として、0xdffcaa80〜0xdffcaabfのデー
タを常駐させるために、図１５に示す様に、ウェイＷ０
の４０番地のタグに0xdffcaを、ロックビットに１を書
き込んだ場合について説明する。この時点でウェイ０の
４０番地には、0xdffcaa80〜0xdffcaabfのデータはまだ
メモリから転送されていない。したがってウェイ０の４
０番地のバリッドビットは０のままである。
タを常駐させるために、図１５に示す様に、ウェイＷ０
の４０番地のタグに0xdffcaを、ロックビットに１を書
き込んだ場合について説明する。この時点でウェイ０の
４０番地には、0xdffcaa80〜0xdffcaabfのデータはまだ
メモリから転送されていない。したがってウェイ０の４
０番地のバリッドビットは０のままである。
【００８８】この後、プログラム中で0xdffcaa80番地〜
0xdffcaabf番地内への（最初の）アクセスが生じたとす
る。このとき、ウェイＷ０のタグ出力TagOut0 は0xdffc
a で、アクセスを行っているアドレスのタグデータ(TA
G) も0xdffca のため、ウェイＷ０の比較器の出力は
１、また、ウェイＷ０のロックビットの出力(LB0) も
１、ウェイＷ０のバリッドビットＶＢの出力(VBout0)は
０であるので、ヒット・ミス回路１６０のＴａｇ０ｌｏ
ｃｋは１となり、バス選択回路１７０によってウェイＷ
０のバスにデータが読み出される。
0xdffcaabf番地内への（最初の）アクセスが生じたとす
る。このとき、ウェイＷ０のタグ出力TagOut0 は0xdffc
a で、アクセスを行っているアドレスのタグデータ(TA
G) も0xdffca のため、ウェイＷ０の比較器の出力は
１、また、ウェイＷ０のロックビットの出力(LB0) も
１、ウェイＷ０のバリッドビットＶＢの出力(VBout0)は
０であるので、ヒット・ミス回路１６０のＴａｇ０ｌｏ
ｃｋは１となり、バス選択回路１７０によってウェイＷ
０のバスにデータが読み出される。
【００８９】したがって、0xdffcaa80番地〜0xdffcaabf
番地のデータはウェイＷ０の４０番地に格納され、ウェ
イＷ０の４０番地のバリッドビットＶＢは１にセットさ
れる。これ以降、ウェイＷ０の４０番地のバリッドビッ
トＶＢは１、ロックビットＬＢも１であるので、図１６
のヒット・ミス検出回路１６０のウェイＷ０の入力は０
となり、W0sel が１となることはない。すなわち、ウェ
イＷ０の４０番地はデータ入れ替えの対象から除外さ
れ、0xdffcaa80番地〜0xdffcaabf番地のデータが常駐す
ることになる。
番地のデータはウェイＷ０の４０番地に格納され、ウェ
イＷ０の４０番地のバリッドビットＶＢは１にセットさ
れる。これ以降、ウェイＷ０の４０番地のバリッドビッ
トＶＢは１、ロックビットＬＢも１であるので、図１６
のヒット・ミス検出回路１６０のウェイＷ０の入力は０
となり、W0sel が１となることはない。すなわち、ウェ
イＷ０の４０番地はデータ入れ替えの対象から除外さ
れ、0xdffcaa80番地〜0xdffcaabf番地のデータが常駐す
ることになる。
【００９０】
【発明の効果】本発明に於ける効果は、指定したメモリ
アドレスのデータがキャッシュに格納されるのに先行し
て、キャッシュロック命令を発行できる点にある。即
ち、本発明に於いては、無効なデータを格納するエント
リをロックする時に、そのロックが有効となる（そのエ
ントリがロックされる）のは、そのエントリに対応する
有効なデータを格納した後であり、即ち、当該エントリ
に対するアクセスが発生した時である。
アドレスのデータがキャッシュに格納されるのに先行し
て、キャッシュロック命令を発行できる点にある。即
ち、本発明に於いては、無効なデータを格納するエント
リをロックする時に、そのロックが有効となる（そのエ
ントリがロックされる）のは、そのエントリに対応する
有効なデータを格納した後であり、即ち、当該エントリ
に対するアクセスが発生した時である。
【００９１】従って、ユーザは、メモリ上のロックした
いデータのアドレスをキャッシュロック命令によって指
定するだけで、当該アドレスのデータをキャッシュメモ
リ内に常駐させることができる。そのため、ユーザー
が、キャッシュ装置に常駐させたい所定のデータをロッ
クしたい場合に、特にロックをかけるタイミングを意識
することなく、自動的に当該データのロックを実行出来
る事になる。
いデータのアドレスをキャッシュロック命令によって指
定するだけで、当該アドレスのデータをキャッシュメモ
リ内に常駐させることができる。そのため、ユーザー
が、キャッシュ装置に常駐させたい所定のデータをロッ
クしたい場合に、特にロックをかけるタイミングを意識
することなく、自動的に当該データのロックを実行出来
る事になる。
【図１】図１は、本発明に係るキャッシュロック装置の
一具体例の構成を示すブロックダイアグラムである。
一具体例の構成を示すブロックダイアグラムである。
【図２】図２は、本発明に係るキャッシュロック装置の
他の具体例の構成を示すブロックダイアグラムである。
他の具体例の構成を示すブロックダイアグラムである。
【図３】図３は、本発明に係るキャッシュロック方法の
一具体例における操作手順を説明するフローチャートで
ある。
一具体例における操作手順を説明するフローチャートで
ある。
【図４】図４は、本発明に係るキャッシュロック方法の
他の具体例に於ける操作手順を説明するフローチャート
である。
他の具体例に於ける操作手順を説明するフローチャート
である。
【図５】図５は、本発明に使用されるキャッシュ装置の
一具体例の構成を示すブロックダイアグラムである。
一具体例の構成を示すブロックダイアグラムである。
【図６】図６は、従来のキャッシュ装置に於けるヒット
ミスロック信号の生成論理を示すブロックダイアグラム
である。
ミスロック信号の生成論理を示すブロックダイアグラム
である。
【図７】図７（Ａ）は、従来のキャッシュ装置に於ける
ヒット信号によるＣＰＵキャッシュ装置間の接続関係を
説明する図であり、図７（Ｂ）は、従来のキャッシュ装
置に於けるキャッシュミス時のメモリ−キャッシュ間の
接続関係を説明する図である。
ヒット信号によるＣＰＵキャッシュ装置間の接続関係を
説明する図であり、図７（Ｂ）は、従来のキャッシュ装
置に於けるキャッシュミス時のメモリ−キャッシュ間の
接続関係を説明する図である。
【図８】図８は、従来のキャッシュ装置に於けるロック
ビットがない場合のセレクト論理の生成を説明するブロ
ックダイアグラムである。
ビットがない場合のセレクト論理の生成を説明するブロ
ックダイアグラムである。
【図９】図９は、従来に於けるキャッシュロック装置に
使用されるキャッシュ装置の構成の一具体例を示すブロ
ックダイアグラムである。
使用されるキャッシュ装置の構成の一具体例を示すブロ
ックダイアグラムである。
【図１０】図１０は、従来のキャッシュ装置に於ける格
納データの判別方法の一例を説明する図である。
納データの判別方法の一例を説明する図である。
【図１１】図１１は、従来に於けるキャッシュロック装
置に於て、ロックビットを使用したデータの入替え方法
の一例を説明する図である。
置に於て、ロックビットを使用したデータの入替え方法
の一例を説明する図である。
【図１２】図１２は、従来のキャッシュ装置に於けるウ
ェイの選択方法の一例を説明する図である。
ェイの選択方法の一例を説明する図である。
【図１３】図１３は、従来に於けるキャッシュロック装
置に於ける、キャッシュロック命令実行時の動作を説明
するブロックダイアグラムである。
置に於ける、キャッシュロック命令実行時の動作を説明
するブロックダイアグラムである。
【図１４】図１４は、本発明に係るキャッシュロック装
置に於て、ヒットミスロック信号の生成論理を示すブロ
ックダイアグラムである。
置に於て、ヒットミスロック信号の生成論理を示すブロ
ックダイアグラムである。
【図１５】図１５は、本発明に係る当該キャッシュロッ
ク装置に於けるセレクト論理の生成に関する他の具体例
を説明するブロックダイアグラムである。
ク装置に於けるセレクト論理の生成に関する他の具体例
を説明するブロックダイアグラムである。
【図１６】図１６は、本発明に係るキャッシュ装置に於
けるウェイの選択方法の一例を説明する図である。
けるウェイの選択方法の一例を説明する図である。
【図１７】図１７は、メモリ、キャッシュ装置及びＣＰ
Ｕ間のデータの転送を説明する図である。
Ｕ間のデータの転送を説明する図である。
１…メモリ ２…ＣＰＵ ３…キャッシュ装置 ４…転送されるデータ ５…アドレス部 ６…データ部 ７…タグ部 ８…インデックス部 ９…オフセット部 １０…エントリー １１…インデックス抽出手段 １２…エントリ選択手段 １３…ロックビット検出手段 １４…ロックビット値判断手段 １５…バリッドビット判定手段 １６…上書き禁止手段 １７…上書き許可及びバリッドビット変更手段 １８…ＬＲＵの最大値選択手段 １９…上書き許可及びバリッドビット変更手段 ２０…データ ５０…最大値検出回路 １００…キャッシュロック装置 １６０…ヒット・ミス検出回路 １７０…バス選択回路 ５０１〜５０４…セレクタ ５０５…メモリアレイ ６０１〜６０４、１６０１〜１６０４…比較回路 ６０５〜６０８、１６０５〜１６０８…ＡＮＤゲート ６０９〜６１２、６１３〜６１４…インバータ １６１１、１６１２…ＯＲゲート １７０１〜１７０５…ＡＮＤゲート １７０６、１７０７…ＯＲゲート ２１０１…ウェイ選択手段 ２１０３…書き込み手段 ２１０４…ロックビット変更回路 ２１０５…エントリー選択手段 ２２００…ＣＰＵ ２２０１…メインメモリ ２２０２、２２０３…バス ２２０４…ロックビット検出手段 ２２０５…ＬＲＵ出力変更回路 ２２０６…ＬＲＵ制御回路 ２２０７…キャッシュメモリ ２１１０…バリッドビット変更手段
Claims (20)
- 【請求項１】 メインメモリと、 キャッシュメモリと、 キャッシュロック命令に応答して前記メインメモリ上の
対応するデータの第１のアドレスをバスに出力し、アク
セス命令に応答して前記メインメモリ上の対応する第２
のアドレスを前記バスに出力するＣＰＵと、 前記第１のアドレスを受けてキャッシュメモリ上の第１
のエントリを選択する第１のエントリ選択回路と、 前記第１のエントリのタグ部に前記第１のアドレスのタ
グデータを書き込む書き込み回路と、 前記第１のエントリのロックビットをアクティブにセッ
トするロックビット変更回路と、 前記第２のアドレスに応答して前記キャッシュメモリ上
の対応する第２のエントリを選択する第２のエントリ選
択回路と、 前記第２のアドレスのタグ部の値ＴＡＧと前記第２のエ
ントリのタグ部の値ｔａｇとを比較するタグ比較回路
と、 前記第２のエントリのロックビットの状態を検出するロ
ックビット検出回路と、 前記第２のエントリのロックビットがアクティブであ
り、前記タグ値の比較結果が一致し、かつバリッドビッ
ドがインアクティブである場合には、このエントリが書
換えの対象となるようにＬＲＵ出力の値を変更するＬＲ
Ｕ出力変更回路と、 前記ＬＲＵ出力変更回路によって決定された書換え対象
のエントリに対して書き込みを実行させるＬＲＵ制御回
路と、を備えたキャッシュロック装置。 - 【請求項２】 前記第２のアドレスに対応する複数の第
２のエントリを有し、前記ＬＲＵ出力変更回路は、複数
の前記第２のエントリのうち、ロックビットがアクティ
ブであり、前記タグ値の比較結果が一致し、かつバリッ
ドビッドがインアクティブであるエントリのＬＲＵ出力
を値を第１の値にセットし、その他のエントリのＬＲＵ
出力を前記値を第１の値とは異なる第２の値にセットす
ることによって前記値を第１の値がセットされたエント
リが書換えの対象となるようにＬＲＵ出力の値を変更す
ることを特徴とする請求項１記載のキャッシュロック装
置。 - 【請求項３】 当該第１と第２のエントリ選択回路は、
同一の回路が使用されるものである事を特徴とする請求
項１又は２記載のキャッシュロック装置。 - 【請求項４】 当該キャッシュメモリは、少なくとも、
タグメモリアレイ、データメモリアレイ、バリッドビッ
トアレイ、及びＬＲＵビットアレイからなるエントリが
複数個集合されて構成されたウェイを複数個配列せしめ
て形成されたものである事を特徴とする請求項１乃至３
の何れかに記載のキャッシュロック装置。 - 【請求項５】 少なくとも一部の当該ウェイを構成する
各エントリにロックビットアレイが設けられている事を
特徴とする請求項４記載のキャッシュロック装置。 - 【請求項６】 当該キャッシュロック装置は、更に当該
複数のウェイ群の中から、一つのウェイを選択するウェ
イ選択手段を含んでいる事を特徴とする請求項５記載の
キャッシュロック装置。 - 【請求項７】 当該ウェイ選択手段は、当該複数のウェ
イ群の中から、当該ロックビットアレイを有する一つの
ウェイを選択する手段を含んでいる事を特徴とする請求
項６記載のキャッシュロック装置。 - 【請求項８】 当該エントリ選択回路は、当該メモリ内
に存在するデータのアドレス部に含まれるインデックス
部のインデックス値と同一のエントリ番号を有するエン
トリを選択する手段である事を特徴とする請求項１乃至
７の何れかに記載のキャッシュロック装置。 - 【請求項９】 当該ロックビット変更回路は、当該選択
されたエントリーのタグメモリアレイを構成するタグ部
に、当該キャッシュ装置に常駐させたいデータを構成す
るタグ部のタグデータを格納した後、当該エントリーに
於けるロックビットアレイを構成するロックビットの値
を第２の値に設定する手段である事を特徴とする請求項
１乃至８の何れかに記載のキャッシュロック装置。 - 【請求項１０】 当該キャッシュロック装置は、更に、
当該所定のエントリーに於ける当該ロックビット値が第
２の値に設定された後、当該常駐すべきデータのデータ
部に於けるデータを、当該エントリーのデータメモリア
レイを構成するデータ部に格納した後、当該エントリー
のバリッドビットアレイを構成するバリッドビットの値
を第２の値に設定するバリッドビット設定手段を含んで
いる事を特徴とする請求項１乃至９の何れかに記載のキ
ャッシュロック装置。 - 【請求項１１】 当該ロックビット検出回路は、当該選
択された当該複数のエントリーのそれぞれに於いて、当
該ロックビットアレイが設けられているかを判断する
か、或いは当該ロックビットアレイが設けられている場
合に、当該ロックビットの値が第２の値か第１の値かを
判断する手段である事を特徴とする請求項１乃至１０の
何れかに記載のキャッシュロック装置。 - 【請求項１２】 当該ＬＲＵ出力変更回路は、当該各ウ
ェイで同一のインデックス番号を持つエントリ間で、ア
クセスを受けた順序を保持するために各エントリに割当
られているＬＲＵビット値を、所定のエントリにアクセ
スする毎に、その順序を当該エントリ間で変更するか、
所定の条件下において、ＬＲＵビット値を変更しない
か、又は所望の値に設定する手段を含んでいる事を特徴
とする請求項１乃至１１の何れかに記載のキャッシュロ
ック装置。 - 【請求項１３】 当該ＬＲＵ制御回路は、各エントリの
ＬＲＵＢ値に基づいてＬＲＵを行い、一番古くアクセス
されたエントリ、即ち、ＬＲＵＢ値が最大のエントリに
対して上書きの許可信号を出力し、この時のバス上のデ
ータを対応するエントリのデータ部に書込み、当該エン
トリのバリッドビットを第２の値とする操作を実行する
手段を含んでいる事を特徴とする請求項１乃至１２の何
れかに記載のキャッシュロック装置。 - 【請求項１４】 メインメモリと、少なくとも、タグメ
モリアレイ、データメモリアレイ、バリッドビットアレ
イ、及びＬＲＵビットアレイからなるエントリが複数個
集合されて構成されたウェイを複数個配列せしめて形成
されたキャッシュメモリであって、且つ少なくとも一部
の当該ウェイを構成する各エントリにロックビットアレ
イが設けられているキャッシュメモリと、キャッシュロ
ック命令、或いはロード・ストア命令等に応答して前記
メインメモリ上の対応する当該キャッシュメモリに転送
すべきデータのアドレスをバスに出力するＣＰＵとから
構成されたキャッシュロック装置に於いて、キャッシュ
ロック命令に応答して、前記アドレスを受けて、当該デ
ータのインデックス部に含まれるインデックス値と同一
のエントリ番号を有するキャッシュメモリ上のエントリ
でかつロックビットを有するウェイを選択するウェイ選
択回路と、前記アドレスを受けて、当該選択されたウェ
イに於ける当該データのインデックス部に含まれるイン
デックス値と同一のエントリ番号を有するキャッシュメ
モリ上のエントリを選択するエントリ選択回路と、当該
選択されたエントリに常駐すべきデータのアドレスに含
まれるタグ部のタグデータを格納する書き込み回路と当
該タグデータの格納に応答して、当該ロックビットの値
を第２の値にするロックビット変更回路とを有している
事を特徴とするキャッシュロック装置。 - 【請求項１５】 メインメモリと、少なくとも、タグメ
モリアレイ、データメモリアレイ、バリッドビットアレ
イ、及びＬＲＵビットアレイからなるエントリが複数個
集合されて構成されたウェイを複数個配列せしめて形成
されたキャッシュメモリであって、且つ少なくとも一部
の当該ウェイを構成する各エントリにロックビットアレ
イが設けられているキャッシュメモリと、キャッシュロ
ック命令、或いはロード・ストア命令等に応答して前記
メインメモリ上の対応する当該キャッシュメモリに転送
すべきデータのアドレスをバスに出力するＣＰＵとから
構成されたキャッシュロック装置に於いて、当該メモリ
手段から当該キャッシュメモリに対して転送したいデー
タを転送するに際して、当該キャッシュロック装置は、
ロード命令或いはストア命令に応答して、メモリ手段内
に存在する、当該転送したいデータを構成するインデッ
クス部のインデックス値と同一のエントリー番号を有す
るエントリーを当該複数のウェイのそれぞれから選択す
るエントリ選択回路、当該選択された当該複数のエント
リーのそれぞれに於いて、当該ロックビットアレイが設
けられているかを検出し判別信号を出力するロックビッ
ト検出回路、所定のエントリに於ける当該ロックビット
検出回路からの判別信号がロックビット有りでかつその
値が第２の値である場合に、当該エントリに於けるバリ
ッドビットが第２の値であるか否かを判断するバリッド
ビット判定回路、当該バリッドビット判定回路の判定信
号が、当該エントリに於けるバリッドビットが第２の値
である場合に当該エントリの当該データ部に当該転送し
たいデータを構成するデータ部のデータの上書きする事
を禁止するデータ上書き禁止手段、所定のエントリに於
ける当該ロックビットの値が第２の値である場合で、当
該選択されているエントリーのタグ部の値が当該転送し
たいデータを構成するタグ部のタグ値と一致し、かつ当
該バリッドビットアレイに於けるバリッドビット値が第
１の値である場合には、当該エントリーの当該データ部
に当該転送したいデータを構成するデータ部のデータを
上書きする事を許可すると同時に当該エントリーのバリ
ッドビットアレイに於ける当該バリッドビットのビット
値を第２の値に書き換えるバリッドビット書換え回路、
及びＬＲＵ値を第１の値に変更するＬＲＵ出力変更回路
とから構成されている事を特徴とするキャッシュロック
装置。 - 【請求項１６】 当該キャッシュロック装置に於いて、
当該ロックビットアレイが設けられていないか、或いは
当該ロックビットアレイが設けられている場合で、当該
ロックビットの値が第１の値である場合に、当該選択さ
れている複数のエントリーのそれぞれに於ける当該ＬＲ
Ｕビットアレイを相互に比較して、当該ＬＲＵビット値
が最も大きい当該エントリーを選択して、当該エントリ
ーの当該データ部に当該転送したいデータを構成するデ
ータ部のデータを上書きすると同時に当該エントリーの
バリッドビットアレイに於ける当該バリッドビットのビ
ット値を第２の値に書き換えるＬＲＵ制御回路が更に設
けられている事を特徴とする請求項１５記載のキャッシ
ュロック装置。 - 【請求項１７】 当該キャッシュ装置にデータを常駐さ
せるに際し、当該キャッシュロック装置は、キャッシュ
ロック命令実行時点では所定のエントリに対して当該常
駐させたいデータのタグ部のみを格納してロックビット
をセットすればよく、当該常駐したいデータのデータ部
は、当該常駐させたいデータに対するアクセス命令が実
行された時点で、キャッシュロック命令を実行した所定
のエントリに自動で格納されるように構成されている事
を特徴とする請求項１乃至１６の何れかに記載のキャッ
シュロック装置。 - 【請求項１８】 メインメモリと、少なくとも、タグメ
モリアレイ、データメモリアレイ、バリッドビットアレ
イ、及びＬＲＵビットアレイからなるエントリが複数個
集合されて構成されたウェイを複数個配列せしめて形成
されたキャッシュメモリであって、且つ少なくとも一部
の当該ウェイを構成する各エントリにロックビットアレ
イが設けられているキャッシュメモリと、キャッシュロ
ック命令、或いはロード・ストア命令等に応答して前記
メインメモリ上の対応する当該キャッシュメモリに転送
すべきデータのアドレスをバスに出力するＣＰＵとから
構成されたキャッシュロック装置に於いて、当該キャッ
シュ装置は、キャッシュロック命令に応答して、当該キ
ャッシュメモリに常駐させたいデータのアドレスに於け
るタグ部のデータとインデックス部のインデックスとを
抽出する手段、当該複数のウェイから当該ロックビット
アレイを有するウェイを選択する手段、当該選択された
当該ウェイ中から、キャッシュ装置に常駐させたいデー
タのアドレス部に於ける当該インデックス部のインデッ
クスの値と同一のエントリー番号を有するエントリーを
選択する手段、当該選択されたエントリーの当該タグ部
に、当該常駐させたいデータに於けるタグ部のデータを
格納する手段、当該常駐させたいデータのタグ部データ
を格納した当該エントリーに於ける当該ロックビットの
値を第２の値に設定する手段、とから構成されている制
御手段を含んでいる事を特徴とするキャッシュロック装
置。 - 【請求項１９】 メインメモリと、少なくともタグメモ
リアレイ、データメモリアレイ、バリッドビットアレ
イ、及びＬＲＵビットアレイからなるエントリが複数個
集合されて構成されたウェイを複数個配列せしめて形成
されたキャッシュメモリと、キャッシュロック命令、ロ
ード命令或いはストア命令等に応答して前記メインメモ
リ上の対応するデータのアドレスをバスに出力するＣＰ
Ｕとから構成されたキャッシュロック装置に於て、当該
キャッシュメモリに常駐させるべきデータを当該キャッ
シュメモリに転送するに際し、 当該キャッシュメモリに転送すべきデータを選定し、指
定されたアドレスのインデックス値を抽出する第１の工
程、 キャッシュメモリに転送すべきデータのインデックス値
と同じ値のエントリ番号を持つエントリをそれぞれのウ
ェイから選択する第２の工程、 当該選択された各エントリのそれぞれに対してロックビ
ットＬＢを有するか否かを判別する第３の工程、 第３の工程において、当該選択された各エントリのう
ち、ロックビットＬＢを持つエントリが存在している場
合に、当該ロックビットＬＢが第２の値であるか第１の
値であるかを判断する第４の工程、 第４の工程に於て、当該選択されたエントリのロックビ
ットＬＢが第２の値であった場合に、 エントリのタグ部の値と、指定されたアドレスのタグ値
とを比較する第５の工程、 第５の工程に於て、エントリのロックビットＬＢが第２
の値で当該タグの比較結果が一致した場合に、当該エン
トリのバリッドビットの値が第２の値であるか第１の値
であるかを判断する第６の工程、 第６の工程に於て、ロックビットの値が第２の値である
が、タグの比較結果が一致しないか、バリッドビットの
値が第２の値であった場合に、当該エントリのＬＲＵ出
力を第１の値にマスクし、当該エントリへの上書きを禁
止する第７の工程、 第６の工程に於て、ロックビットの値が第２の値、タグ
の比較結果が一致、バリッドビットの値が第１の値であ
った場合に、当該エントリのＬＲＵ出力を第２の値にセ
ットし、他の選択されたエントリのＬＲＵ出力を第１の
値にマスクすることにより、当該エントリを上書き対象
とする第８の工程、 当該選択された各エントリのうち、ＬＲＵ出力が最大で
あるエントリを選択する第９の工程、 第９の工程に於て選択されたエントリに対して、データ
の上書きを行い、バリッドビットに第２の値を書き込む
第１０の工程、とから構成されている事を特徴とするキ
ャッシュロック方法。 - 【請求項２０】 メインメモリと、少なくともタグメモ
リアレイ、データメモリアレイ、バリッドビットアレ
イ、及びＬＲＵビットアレイからなるエントリが複数個
集合されて構成されたウェイを複数個配列せしめて形成
されたキャッシュメモリと、キャッシュロック命令、ロ
ード命令或いはストア命令等に応答して前記メインメモ
リ上の対応するデータのアドレスをバスに出力するＣＰ
Ｕとから構成されたキャッシュロック装置に於て、当該
キャッシュロック装置が初期化された後に、最初に当該
キャッシュメモリに常駐させるべきデータを当該キャッ
シュメモリに転送するに際し、 キャッシュロック命令が実行され、当該キャッシュメモ
リに転送すべきデータを選定し、指定されたアドレスの
インデックス値を抽出する第１の工程、 ウェイの中からロックビットＬＢを有するウェイを選択
する第２の工程、 キャッシュメモリに転送すべきデータのインデックス値
と同じ値のエントリ番号を持つエントリをそれぞれのウ
ェイから選択する第３の工程、 第２の工程でロックビットＬＢを有するエントリが存在
している場合に、何れかの当該エントリの一つを選択す
る第４の工程、 当該選択されたエントリのタグ部に、当該キャッシュメ
モリに常駐させるべきデータのタグデータを格納し、ロ
ックビットＬＢの値を第２の値に設定する第５の工程、
とから構成されている事を特徴とするキャッシュロック
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32365698A JP3495266B2 (ja) | 1998-11-13 | 1998-11-13 | キャッシュロック装置及びキャッシュロック方法 |
| US09/440,143 US6643737B1 (en) | 1998-11-13 | 1999-11-15 | Cache lock device and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32365698A JP3495266B2 (ja) | 1998-11-13 | 1998-11-13 | キャッシュロック装置及びキャッシュロック方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000148590A true JP2000148590A (ja) | 2000-05-30 |
| JP3495266B2 JP3495266B2 (ja) | 2004-02-09 |
Family
ID=18157151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32365698A Expired - Fee Related JP3495266B2 (ja) | 1998-11-13 | 1998-11-13 | キャッシュロック装置及びキャッシュロック方法 |
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| Country | Link |
|---|---|
| US (1) | US6643737B1 (ja) |
| JP (1) | JP3495266B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7552311B2 (en) | 2003-04-14 | 2009-06-23 | Renesas Technology Corp. | Memory device with preread data management |
| JP2010535387A (ja) * | 2007-08-02 | 2010-11-18 | フリースケール セミコンダクター インコーポレイテッド | キャッシュロック装置及びその方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6848025B2 (en) * | 2001-10-26 | 2005-01-25 | Elan Research, Inc. | Method and system for programmable replacement mechanism for caching devices |
| JP2003271455A (ja) * | 2002-03-19 | 2003-09-26 | Fujitsu Ltd | キャッシュメモリ制御装置およびキャッシュメモリシステム |
| US6904501B1 (en) * | 2002-06-17 | 2005-06-07 | Silicon Graphics, Inc. | Cache memory for identifying locked and least recently used storage locations |
| US7290093B2 (en) * | 2003-01-07 | 2007-10-30 | Intel Corporation | Cache memory to support a processor's power mode of operation |
| FR2856814B1 (fr) * | 2003-06-25 | 2005-09-30 | St Microelectronics Sa | Procede de controle d'une memoire cache, et dispositif de memoire cache correspondant |
| US20050125615A1 (en) * | 2003-12-04 | 2005-06-09 | International Business Machines Corporation | Methods and apparatus for writing an LRU bit |
| US7281083B2 (en) * | 2004-06-30 | 2007-10-09 | Intel Corporation | Network processor with content addressable memory (CAM) mask |
| US7290107B2 (en) * | 2004-10-28 | 2007-10-30 | International Business Machines Corporation | Direct deposit using locking cache |
| US7290106B2 (en) * | 2004-10-28 | 2007-10-30 | International Business Machines Corporation | Method for processor to use locking cache as part of system memory |
| US9009410B2 (en) * | 2011-08-23 | 2015-04-14 | Ceva D.S.P. Ltd. | System and method for locking data in a cache memory |
| US9170955B2 (en) * | 2012-11-27 | 2015-10-27 | Intel Corporation | Providing extended cache replacement state information |
| US9558121B2 (en) * | 2012-12-28 | 2017-01-31 | Intel Corporation | Two-level cache locking mechanism |
| US9158702B2 (en) | 2012-12-28 | 2015-10-13 | Intel Corporation | Apparatus and method for implementing a scratchpad memory using priority hint |
| KR101820223B1 (ko) * | 2014-12-14 | 2018-01-18 | 비아 얼라이언스 세미컨덕터 씨오., 엘티디. | 모드에 따라 선택적으로 하나 또는 복수의 셋트를 선택하도록 동적으로 구성가능한 멀티 모드 셋트 연관 캐시 메모리 |
| JP6209689B2 (ja) | 2014-12-14 | 2017-10-04 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | モードに応じてウェイの全部又はサブセットに選択的に割り当てるように動的に構成可能であるマルチモード・セット・アソシエイティブ・キャッシュ・メモリ |
| US10698827B2 (en) | 2014-12-14 | 2020-06-30 | Via Alliance Semiconductor Co., Ltd. | Dynamic cache replacement way selection based on address tag bits |
| US11151037B2 (en) * | 2018-04-12 | 2021-10-19 | International Business Machines Corporation | Using track locks and stride group locks to manage cache operations |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522342A (en) | 1975-06-24 | 1977-01-10 | Nec Corp | Buffer memory controlling system |
| JPS63127349A (ja) | 1986-11-18 | 1988-05-31 | Nec Corp | マイクロプロセサ処理装置 |
| JPH0821001B2 (ja) | 1988-02-12 | 1996-03-04 | 富士通株式会社 | キャッシュメモリの制御方法 |
| JPH04324547A (ja) | 1991-04-25 | 1992-11-13 | Matsushita Electric Ind Co Ltd | キャッシュ装置 |
| US5974508A (en) * | 1992-07-31 | 1999-10-26 | Fujitsu Limited | Cache memory system and method for automatically locking cache entries to prevent selected memory items from being replaced |
| EP0612013A1 (en) * | 1993-01-21 | 1994-08-24 | Advanced Micro Devices, Inc. | Combination prefetch buffer and instruction cache cross references to related applications |
| JPH06243045A (ja) | 1993-02-12 | 1994-09-02 | Matsushita Electric Ind Co Ltd | キャッシュメモリ |
| JP3205171B2 (ja) | 1994-04-18 | 2001-09-04 | 株式会社日立製作所 | データ送信処理プログラム実行方法 |
| JPH08339331A (ja) | 1995-06-12 | 1996-12-24 | Alps Lsi Technol Kk | キャッシュメモリー |
| US5822764A (en) * | 1996-03-04 | 1998-10-13 | Motorola, Inc. | Method and circuit for efficiently replacing invalid locked portions of a cache with valid data |
| US6073224A (en) * | 1996-07-01 | 2000-06-06 | Sun Microsystems, Inc. | Network interface circuit with replacement circuitry and method for segregating memory in an address translation unit with locked and unlocked regions |
-
1998
- 1998-11-13 JP JP32365698A patent/JP3495266B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-15 US US09/440,143 patent/US6643737B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7552311B2 (en) | 2003-04-14 | 2009-06-23 | Renesas Technology Corp. | Memory device with preread data management |
| JP2010535387A (ja) * | 2007-08-02 | 2010-11-18 | フリースケール セミコンダクター インコーポレイテッド | キャッシュロック装置及びその方法 |
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| Publication number | Publication date |
|---|---|
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