JP2000124812A - 誤り訂正復号装置 - Google Patents
誤り訂正復号装置Info
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- JP2000124812A JP2000124812A JP10289453A JP28945398A JP2000124812A JP 2000124812 A JP2000124812 A JP 2000124812A JP 10289453 A JP10289453 A JP 10289453A JP 28945398 A JP28945398 A JP 28945398A JP 2000124812 A JP2000124812 A JP 2000124812A
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Abstract
(57)【要約】
【課題】 ＢＣＨ符号データの誤りビットが訂正能力を
超過した場合を検出する誤り訂正復号装置を提供するこ
と。 【解決手段】 デコード用レジスタ１、復号の過程で現
れるシンドロームを一時的に保存しておくシンドローム
保存部３及びエラーパターン検出回路２−１を有する誤
り訂正回路２を具備する誤り訂正復号装置であって、シ
ンドロームを取得した後、エラーパターン検出回路２−
１出力が常に０か否かを監視し、該シンドロームが０以
外であるが、エラーパターン検出回路出力が常に０であ
れば、誤り訂正の訂正能力が超過したと判断する訂正能
力超過検出部４を具備する。
超過した場合を検出する誤り訂正復号装置を提供するこ
と。 【解決手段】 デコード用レジスタ１、復号の過程で現
れるシンドロームを一時的に保存しておくシンドローム
保存部３及びエラーパターン検出回路２−１を有する誤
り訂正回路２を具備する誤り訂正復号装置であって、シ
ンドロームを取得した後、エラーパターン検出回路２−
１出力が常に０か否かを監視し、該シンドロームが０以
外であるが、エラーパターン検出回路出力が常に０であ
れば、誤り訂正の訂正能力が超過したと判断する訂正能
力超過検出部４を具備する。
Description
【０００１】
【発明の属する技術分野】本発明はＢＣＨ符号(Bose-Ch
audhuri-Hocquenghem code)の誤り訂正復号装置に関す
るものである。
audhuri-Hocquenghem code)の誤り訂正復号装置に関す
るものである。
【０００２】
【従来の技術】従来、ＢＣＨ符号の誤り訂正処理として
一般にエラー・トラッピング・デコーディング方式が存
在する。これは受信語からシンドロームを求め、シンド
ロームから誤りビットの位置を求め、該誤りビットを訂
正する方式である。回路構成としてはフィードバックレ
ジスタを基本とした簡単な回路構成で達成できるもの
で、１重誤り（誤りビットが１個の場合）の訂正には有
効であり、一般に使用されている。
一般にエラー・トラッピング・デコーディング方式が存
在する。これは受信語からシンドロームを求め、シンド
ロームから誤りビットの位置を求め、該誤りビットを訂
正する方式である。回路構成としてはフィードバックレ
ジスタを基本とした簡単な回路構成で達成できるもの
で、１重誤り（誤りビットが１個の場合）の訂正には有
効であり、一般に使用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の誤り訂正方式では２重以上の誤りが発生した場合
（誤りビットが２個以上発生した場合）、誤りをトラッ
ピングすることは不可能であり、しかも、従来の構成で
は受信語が誤っているにもかかわらず正しいものと見做
されて処理されるという問題があった。
来の誤り訂正方式では２重以上の誤りが発生した場合
（誤りビットが２個以上発生した場合）、誤りをトラッ
ピングすることは不可能であり、しかも、従来の構成で
は受信語が誤っているにもかかわらず正しいものと見做
されて処理されるという問題があった。
【０００４】本発明は上述の点に鑑みてなされたもの
で、上記問題点を除去するためにＢＣＨ符号データの誤
りビットが訂正能力を超過した場合を検出する誤り訂正
復号装置を提供することを目的とする。
で、上記問題点を除去するためにＢＣＨ符号データの誤
りビットが訂正能力を超過した場合を検出する誤り訂正
復号装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
本発明はデコード用レジスタ、復号の過程で現れるシン
ドロームを一時的に保存しておくシンドローム保存部及
びエラーパターン検出回路を有するエラー訂正回路を具
備する誤り訂正復号装置であって、シンドロームを取得
した後、エラーパターン検出回路出力が常に０か否かを
監視し、該シンドロームが０以外であるが、エラーパタ
ーン検出回路出力が常に０であれば、誤り訂正の訂正能
力が超過したと判断する訂正能力超過検出部を具備する
ことを特徴とする。
本発明はデコード用レジスタ、復号の過程で現れるシン
ドロームを一時的に保存しておくシンドローム保存部及
びエラーパターン検出回路を有するエラー訂正回路を具
備する誤り訂正復号装置であって、シンドロームを取得
した後、エラーパターン検出回路出力が常に０か否かを
監視し、該シンドロームが０以外であるが、エラーパタ
ーン検出回路出力が常に０であれば、誤り訂正の訂正能
力が超過したと判断する訂正能力超過検出部を具備する
ことを特徴とする。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態例を図
面に基づいて詳細に説明する。図１は本発明の誤り訂正
復号装置の構成例を示す図である。図示するように、本
発明の誤り訂正復号装置はデコード用ＬＦＳＲ(リニア・フィー
ト゛ハ゛ック・シフト・レシ゛スタ)１、誤り訂正回路２、シンドローム
保存部３、訂正能力超過検出部４を具備する構成であ
る。
面に基づいて詳細に説明する。図１は本発明の誤り訂正
復号装置の構成例を示す図である。図示するように、本
発明の誤り訂正復号装置はデコード用ＬＦＳＲ(リニア・フィー
ト゛ハ゛ック・シフト・レシ゛スタ)１、誤り訂正回路２、シンドローム
保存部３、訂正能力超過検出部４を具備する構成であ
る。
【０００７】デコード用ＬＦＳＲ１は誤り訂正符号の生
成多項式の次数分のレジスタ（Ｒ０〜Ｒ３）を持つ割算
回路である。誤り訂正回路２はエラーパターン検出回路
２−１、ディレイ回路２−２、ＥＸＯＲゲート２−３か
ら構成される。エラーパターン検出回路２−１はデコー
ド用ＬＦＳＲ１で生成されるシンドロームから誤りビッ
トの位置を求め、ＥＸＯＲゲート２−３で誤りビットを
反転し訂正する。ディレイ回路２−２は「復号対象デー
タ」を出力する際、エラーパターン検出回路２−１の出
力とタイミングを合わせる為に遅延を行なう回路であ
る。
成多項式の次数分のレジスタ（Ｒ０〜Ｒ３）を持つ割算
回路である。誤り訂正回路２はエラーパターン検出回路
２−１、ディレイ回路２−２、ＥＸＯＲゲート２−３か
ら構成される。エラーパターン検出回路２−１はデコー
ド用ＬＦＳＲ１で生成されるシンドロームから誤りビッ
トの位置を求め、ＥＸＯＲゲート２−３で誤りビットを
反転し訂正する。ディレイ回路２−２は「復号対象デー
タ」を出力する際、エラーパターン検出回路２−１の出
力とタイミングを合わせる為に遅延を行なう回路であ
る。
【０００８】シンドローム保存部３は、全受信データ
（符号長分）を図中の「復号対象データ」としてデコー
ド用ＬＦＳＲ１に入力し割算処理した際、レジスタ内に
残るデータすなわちシンドロームを保存する部分であ
る。
（符号長分）を図中の「復号対象データ」としてデコー
ド用ＬＦＳＲ１に入力し割算処理した際、レジスタ内に
残るデータすなわちシンドロームを保存する部分であ
る。
【０００９】訂正能力超過検出部４はシンドローム保存
部３及びエラーパターン検出回路２−１の出力信号を入
力し「復号対象データ」の誤りを訂正可能か否か、即
ち、訂正能力を超過しているか否かを判断し、訂正能力
を超過している場合はその旨の検出信号を出力する。
部３及びエラーパターン検出回路２−１の出力信号を入
力し「復号対象データ」の誤りを訂正可能か否か、即
ち、訂正能力を超過しているか否かを判断し、訂正能力
を超過している場合はその旨の検出信号を出力する。
【００１０】エラーパターン検出回路２−１は上記シン
ドロームを生成した後、更にレジスタシフトを符号長に
相当する回数だけ繰返し、その過程でデコード用ＬＦＳ
Ｒ１の各ビットの出力が１になるかどうかを検出し（詳
細は後述の具体例参照）、ＥＸＯＲゲート２−３を通し
て該当する誤りビットを反転し訂正する。ディレイ回路
２−２は上述のように復号対象データの各ビットの出力
を該当するエラーパターン検出回路２−１の出力にタイ
ミングを合わせる為に遅延を行なう。
ドロームを生成した後、更にレジスタシフトを符号長に
相当する回数だけ繰返し、その過程でデコード用ＬＦＳ
Ｒ１の各ビットの出力が１になるかどうかを検出し（詳
細は後述の具体例参照）、ＥＸＯＲゲート２−３を通し
て該当する誤りビットを反転し訂正する。ディレイ回路
２−２は上述のように復号対象データの各ビットの出力
を該当するエラーパターン検出回路２−１の出力にタイ
ミングを合わせる為に遅延を行なう。
【００１１】次に具体的な回路例で説明する。図２はＬ
ＦＳＲ（生成多項式Ｇ（ｘ）＝ｘ4＋ｘ3＋ｘ2＋１）と
誤り訂正回路の詳細を示す図である。ＬＦＳＲ２２は誤
り訂正符号の生成多項式の次数に相当する４個のレジス
タＲ０、Ｒ１、Ｒ２、Ｒ３を持つ割算回路でシンドロー
ムを生成する。ＮＯＴ回路２３及びＡＮＤ回路２４は誤
り訂正処理過程から誤りビットの位置を検出し、ＥＸＯ
Ｒ回路２５は該当する復号対象データのビットを反転し
誤りビットを訂正する。
ＦＳＲ（生成多項式Ｇ（ｘ）＝ｘ4＋ｘ3＋ｘ2＋１）と
誤り訂正回路の詳細を示す図である。ＬＦＳＲ２２は誤
り訂正符号の生成多項式の次数に相当する４個のレジス
タＲ０、Ｒ１、Ｒ２、Ｒ３を持つ割算回路でシンドロー
ムを生成する。ＮＯＴ回路２３及びＡＮＤ回路２４は誤
り訂正処理過程から誤りビットの位置を検出し、ＥＸＯ
Ｒ回路２５は該当する復号対象データのビットを反転し
誤りビットを訂正する。
【００１２】ＢＣＨ（６，２）符号は生成多項式をＧ
（ｘ）＝ｘ4＋ｘ3＋ｘ2＋１とすることにより１重誤り
訂正が可能となる。図３はＢＣＨ（６，２）符号で誤り
無しの場合のデータの変化を示す図である。入力データ
（復号対象データ）「ａ0ａ1ａ 2ａ3ａ4ａ5」（１００１
１１）は時系列で上から順次１ビットずつＬＦＳＲ２２
でシフトされ処理される。６ビット分の処理が終了する
と各レジスタＲ０、Ｒ１、Ｒ２、Ｒ３の出力は全て
「０」となり、即ち、シンドロームの値は「０」となり
ＡＮＤ回路２４の出力（エラーパターンｐ）は常に
「０」となり、ディレイ回路２１を通った入力データは
ＥＸＯＲ回路２５からそのまま出力される。
（ｘ）＝ｘ4＋ｘ3＋ｘ2＋１とすることにより１重誤り
訂正が可能となる。図３はＢＣＨ（６，２）符号で誤り
無しの場合のデータの変化を示す図である。入力データ
（復号対象データ）「ａ0ａ1ａ 2ａ3ａ4ａ5」（１００１
１１）は時系列で上から順次１ビットずつＬＦＳＲ２２
でシフトされ処理される。６ビット分の処理が終了する
と各レジスタＲ０、Ｒ１、Ｒ２、Ｒ３の出力は全て
「０」となり、即ち、シンドロームの値は「０」となり
ＡＮＤ回路２４の出力（エラーパターンｐ）は常に
「０」となり、ディレイ回路２１を通った入力データは
ＥＸＯＲ回路２５からそのまま出力される。
【００１３】図４はＢＣＨ（６，２）符号で１重誤りの
場合のデータの変化を示す図である。入力データ（復号
対象データ）「ａ0ａ1ａ2ａ3ａ4ａ5」（１１０１１１）
はビット「ａ1」に誤りが発生して「ａ1＝１」になって
いると仮定する。ＬＦＳＲ２２で求めたシンドロームの
値は「１０１１」となる。これを順次ＬＦＳＲ２２でシ
フトすると２番目にレジスタＲ３、Ｒ２、Ｒ１、Ｒ０の
出力は「０１１１」の値ｓとなる。Ｒ３の出力は「０」
であるがＮＯＴ回路２３により反転するのでＡＮＤ回路
２４の入力は全て「１」となり出力ｂ1は「１」とな
る。この時ディレイ回路２１を介して出力された入力デ
ータは丁度ビット「ａ1」に当るので「ａ1」のデータ
（＝１）はＥＸＯＲ回路２５を介して反転され「ａ1＝
０」に訂正される。図示するようにエラーパターンｐ
（ｂ0〜ｂ5）は「ｂ1」だけが「１」となるので入力デ
ータ「ａ0〜ａ5」の他のビットはそのまま出力される。
場合のデータの変化を示す図である。入力データ（復号
対象データ）「ａ0ａ1ａ2ａ3ａ4ａ5」（１１０１１１）
はビット「ａ1」に誤りが発生して「ａ1＝１」になって
いると仮定する。ＬＦＳＲ２２で求めたシンドロームの
値は「１０１１」となる。これを順次ＬＦＳＲ２２でシ
フトすると２番目にレジスタＲ３、Ｒ２、Ｒ１、Ｒ０の
出力は「０１１１」の値ｓとなる。Ｒ３の出力は「０」
であるがＮＯＴ回路２３により反転するのでＡＮＤ回路
２４の入力は全て「１」となり出力ｂ1は「１」とな
る。この時ディレイ回路２１を介して出力された入力デ
ータは丁度ビット「ａ1」に当るので「ａ1」のデータ
（＝１）はＥＸＯＲ回路２５を介して反転され「ａ1＝
０」に訂正される。図示するようにエラーパターンｐ
（ｂ0〜ｂ5）は「ｂ1」だけが「１」となるので入力デ
ータ「ａ0〜ａ5」の他のビットはそのまま出力される。
【００１４】図５はＢＣＨ（６，２）符号で２重誤りの
場合のデータの変化を示す図である。入力データ（復号
対象データ）「ａ0ａ1ａ2ａ3ａ4ａ5」（１１０１１０）
はビット「ａ1」とビット「ａ5」に誤りが発生して「ａ
1＝１」、「ａ5＝０」となっていると仮定する。上述し
たように動作するとシンドロームの値は「００１１」と
なる。これを順次ＬＦＳＲ２２で６回シフトするがエラ
ーパターンｐ（ｂ0〜ｂ5）は全て「０」となる。即ち、
入力された復号対象データは訂正されることはなくその
まま出力される。
場合のデータの変化を示す図である。入力データ（復号
対象データ）「ａ0ａ1ａ2ａ3ａ4ａ5」（１１０１１０）
はビット「ａ1」とビット「ａ5」に誤りが発生して「ａ
1＝１」、「ａ5＝０」となっていると仮定する。上述し
たように動作するとシンドロームの値は「００１１」と
なる。これを順次ＬＦＳＲ２２で６回シフトするがエラ
ーパターンｐ（ｂ0〜ｂ5）は全て「０」となる。即ち、
入力された復号対象データは訂正されることはなくその
まま出力される。
【００１５】以上述べたように、誤り訂正回路２では１
ビットの誤りは訂正されるが２ビット以上の誤りは訂正
能力を超過しているために訂正されずそのまま出力され
る。そこで、本発明は誤り（誤りビット数）が訂正能力
を超過しているか否かを検出する訂正能力超過検出部４
（図１参照）を設けたものである。
ビットの誤りは訂正されるが２ビット以上の誤りは訂正
能力を超過しているために訂正されずそのまま出力され
る。そこで、本発明は誤り（誤りビット数）が訂正能力
を超過しているか否かを検出する訂正能力超過検出部４
（図１参照）を設けたものである。
【００１６】図６は誤り数と訂正能力超過検出信号の関
係を示す図である。図示するように、訂正能力超過検出
部４はシンドローム保存部３から出力されるシンドロー
ム信号とエラーパターンｐを入力し、シンドローム≠０
でエラーパターンが全て「０」の場合は訂正能力超過と
判断し１を出力する。その他の場合は誤り無し、又は、
訂正されるので「０」を出力する。この出力信号は次段
で処理されデータの破棄やデータの再送要求等に使用さ
れる
係を示す図である。図示するように、訂正能力超過検出
部４はシンドローム保存部３から出力されるシンドロー
ム信号とエラーパターンｐを入力し、シンドローム≠０
でエラーパターンが全て「０」の場合は訂正能力超過と
判断し１を出力する。その他の場合は誤り無し、又は、
訂正されるので「０」を出力する。この出力信号は次段
で処理されデータの破棄やデータの再送要求等に使用さ
れる
【００１７】上述したように本発明の実施の形態例によ
れば誤り（誤りビット数）が訂正能力を超過しているか
否かを検出する訂正能力超過検出部４を設けたので、訂
正能力を超えて訂正できなかった受信語を認識して破棄
し、または、再送要求することにより正常に動作するこ
とが可能となり信頼性も向上する。
れば誤り（誤りビット数）が訂正能力を超過しているか
否かを検出する訂正能力超過検出部４を設けたので、訂
正能力を超えて訂正できなかった受信語を認識して破棄
し、または、再送要求することにより正常に動作するこ
とが可能となり信頼性も向上する。
【００１８】
【発明の効果】以上説明したように本発明によれば、シ
ンドロームを取得した後、エラーパターン検出回路出力
が常に０か否かを監視し、該シンドロームが０以外であ
るが、エラーパターン検出回路出力が常に０であれば、
誤り訂正の訂正能力が超過したと判断する訂正能力超過
検出部を設けたので、下記のような優れた効果が得られ
る。
ンドロームを取得した後、エラーパターン検出回路出力
が常に０か否かを監視し、該シンドロームが０以外であ
るが、エラーパターン検出回路出力が常に０であれば、
誤り訂正の訂正能力が超過したと判断する訂正能力超過
検出部を設けたので、下記のような優れた効果が得られ
る。
【００１９】誤り訂正能力を超過したことを検出する
ことにより、エラーを含む受信語を破棄することができ
る。
ことにより、エラーを含む受信語を破棄することができ
る。
【００２０】訂正できなかった受信語を認識して、破
棄することにより、動作上の不具合を避けることが可能
となる。
棄することにより、動作上の不具合を避けることが可能
となる。
【００２１】簡単な回路構成で実現できる。
【図１】本発明の誤り訂正復号装置の構成例を示す図で
ある。
ある。
【図２】ＬＦＳＲと誤り訂正回路の詳細を示す図であ
る。
る。
【図３】ＢＣＨ（６，２）符号で誤りなしの場合のデー
タの変化を示す図である。
タの変化を示す図である。
【図４】ＢＣＨ（６，２）符号で１重誤りの場合のデー
タの変化を示す図である。
タの変化を示す図である。
【図５】ＢＣＨ（６，２）符号で２重誤りの場合のデー
タの変化を示す図である。
タの変化を示す図である。
【図６】誤り数と訂正能力超過検出信号の関係を示す図
である。
である。
１ デコード用ＬＦＳＲ(リニア・フィート゛ハ゛ック・シフト・レ
シ゛スタ) ２ 誤り訂正回路 ２−１ エラーパターン検出回路 ２−２ ディレイ回路 ２−３ ＥＸＯＲゲート ３ シンドローム保存部 ４ 訂正能力超過検出部 ２１ ディレイ回路 ２２ ＬＦＳＲ(リニア・フィート゛ハ゛ック・シフト・レシ゛スタ) ２３ ＮＯＴ回路 ２４ ＡＮＤ回路 ２５ ＥＸＯＲ回路
シ゛スタ) ２ 誤り訂正回路 ２−１ エラーパターン検出回路 ２−２ ディレイ回路 ２−３ ＥＸＯＲゲート ３ シンドローム保存部 ４ 訂正能力超過検出部 ２１ ディレイ回路 ２２ ＬＦＳＲ(リニア・フィート゛ハ゛ック・シフト・レシ゛スタ) ２３ ＮＯＴ回路 ２４ ＡＮＤ回路 ２５ ＥＸＯＲ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年２月２５日（１９９９．２．２
５）
５）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (1)
- 【請求項１】 デコード用レジスタ、復号の過程で現れ
るシンドロームを一時的に保存しておくシンドローム保
存部及びエラーパターン検出回路を有するエラー訂正回
路を具備する誤り訂正復号装置であって、 前記シンドロームを取得した後、前記エラーパターン検
出回路出力が常に０か否かを監視し、該シンドロームが
０以外であるが、エラーパターン検出回路出力が常に０
であれば、誤り訂正の訂正能力が超過したと判断する訂
正能力超過検出部を具備することを特徴とする誤り訂正
復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10289453A JP2000124812A (ja) | 1998-10-12 | 1998-10-12 | 誤り訂正復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10289453A JP2000124812A (ja) | 1998-10-12 | 1998-10-12 | 誤り訂正復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124812A true JP2000124812A (ja) | 2000-04-28 |
Family
ID=17743468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10289453A Pending JP2000124812A (ja) | 1998-10-12 | 1998-10-12 | 誤り訂正復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124812A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736093B1 (ko) | 2006-01-16 | 2007-07-06 | 삼성전자주식회사 | Ｎａｎｄ 플래시 제어 장치 및 방법 |
| JP2012151537A (ja) * | 2011-01-17 | 2012-08-09 | Panasonic Corp | デジタル音声受信装置 |
-
1998
- 1998-10-12 JP JP10289453A patent/JP2000124812A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736093B1 (ko) | 2006-01-16 | 2007-07-06 | 삼성전자주식회사 | Ｎａｎｄ 플래시 제어 장치 및 방법 |
| JP2012151537A (ja) * | 2011-01-17 | 2012-08-09 | Panasonic Corp | デジタル音声受信装置 |
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