JP2000101091A - Thin film transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ；Thin Film Transistor）に関し、特にアクテ
ィブマトリクス型液晶表示装置（ＡＭ−ＬＣＤ），密着
型イメージセンサなどのアクティブ素子に利用される薄
膜トランジスタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (TFT), and more particularly to a thin film transistor used for an active element such as an active matrix type liquid crystal display (AM-LCD) and a contact type image sensor. is there.
【０００２】[0002]
【従来の技術】従来より薄膜トランジスタは、アクティ
ブマトリクス型液晶表示装置に最も多く用いられてお
り、逆スタガ型と呼ばれるＴＦＴにその基本構造が現れ
ている。ここでは、逆スタガ型においても、最近主流に
なってきているバックチャネルエッチング型ＴＦＴを例
にとり、その構造を図２及び図３を参照し説明する。図
２は、ＴＦＴを素子として含むＡＭ−ＬＣＤのマトリク
スの要素部分を拡大して示す平面図で、図３は、ＴＦＴ
素子の断面図を示す。図２と図３において、同一の構成
要素には同一の符号を付している。2. Description of the Related Art Conventionally, a thin film transistor has been most frequently used in an active matrix type liquid crystal display device, and its basic structure appears in a TFT called an inverted stagger type. Here, a back channel etching type TFT, which has recently become the mainstream in the inverted stagger type, will be described with reference to FIGS. 2 and 3 as an example. FIG. 2 is an enlarged plan view showing an element part of a matrix of an AM-LCD including a TFT as an element, and FIG.
1 shows a cross-sectional view of the device. 2 and 3, the same components are denoted by the same reference numerals.
【０００３】図２において、８１はＡＭ−ＬＣＤにおけ
るマトリクス要素をなす絵素であり、各絵素８１は、Ｔ
ＦＴ１１により絵素電極を制御することにより動作され
表示機能を果たす。ＴＦＴ１１について図３を参照し、
より詳細に説明すると、ＴＦＴは一般的に、絶縁性基板
１０上にゲート電極２０を形成する。絶縁性基板１０に
用いる材料としてはガラス（なお、ガラス基板表面には
ベースコート膜としてＴａ2Ｏ5，ＳｉＯ2などの絶縁膜
を形成している場合もある）を用いるか、またはＳｉ基
板の表面にＳｉＯ2などの絶縁膜を形成したものを用い
る場合もある。絶縁性基板１０上にＡｌ，Ｍｏ，Ｔａな
どの導電材料をスパッタリング法にて積層し、次いで、
この積層されたＡｌ，Ｍｏ，Ｔａなどをパターニングし
てゲート電極並びに配線２０を得る。In FIG. 2, reference numeral 81 denotes a picture element which forms a matrix element in an AM-LCD.
It is operated by controlling the picture element electrodes by the FT 11 and performs a display function. Referring to FIG. 3 for the TFT 11,
More specifically, a TFT generally has a gate electrode 20 formed on an insulating substrate 10. As a material used for the insulating substrate 10, glass (an insulating film such as Ta 2 O 5 or SiO 2 may be formed as a base coat film on the glass substrate surface) is used, or a surface of the Si substrate is used. In some cases, an insulating film such as SiO 2 is formed. A conductive material such as Al, Mo, or Ta is laminated on the insulating substrate 10 by a sputtering method.
The stacked Al, Mo, Ta and the like are patterned to obtain the gate electrode and the wiring 20.
【０００４】次に、主にプラズマＣＶＤ法によりゲート
電極上にゲート絶縁膜４０（ＳｉＮｘ，ＳｉＯ2 ）を積
層する。ここでは、絶縁性を高めるためゲート電極を陽
極酸化し、第１のゲート絶縁膜（図示せず）とし、ＣＶ
Ｄ絶縁膜を第２の絶縁膜とする場合もある。Next, a gate insulating film 40 (SiNx, SiO 2 ) is laminated on the gate electrode mainly by a plasma CVD method. Here, the gate electrode is anodically oxidized to enhance the insulating property to form a first gate insulating film (not shown).
In some cases, the D insulating film is used as the second insulating film.
【０００５】続いて、半導体層（ｉ-ａ-Ｓｉ；ＴＦＴの
チャネル層）５０、同じくプラズマＣＶＤ法により形成
されたｎ＋型に不純物ドーピングされたアモルファスＳ
ｉ膜または微結晶Ｓｉ膜によるＴＦＴのソース並びにド
レインのコンタクト層６０となる膜が形成され、半導体
層５０とコンタクト層６０の両Ｓｉ層が島状にパターニ
ングされる。Subsequently, a semiconductor layer (ia-Si; channel layer of TFT) 50, and an amorphous S doped with n + -type impurities similarly formed by a plasma CVD method.
A film to be the source and drain contact layers 60 of the TFT is formed by the i film or the microcrystalline Si film, and both the Si layers of the semiconductor layer 50 and the contact layer 60 are patterned in an island shape.
【０００６】この後、ソース並びにドレイン電極並びに
配線用のＴａ，Ｃｒ，Ｔｉ，ＩＴＯ膜等の積層膜が成層
され、ソース並びにドレイン電極並びに配線７０，７１
を形成するためにパターニングされる。この際、ソース
並びにドレイン電極並びに配線７０，７１においてパタ
ーニングにより露出する断面のテーパ形状は、ほぼ垂直
となっている。Thereafter, a laminated film such as Ta, Cr, Ti, and ITO films for source and drain electrodes and wirings is formed, and the source and drain electrodes and wirings 70 and 71 are formed.
Is patterned to form At this time, the tapered shape of the cross section exposed by patterning in the source and drain electrodes and the wirings 70 and 71 is substantially vertical.
【０００７】ソース並びにドレインの電極並びに配線７
０，７１形成後、チャネル層５０上のｎ＋型に不純物ド
ーピングされたアモルファスＳｉ膜あるいは微結晶Ｓｉ
膜６０はエッチング除去され、残った部分にソース並び
にドレインのコンタクト領域が形成されることになる。
このとき、ｎ＋型に不純物ドーピングされたアモルファ
スＳｉ膜あるいは微結晶Ｓｉ膜６０のみをチャネル層と
なる不純物ドーピングをしないアモルファスＳｉ層５０
に対して完全に選択的にエッチング除去することは困難
であるため、その一部がエッチング除去される（図３に
示すように、ＴＦＴのチャネルを形成する界面と反対側
の部分が除去されている）が、そうしても動作上問題が
ないように、チャネル層となるアモルファスＳｉ層５０
の膜厚は厚く形成しておく。Source and drain electrodes and wiring 7
After the formation of 0,71, an amorphous Si film or a microcrystalline Si doped on the channel layer 50 with n + impurity doping.
The film 60 is removed by etching, and the source and drain contact regions are formed in the remaining portions.
At this time, only the amorphous Si film or the microcrystalline Si film 60 doped with n + type impurities is used as the channel layer.
Since it is difficult to completely and selectively etch away the substrate, a portion thereof is removed by etching (as shown in FIG. 3, the portion opposite to the interface forming the channel of the TFT is removed). However, an amorphous Si layer 50 serving as a channel layer is used so that there is no problem in operation.
Is formed thick.
【０００８】この後、プラズマＣＶＤ法により形成され
るＳｉＮ膜からなるＴＦＴ保護膜（パッシベーション
膜）８０が形成される。この場合、ソース並びにドレイ
ン電極並びに配線７０，７１の断面は、上記したように
パターニング後に露出する面の形状がテーパとならず、
ほぼ垂直であるため、その上をＴＦＴ保護膜８０で覆い
形成される形状もテーパとならず、図３に示すようにハ
ング状態となる。Thereafter, a TFT protective film (passivation film) 80 made of a SiN film formed by a plasma CVD method is formed. In this case, the cross section of the source and drain electrodes and the wirings 70 and 71 does not have a tapered surface exposed after patterning as described above.
Since it is almost vertical, the shape formed by covering it with the TFT protective film 80 does not become tapered, but becomes a hang state as shown in FIG.
【０００９】[0009]
【発明が解決しようとする課題】ＴＦＴ保護膜（パッシ
ベーション膜）の形状が急峻になるか、もしくは、ハン
グ状態となる場合、ＴＦＴ部に負荷が加わり、オン電流
が低下するといったことから、表示装置を構成するＴＦ
Ｔの電気特性が各絵素ごとにばらつき、その結果とし
て、そのばらつきによりオン電流が小さい絵素において
パネル点灯時、点欠陥が発生し、表示画像の品質を低下
させる原因となった。When the shape of the TFT protective film (passivation film) becomes sharp or hangs, a load is applied to the TFT portion and the on-current is reduced. TF that constitutes
The electrical characteristics of T varied from one picture element to another, and as a result, a point defect occurred when the panel was turned on in a picture element with a small on-current due to the variation, causing a deterioration in the quality of the displayed image.
【００１０】本発明は、ＡＭ−ＬＣＤを典型としてそこ
に用いられているＴＦＴに起きる上記した従来技術の問
題点に鑑みてなされたもので、ソース並びにドレイン電
極並びに配線を覆うＴＦＴ保護膜（パッシベーション
膜）が形成するハング形状に起因してＴＦＴ部に負荷が
加わり、オン電流が低下するといったことを回避し、Ｔ
ＦＴの電気特性にばらつきが生じることのない構造を有
するようにした薄膜トランジスタを提供することをその
目的とする。The present invention has been made in view of the above-mentioned problems of the prior art which occur in a TFT used in an AM-LCD as a typical example, and has a TFT protective film (passivation) covering source and drain electrodes and wiring. A load is applied to the TFT portion due to the hang shape formed by the film and the ON current is prevented from being reduced.
An object of the present invention is to provide a thin film transistor having a structure in which electric characteristics of an FT do not vary.
【００１１】[0011]
【課題を解決するための手段】この目的を達成するた
め、ソースおよびドレイン電極並びに配線となるＴａ，
Ｃｒ，Ｔｉ，ＩＴＯ膜等のソース二層構造において、そ
の二層のパターンをずらすことにより、パッシベーショ
ン膜のカバレッジを向上させる。もしくは、ソース並び
にドレイン電極並びに配線となるＴａ，Ｃｒ，Ｔｉ，Ｉ
ＴＯ膜等の積層膜を低テーパにすることにより、パッシ
ベーション膜のカバレッジを向上させるという手段を採
用する。上記した構成をとることにより、ＴＦＴ部への
応力緩和が期待でき、ＴＦＴのオン電流の低下を防止す
ることができる。In order to achieve this object, source and drain electrodes, and Ta and
In a two-layered source structure such as a Cr, Ti, ITO film or the like, the coverage of the passivation film is improved by shifting the pattern of the two layers. Alternatively, Ta, Cr, Ti, I serving as source and drain electrodes and wirings
A means of improving the coverage of the passivation film by reducing the taper of the laminated film such as the TO film is adopted. By adopting the above-described configuration, it is possible to expect stress relaxation to the TFT portion, and it is possible to prevent a decrease in the on-current of the TFT.
【００１２】そして、本願の各発明は、次の技術手段を
構成する。請求項１の発明は、ゲート、ソースおよびド
レインの各電極と、チャネル領域を設けた半導体薄膜
と、該半導体薄膜に接するとともにチャネル領域の対す
る側でゲート電極に接するゲート絶縁膜と、前記半導体
薄膜に接するとともに対する側で前記ソースおよびドレ
イン電極に接し電極コンタクト層をなすｎ＋に不純物ド
ーピングされた半導体薄膜とを備えた薄膜トランジスタ
であって、前記チャネル領域を形成する半導体薄膜の一
部とその部分に対応する前記電極コンタクト層をなすｎ
＋に不純物ドーピングされた半導体薄膜とをソースおよ
びドレイン電極に接し電極コンタクト層をなすｎ＋半導
体薄膜側からエッチング除去しバックチャネルエッチン
グ型として形成した薄膜トランジスタにおいて、前記エ
ッチング除去された層のパターンの大きさをチャネル領
域を形成する半導体薄膜からソースおよびドレイン電極
に向け順次大きくし、エッチング除去した部分を含めパ
ッシベーション膜を上層膜として形成することにより、
パッシベーション膜のカバレッジを向上させ特性の劣化
を防止したことを特徴とし、こうすることにより、パッ
シベーション膜のカバレッジを向上させ、特性の劣化を
防止するものである。[0012] Each invention of the present application constitutes the following technical means. The invention according to claim 1, wherein the gate, source and drain electrodes, a semiconductor thin film provided with a channel region, a gate insulating film in contact with the semiconductor thin film and in contact with the gate electrode on the side opposite to the channel region; A semiconductor thin film which is in contact with the source and drain electrodes and which is in contact with the source and drain electrodes and forms an electrode contact layer, the semiconductor thin film being doped with n + impurity, and a part of the semiconductor thin film forming the channel region and a part thereof. N corresponding to the electrode contact layer
In a thin film transistor formed as a back-channel etching type by etching a semiconductor thin film doped with + with an impurity from a side of an n + semiconductor thin film which is in contact with source and drain electrodes and forms an electrode contact layer, the pattern size of the etched layer Is sequentially increased from the semiconductor thin film forming the channel region toward the source and drain electrodes, and the passivation film including the portion removed by etching is formed as an upper layer film.
The present invention is characterized in that the coverage of the passivation film is improved to prevent the deterioration of the characteristics. By doing so, the coverage of the passivation film is improved and the deterioration of the characteristics is prevented.
【００１３】請求項２の発明は、請求項１記載の薄膜ト
ランジスタにおいて、前記エッチング除去を多段階のエ
ッチング工程を用いることにより、除去された層のパタ
ーンの大きさをチャネル領域を形成する半導体薄膜から
ソースおよびドレイン電極に向け該工程に応じた段階数
で順次大きくしたことを特徴とするものである。According to a second aspect of the present invention, in the thin film transistor according to the first aspect, the size of the pattern of the removed layer is reduced by using a multi-step etching process from the semiconductor thin film forming the channel region. It is characterized by sequentially increasing the number of steps toward the source and drain electrodes in accordance with the number of steps.
【００１４】請求項３の発明は、請求項２記載の薄膜ト
ランジスタにおいて、ソースおよび／またはドレイン電
極を下層の透明導電膜と上層のメタル膜の二層構造とし
た場合、前記エッチング除去の工程として、エッチング
除去するパターンの大きさを変えエッチングすることに
より下層の透明導電膜と上層のメタル膜のパターンをず
らした後、得られる下層の透明導電膜パターンをマスク
として用いることによりチャネル部へのエッチングを行
うことを特徴とするものである。According to a third aspect of the present invention, in the thin film transistor according to the second aspect, when the source and / or drain electrode has a two-layer structure of a lower transparent conductive film and an upper metal film, After the pattern of the lower transparent conductive film and the upper metal film are shifted by changing the size of the pattern to be removed by etching, the channel portion is etched by using the obtained lower transparent conductive film pattern as a mask. It is characterized by performing.
【００１５】[0015]
【発明の実施の形態】以下に、本発明による薄膜トラン
ジスタの実施形態を図１を参照して開示し、説明する。
図１は、本発明によるバックチャネルエッチング型ＴＦ
Ｔの断面図を示す。ここでは、図１に示される各構成要
素について、下記（１）ないし（９）に示すその作成手
順に従って詳述する。 （１）まず、絶縁性基板１０上にゲート電極並びに配線
２０を形成する。絶縁性基板１０に用いる材料としては
ガラスを用いるか、またはガラス基板表面にベースコー
ト膜としてＴａ2Ｏ5，ＳｉＯ2などの絶縁膜を形成した
ものを用いる。絶縁性基板１０上にＡｌ，Ｍｏ，Ｔａな
どの導電材料をスパッタリング法にて積層し、次いで、
この積層されたＡｌ，Ｍｏ，Ｔａなどをパターニングし
てゲート電極並びに配線２０を得る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a thin film transistor according to the present invention will be disclosed and described below with reference to FIG.
FIG. 1 shows a back channel etching type TF according to the present invention.
1 shows a sectional view of T. Here, each component shown in FIG. 1 will be described in detail in accordance with the preparation procedure shown in the following (1) to (9). (1) First, a gate electrode and a wiring 20 are formed on an insulating substrate 10. As a material used for the insulating substrate 10, glass is used, or a glass substrate surface on which an insulating film such as Ta 2 O 5 or SiO 2 is formed as a base coat film is used. A conductive material such as Al, Mo, or Ta is laminated on the insulating substrate 10 by a sputtering method.
The stacked Al, Mo, Ta and the like are patterned to obtain the gate electrode and the wiring 20.
【００１６】（２）次に、ゲート電極２０上にプラズマ
ＣＶＤ法によりゲート絶縁膜４０を積層する。ここで
は、ＳｉＮｘ膜を３０００Å積層し、ゲート絶縁膜４０
とした。なお、絶縁性を高めるためゲート電極２０を陽
極酸化し、第１のゲート絶縁膜（図示せず）とし、ＣＶ
Ｄ絶縁膜を第２の絶縁膜とする方法をとっても良い。(2) Next, a gate insulating film 40 is laminated on the gate electrode 20 by a plasma CVD method. Here, a 3000 nm SiNx film is laminated and a gate insulating film 40 is formed.
And The gate electrode 20 is anodically oxidized to enhance the insulating property to form a first gate insulating film (not shown).
A method of using the D insulating film as the second insulating film may be employed.
【００１７】（３）続いて、ＴＦＴのチャネル層となる
半導体層（アモルファスＳｉ）５０をゲート絶縁膜４０
に連続してＣＶＤ法により１５００Å積層する。(3) Subsequently, a semiconductor layer (amorphous Si) 50 serving as a channel layer of the TFT is formed on the gate insulating film 40.
And a 1500 ° stack by CVD.
【００１８】（４）次いで、半導体層（ＴＦＴのチャネ
ル層）５０上にＴＦＴのソース並びにドレインの電極コ
ンタクト層６０となる不純物をドーピング（リン等を添
加）しｎ＋型としたアモルファスＳｉまたは微結晶Ｓｉ
をプラズマＣＶＤ法により５００Å積層する。(4) Next, the semiconductor layer (channel layer of the TFT) 50 is doped with an impurity to be an electrode contact layer 60 for the source and drain of the TFT (doped with phosphorus or the like) to form an n + type amorphous Si or microcrystal. Si
Are stacked at a thickness of 500 ° by a plasma CVD method.
【００１９】（５）ソース並びにドレインの電極コンタ
クト層６０と半導体チャネル層５０の両Ｓｉ層を島状に
パターニングする。このパターニングの際に行うエッチ
ング工程では、ＨＣＬ＋ＳＦ６混合ガスによるドライエ
ッチング法を採用した。(5) Both Si layers of the source and drain electrode contact layers 60 and the semiconductor channel layer 50 are patterned in an island shape. In the etching step performed at the time of this patterning, a dry etching method using an HCL + SF6 mixed gas was employed.
【００２０】（６）次に、ソース並びにドレイン電極お
よび配線７０，７１それぞれをスパッタリング法により
形成するが、この場合、透明導電膜（ＩＴＯ:Indium Ti
n Oxide）を１５００Å、続いてＴａ膜を３０００Åに
積層する。(6) Next, the source and drain electrodes and the wirings 70 and 71 are formed by sputtering. In this case, a transparent conductive film (ITO: Indium Ti
n Oxide) is deposited at 1500 °, and then a Ta film is deposited at 3000 °.
【００２１】（７）前工程で積層されたＴａ膜のパター
ニングをドライエッチングで行った後、透明導電膜（Ｉ
ＴＯ）のパターニングをウェットエッチングにより行う
が、この際、上層にあるＴａ膜についてはＴＦＴのチャ
ネル幅Ｌの方向に１μｍ大きめにパターニングを行い、
ソース並びにドレイン電極および配線７０，７１を形成
する。(7) After patterning the Ta film laminated in the previous step by dry etching, the transparent conductive film (I
The patterning of (TO) is performed by wet etching. At this time, the upper Ta film is patterned to be 1 μm larger in the direction of the channel width L of the TFT.
Source and drain electrodes and wirings 70 and 71 are formed.
【００２２】（８）続いて、前記（７）のソース並びに
ドレイン電極および配線７０，７１を形成する前工程で
パターニングした透明導電膜（ＩＴＯ）をマスクとし
て、チャネル層５０上のｎ＋型に不純物ドーピングされ
たアモルファスＳｉ膜あるいは微結晶Ｓｉ膜６０をエッ
チング除去し、残った部分にソース並びにドレインのコ
ンタクト領域を形成する。このとき、エッチングにはＳ
Ｆ６＋ＨＣｌ混合ガスを使用したドライエッチングによ
りエッチングした。(8) Subsequently, using the transparent conductive film (ITO) patterned in the previous step of forming the source and drain electrodes and the wirings 70 and 71 of the above (7) as a mask, the impurity on the channel layer 50 becomes n + -type. The doped amorphous Si film or microcrystalline Si film 60 is removed by etching, and the source and drain contact regions are formed in the remaining portions. At this time, S is used for etching.
Etching was performed by dry etching using a mixed gas of F6 + HCl.
【００２３】（９）最後に、ＳｉＮｘよりなる保護膜
（パッシベーション膜）８０をＣＶＤ法により積層し、
パターニングする。ここに、保護膜は樹脂またはＳｉＮ
ｘと樹脂の二層構造であってもよい。(9) Finally, a protective film (passivation film) 80 made of SiNx is laminated by the CVD method.
Perform patterning. Here, the protective film is made of resin or SiN
It may have a two-layer structure of x and resin.
【００２４】以上の工程により作成されたＴＦＴは、保
護膜（パッシベーション膜）８０の形状に従来技術に現
れたハング状態が生じることがなくなり、図１に示され
るように順テーパ状態となり、本願の技術課題が解決さ
れる。In the TFT formed by the above steps, the hang state which appears in the prior art in the shape of the protective film (passivation film) 80 does not occur, and the TFT becomes a forward tapered state as shown in FIG. Technical issues are solved.
【００２５】[0025]
【発明の効果】本発明の方法により、ＴＦＴ部のパッシ
ベーション膜が順テーパになり、従来ハング状態となる
ことにより生じていたＴＦＴ部への負荷が低減され、Ｔ
ＦＴ特性の電気特性として、ＴＦＴのオン電流の低下を
防止することが可能となる。こうした構造を成すＴＦＴ
をＡＭ−ＬＣＤといった表示装置に用いると、絵素を動
作させる各ＴＦＴの電気特性にばらつきが生じることが
なく、従来起きていた表示絵素に見られる点欠陥が発生
せず、表示画像の品質を高めることが可能となる。According to the method of the present invention, the passivation film in the TFT portion becomes forward tapered, and the load on the TFT portion caused by the conventional hang state is reduced.
As an electrical characteristic of the FT characteristic, it is possible to prevent a decrease in the on-current of the TFT. TFT with such a structure
Is used in a display device such as an AM-LCD, there is no variation in the electrical characteristics of each TFT for operating the picture element, no point defects occur in the conventional display picture element, and the quality of the displayed image is low. Can be increased.
【図１】本発明によるバックチャネルエッチング型ＴＦ
Ｔを示す断面図である。FIG. 1 is a back channel etching type TF according to the present invention.
It is sectional drawing which shows T.
【図２】ＴＦＴを素子として含むＡＭ−ＬＣＤのマトリ
クスの要素部分を拡大して示す平面図である。FIG. 2 is an enlarged plan view showing an element part of a matrix of an AM-LCD including a TFT as an element.
【図３】従来のバックチャネルエッチング型ＴＦＴを示
す断面図である。FIG. 3 is a cross-sectional view showing a conventional back channel etching type TFT.
１０…絶縁性基板、 ２０…ゲート電極、 ４０…ゲート絶縁膜、 ５０…半導体層（i-a-Ｓi）、 ６０…コンタクト層（ｎ＋-ａ-Ｓｉ膜／微結晶Ｓｉ
膜）、 ７０…ソース／ドレイン電極１（ＩＴＯ膜）、 ７１…ソース／ドレイン電極２（Ｔａ，Ｃｒ，Ｔｉ
膜）、 ８０…保護膜（パッシベーション膜）、 １１…ＴＦＴ、 ８１…絵素。Reference Signs List 10: Insulating substrate, 20: Gate electrode, 40: Gate insulating film, 50: Semiconductor layer (ia-Si), 60: Contact layer (n + -a-Si film / microcrystalline Si)
70: source / drain electrode 1 (ITO film), 71: source / drain electrode 2 (Ta, Cr, Ti)
Film: 80: protective film (passivation film); 11: TFT; 81: picture element.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伴 厚志 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 迫野 郁夫 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 GA17 GA34 HA06 JA24 KA05 KA06 KB03 KB13 KB24 MA08 MA18 MA19 NA01 NA13 NA24 NA26 PA01 5F110 AA05 CC07 DD12 DD13 EE03 EE04 EE44 FF03 FF09 FF24 FF30 GG15 GG22 HK15 HK16 HK25 HK35 HL04 HL07 HL23 NN13 NN24 NN27 NN35 QQ04 QQ05 QQ09 ──────────────────────────────────────────────────続 き Continued on the front page (72) Atsushi Ban, 22-22, Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside Sharp Corporation (72) Inventor Ikuo Sakono 22-22, Nagaikecho, Abeno-ku, Osaka-shi, Osaka 2H092 GA17 GA34 HA06 JA24 KA05 KA06 KB03 KB13 KB24 MA08 MA18 MA19 NA01 NA13 NA24 NA26 PA01 5F110 AA05 CC07 DD12 DD13 EE03 EE04 EE44 FF03 FF09 FF24 FF30 GG15 GG22 HK15 HK15 HK15 HK15 HK15 HK24 NN27 NN35 QQ04 QQ05 QQ09
Claims (3)
と、チャネル領域を設けた半導体薄膜と、該半導体薄膜
に接するとともにチャネル領域の対する側でゲート電極
に接するゲート絶縁膜と、前記半導体薄膜に接するとと
もに対する側で前記ソースおよびドレイン電極に接し電
極コンタクト層をなすｎ＋に不純物ドーピングされた半
導体薄膜とを備えた薄膜トランジスタであって、前記チ
ャネル領域を形成する半導体薄膜の一部とその部分に対
応する前記電極コンタクト層をなすｎ＋に不純物ドーピ
ングされた半導体薄膜とをソースおよびドレイン電極に
接し電極コンタクト層をなすｎ＋半導体薄膜側からエッ
チング除去しバックチャネルエッチング型として形成し
た薄膜トランジスタにおいて、前記エッチング除去され
た層のパターンの大きさをチャネル領域を形成する半導
体薄膜からソースおよびドレイン電極に向け順次大きく
し、エッチング除去した部分を含めパッシベーション膜
を上層膜として形成することにより、パッシベーション
膜のカバレッジを向上させ特性の劣化を防止したことを
特徴とする薄膜トランジスタ。1. A semiconductor thin film provided with a gate, a source and a drain electrode, a channel region, a gate insulating film in contact with the semiconductor thin film and in contact with a gate electrode on a side opposite to the channel region, and in contact with the semiconductor thin film. A thin film transistor comprising an n + impurity-doped semiconductor thin film forming an electrode contact layer in contact with the source and drain electrodes on a side opposite thereto, and a part of the semiconductor thin film forming the channel region and corresponding to the part. In the thin film transistor formed as a back channel etching type by etching the n + semiconductor thin film forming the electrode contact layer and the n + semiconductor thin film forming the electrode contact layer by contacting the source and drain electrodes with the source and drain electrodes, Large layer pattern By increasing the size sequentially from the semiconductor thin film that forms the channel region to the source and drain electrodes, and forming the passivation film as the upper layer, including the part removed by etching, the coverage of the passivation film is improved and the deterioration of the characteristics is prevented. A thin film transistor characterized in that:
て、前記エッチング除去を多段階のエッチング工程を用
いることにより、除去された層のパターンの大きさをチ
ャネル領域を形成する半導体薄膜からソースおよびドレ
イン電極に向け該工程に応じた段階数で順次大きくした
ことを特徴とする薄膜トランジスタ。2. The thin film transistor according to claim 1, wherein the size of the pattern of the removed layer is changed from the semiconductor thin film forming the channel region to the source and drain electrodes by using a multi-step etching process for the etching removal. A thin film transistor characterized by sequentially increasing the number of stages according to the number of steps according to the process.
て、ソースおよび／またはドレイン電極を下層の透明導
電膜と上層のメタル膜の二層構造とした場合、前記エッ
チング除去の工程として、エッチング除去するパターン
の大きさを変えエッチングすることにより下層の透明導
電膜と上層のメタル膜のパターンをずらした後、得られ
る下層の透明導電膜パターンをマスクとして用いること
によりチャネル部へのエッチングを行うことを特徴とす
る薄膜トランジスタ。3. The thin film transistor according to claim 2, wherein when the source and / or drain electrode has a two-layer structure of a lower transparent conductive film and an upper metal film, the etching removal step includes forming a pattern to be etched away. After shifting the pattern of the lower transparent conductive film and the upper metal film by changing the size and etching, etching is performed on the channel portion by using the obtained lower transparent conductive film pattern as a mask. Thin film transistor.
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