JPH0385530A - Active matrix display device - Google Patents
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- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、薄膜トランジスタを有する大型のアクティブ
マトリクス表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a large active matrix display device having thin film transistors.
（従来の技術）
絶縁性基板上に薄膜トランジスタ（以下では「ＴＦＴＪ
と称する）アレイを形成し、ＴＰＴを介して絵素電極を
駆動するアクティブマトリクス方式は、液晶等を用いた
表示装置に用いられている。(Prior art) A thin film transistor (hereinafter referred to as "TFTJ") is fabricated on an insulating substrate.
The active matrix method, in which an array is formed and picture element electrodes are driven via TPT, is used in display devices using liquid crystals or the like.
アクティブマトリクス方式は、特に大型で高密度の表示
を行う表示装置にしばしば用いられ、反射型及び透過型
の何れの表示装置にも用いることができるという利点を
有している。The active matrix method is often used particularly in large-sized display devices that perform high-density display, and has the advantage that it can be used in both reflective and transmissive display devices.
第７図に、従来のアクティブマトリクス方式の液晶表示
装置の一例を示す。ガラス基板４１上にＴＰＴ４２が形
成され、ＴＰＴ４２によって絵素電極４３が駆動される
。絵素電極４３と対向基板４４上に形成された対向電極
４５との間の液晶４６に電圧が印加され、表示が行われ
る。FIG. 7 shows an example of a conventional active matrix type liquid crystal display device. A TPT 42 is formed on a glass substrate 41, and a picture element electrode 43 is driven by the TPT 42. A voltage is applied to the liquid crystal 46 between the picture element electrode 43 and the counter electrode 45 formed on the counter substrate 44, and a display is performed.
ＴＰＴには、アモルファスシリコン（以下ではｒａ−Ｓ
ｉＪと称する）、多結晶シリコン、Ｔｅ、ＣｄＳｅ等が
半導体材料として用いられる。第４図に従来のＴＰＴの
平面図を示す。尚、第４図では重畳形成された層のノ＼
・ソチングを周囲のみに施し、内部にはハツチングを施
していない。第５図に第４図のＶ−Ｖ線に沿った断面図
を示す。TPT is made of amorphous silicon (hereinafter referred to as ra-S).
iJ), polycrystalline silicon, Te, CdSe, etc. are used as semiconductor materials. FIG. 4 shows a plan view of a conventional TPT. In addition, in Fig. 4, the overlapped layer no.
・Soching is applied only to the periphery, and no hatching is applied to the inside. FIG. 5 shows a sectional view taken along line V-V in FIG. 4.
このＴＰＴは以下のようにして製造される。ガラス基板
２１上にス・ツノｆタリング法により、層厚３０００〜
４０００大のＴａ金属が堆積され、フォトリソグラフィ
法及びエツチングにより、ゲートバス配線２３がパター
ン形成される。ゲート電極２２はゲートバス配線２３の
一部として形成され、ゲートバス配線２３より幅が大き
くなって０る。ゲート電極２２及びゲート／イス配線２
３の表面が陽極酸化され、ゲート絶縁膜として機能する
陽極阪化膜２４が形成される。This TPT is manufactured as follows. A layer with a thickness of 3000 to
4000 ml of Ta metal is deposited, and a gate bus wiring 23 is patterned by photolithography and etching. The gate electrode 22 is formed as a part of the gate bus wiring 23, and has a width larger than that of the gate bus wiring 23. Gate electrode 22 and gate/chair wiring 2
The surface of 3 is anodized to form an anode ferrite film 24 which functions as a gate insulating film.
基板２１の全面にプラズマＣＶＤ法により、層厚２００
０〜４０００Ａの窒化シリコン（以下では「３ｉＮｘＪ
と称する）から成るゲート絶縁膜２５が形成される。更
に基板全面に、後に半導体層２６となるａ−Ｓｉ（ｉ）
層（層厚１５０〜１０００入）、及び後に工・ノチング
スト・ツノｆ層兼保護膜２７となる５ＩＮｘ層（層厚ｌ
ＯＯ〜２０００Å）が順次堆積される。次に、上記Ｓｉ
Ｎｘ層が所定の形状にパターニングされ、ゲート電極２
２の上方のみを残して保護膜２７が形成される。A layer thickness of 200 mm is formed on the entire surface of the substrate 21 by plasma CVD method.
0 to 4000A silicon nitride (hereinafter referred to as “3iNxJ
A gate insulating film 25 is formed. Furthermore, a-Si(i), which will later become the semiconductor layer 26, is deposited on the entire surface of the substrate.
layer (layer thickness 150 to 1000), and 5INx layer (layer thickness l
OO~2000 Å) are sequentially deposited. Next, the above Si
The Nx layer is patterned into a predetermined shape, and the gate electrode 2
A protective film 27 is formed leaving only the upper part of 2.
保護膜２７を覆って全面に、後にコンタクト層２８とな
るＰ（リン）をドープしたａ−Ｓｌ（ｎ３）層（層厚３
００〜２０００Å）が、プラズマＣＶＤ法により堆積さ
れる。次に、上述のａ−８１（ｉ）層及びｎ型ａ−３１
層が所定の形状にパターニングされ、半導体層２６及び
コンタクト層２８が形成される。この時点ではコンタク
ト層２８は保護膜２７上ではつながっている。A P (phosphorous) doped a-Sl (n3) layer (layer thickness 3
00 to 2000 Å) is deposited by plasma CVD. Next, the above-mentioned a-81(i) layer and n-type a-31
The layers are patterned into a predetermined shape to form a semiconductor layer 26 and a contact layer 28. At this point, the contact layer 28 is connected on the protective film 27.
この基板の全面にＭＯｌＴＩ、Ａ１等の金属層が２００
０〜１００００大の厚さに堆積され、この金属層がエツ
チングによりパターニングされて、ソース電極２９、及
びドレイン電極３１が形成される。このとき、保護膜２
７上ではコンタクト層２８も同時にエツチング除去され
、ソース電極２９の下方の部分と、ドレイン電極３１の
下方の部分とに分割される。保護膜２７はこのエツチン
グに対して耐性を示し、半導体層２６を保護するために
設けられている。次に、スパッタリングにより基板全面
に、ＩＴＯ膜が堆積される。このＩＴＯ膜が所定の形状
にパターニングされ、絵素電極３２が形成される。There are 200 layers of metal such as MOTI and A1 on the entire surface of this substrate.
The metal layer is deposited to a thickness of 0 to 10,000 nm and patterned by etching to form a source electrode 29 and a drain electrode 31. At this time, the protective film 2
The contact layer 28 on the contact layer 7 is also etched away at the same time, and is divided into a portion below the source electrode 29 and a portion below the drain electrode 31. The protective film 27 is resistant to this etching and is provided to protect the semiconductor layer 26. Next, an ITO film is deposited on the entire surface of the substrate by sputtering. This ITO film is patterned into a predetermined shape to form a picture element electrode 32.
多数のこのようなＴＰＴが、ゲートバス配線２３上に形
成され、アクティブマトリクス基板が構成されている。A large number of such TPTs are formed on the gate bus wiring 23 to constitute an active matrix substrate.
ソースバス配線３０はゲート／イス配線２３に直交して
設けられ、ゲート／イス配線２３の方向に対して直角方
向に並ぶそれぞれのＴＰＴのソース電極２９に接続され
ている。The source bus wiring 30 is provided perpendicularly to the gate/chair wiring 23 and is connected to the source electrodes 29 of the respective TPTs arranged in a direction perpendicular to the direction of the gate/chair wiring 23 .
このようなＴＰＴを用いたアクティブマトリクス表示装
置では、走査信号がゲート／イス配線２３に順次入力さ
れ、これに対応するソースノくス配線３０に画像信号が
入力され、絵素電極３２が駆動される。ゲートバス配線
２３及びソースバス配線３０の交点は、例えば４８０Ｘ
６４０の絵素を有する表示装置では、３０７２００にも
達する。この多数の交点のうち、一箇所にでもゲート／
イス配線２３及びソースバス配線３０の間のリークが生
じると、該リーク箇所を交点とする十字型のライン欠陥
が生じる。このようなライン欠陥は画像品位を著しく低
下させ、表示装置の歩留りを低下させる。上述の表示装
置では、ゲートバス配線２３及びソースバス配線３０の
間を確実に絶縁するため、陽極酸化膜２４の形成が可能
なＴａ金属がゲートバス配線２３に用いられている。In an active matrix display device using such a TPT, a scanning signal is sequentially input to the gate/chair wiring 23, an image signal is input to the corresponding source/cross wiring 30, and the picture element electrode 32 is driven. . The intersection of the gate bus wiring 23 and the source bus wiring 30 is, for example, 480X.
In a display device with 640 picture elements, the number reaches 307,200. Gate/gate at one of these many intersections
When a leak occurs between the chair wiring 23 and the source bus wiring 30, a cross-shaped line defect occurs with the leak point as an intersection. Such line defects significantly degrade image quality and reduce the yield of display devices. In the above-described display device, in order to reliably insulate between the gate bus wiring 23 and the source bus wiring 30, Ta metal on which an anodic oxide film 24 can be formed is used for the gate bus wiring 23.
（発明が解決しようとする課題）
ところが、Ｔａ金属は比抵抗が大きいため、長いゲート
バス配線２３を有する大型で精細な表示を行う表示装置
では、走査信号が減衰してしまう。(Problems to be Solved by the Invention) However, since Ta metal has a high specific resistance, in a display device that displays large and fine details and has a long gate bus line 23, the scanning signal is attenuated.
そのため、ゲートバス配線２３の走査信号の入力部の近
くに位置する絵素では充分な輝度が得られるが、該入力
部から遠くに位置する絵素では充分な輝度が得られなく
なる。従って、同一のゲートバス配線２３に接続された
絵素の列に、走査信号の入力部に近い方から遠い方にか
けて、絵素の輝度傾斜が生じることとなる。Therefore, picture elements located near the input part of the scanning signal of the gate bus wiring 23 can obtain sufficient brightness, but picture elements located far from the input part cannot obtain sufficient brightness. Therefore, in a column of picture elements connected to the same gate bus wiring 23, a luminance gradient of the picture elements occurs from the side closer to the input section of the scanning signal to the side farther away.
このような欠点を解消するために、第６図に示すように
、ゲートバス配線及びゲート電極を２層構造とすること
が考えられる。第６図のゲートバス配線２３は、ＡＩ、
Ａｌ−３ｉ、Ａｌ−３１−Ｃｕ。In order to eliminate such drawbacks, it is conceivable to form the gate bus wiring and the gate electrode into a two-layer structure, as shown in FIG. The gate bus wiring 23 in FIG.
Al-3i, Al-31-Cu.
Ａ Ｉ−Ｔ ｉＳ Ａ ｌ−Ｔ ｉ−Ｓ １、 Ａ
ｌ−Ｍｇ、 Ａｌ−Ｍｇ−３ｔＳＡ ｌ −Ｚ ｎ、
Ａ ｌ−Ｍｎ等から成る比抵抗の小さい下部ゲート配
線３３と、Ｔａ金属から成る上部ゲート配線３４とを有
している。このような構成によれば比抵抗の小さい下部
ゲート配線３３によって、上述の輝度傾斜の発生が防止
される。A I-T iS A I-T i-S 1, A
l-Mg, Al-Mg-3tSA l-Z n,
It has a lower gate wiring 33 made of Al-Mn or the like and having a low specific resistance, and an upper gate wiring 34 made of Ta metal. With such a configuration, the lower gate wiring 33 having a small specific resistance prevents the above-mentioned brightness gradient from occurring.
このような２層構造を有するゲートバス配線２３では、
上部ゲート配線３４の幅は下部ゲート配線３３より１〜
５μｍ大きくされ、上部ゲート配線３４は下部ゲート配
線３３を完全に被覆することが必要である。なぜなら、
Ｔａ金属の上部ゲート配線３４をパターン形成する工程
では、Ｔａのエツチング速度よりも上記ＡＩ等のエツチ
ング速度の方がはるかに大きいからである。In the gate bus wiring 23 having such a two-layer structure,
The width of the upper gate wiring 34 is 1~
It is necessary for the upper gate wiring 34 to be increased by 5 μm and to completely cover the lower gate wiring 33. because,
This is because in the step of patterning the upper gate wiring 34 of Ta metal, the etching rate of the above-mentioned AI or the like is much higher than the etching rate of Ta.
ところが、このようにゲートバス配線２３の幅が大きく
なると、ソースバス配線３０とのクロス部分の面積が大
きくなり、これらの間にリークが生じ易くなる。更に、
アクティブマトリクス基板上に於けるゲート電極２２及
びゲートバス配線２３の占める面積が大きくなり、表示
画面の開口率が低下する。そのため、表示画面が暗くな
り、精細な表示が困難となる。However, when the width of the gate bus line 23 increases as described above, the area of the cross section with the source bus line 30 increases, making it easy for leaks to occur between them. Furthermore,
The area occupied by the gate electrode 22 and the gate bus wiring 23 on the active matrix substrate increases, and the aperture ratio of the display screen decreases. Therefore, the display screen becomes dark, making it difficult to display fine details.
マタ、下Ｈゲート配置ｓ３３を形成した後のレジスト剥
離工程に於いて、下部ゲート配線３３にヒロックが発生
し易いので、このような下部ゲート配線３３上に形成さ
れるＴａ金属の上部ゲート配線３４は下部ゲート配線３
３を完全に被覆することができなくなる。そのため、ゲ
ート絶縁膜２５が介在してもゲートバス配線２３とソー
スバス配線３０との間のリークが発生するという新たな
問題点が生じることとなる。In the resist stripping step after forming the lower H gate arrangement s33, hillocks are likely to occur in the lower gate wiring 33, so the Ta metal upper gate wiring 34 formed on such a lower gate wiring 33 is is lower gate wiring 3
3 cannot be completely covered. Therefore, even if the gate insulating film 25 is interposed, a new problem arises in that leakage occurs between the gate bus wiring 23 and the source bus wiring 30.
本発明は上述の問題点を解決するものであり、本発明の
目的は、比抵抗が小さく、ソースバス配線との間のリー
クの発生が少ないゲートバス配線を有し、しかも開口率
の大きいアクティブマトリクス表示装置を提供すること
である。The present invention is intended to solve the above-mentioned problems, and an object of the present invention is to provide a gate bus line with a low specific resistance and less leakage from the source bus line, and an active bus line with a large aperture ratio. An object of the present invention is to provide a matrix display device.
（課題を解決するための手段）
本発明のアクティブマトリクス表示装置は、少なくとも
一方が透光性を有する一対の基板と、該一対の基板の何
れか一方の基板内面に形成された、絶縁層と、マトリク
ス状に配された絵素電極と、該絵素電極に接続された薄
膜トランジスタと、該薄膜トランジスタに接続されたゲ
ートバス配線と、を有するアクティブマトリクス表示装
置であって、該ゲートバス配線が、下部ゲート配線と上
部ゲート配線とを有し、該絶縁層に形成された溝内に、
該下部ゲートバス配線と、該上部ゲートバス配線と、該
上部ゲートバス配線上に設けられた絶縁膜と、が形成さ
れており、そのことによって上記目的が達成される。(Means for Solving the Problems) An active matrix display device of the present invention includes a pair of substrates, at least one of which is translucent, and an insulating layer formed on the inner surface of one of the pair of substrates. , an active matrix display device having pixel electrodes arranged in a matrix, a thin film transistor connected to the pixel electrode, and a gate bus wiring connected to the thin film transistor, the gate bus wiring comprising: It has a lower gate wiring and an upper gate wiring, and in the groove formed in the insulating layer,
The lower gate bus wiring, the upper gate bus wiring, and an insulating film provided on the upper gate bus wiring are formed, thereby achieving the above object.
（作用）
本発明のアクティブマトリクス表示装置では、ゲートバ
ス配線が絶縁層に形成された溝の内部に設けられ、ゲー
トバス配線は下部ゲート配線と上部ゲート配線とを有し
ている。更に、溝内の上部ゲート配線上には絶縁膜が形
成されている。(Function) In the active matrix display device of the present invention, the gate bus wiring is provided inside the groove formed in the insulating layer, and the gate bus wiring has a lower gate wiring and an upper gate wiring. Furthermore, an insulating film is formed on the upper gate wiring within the trench.
このようにゲートバス配線を２層構造とすることにより
、下部ゲート配線に例えばＡＩ等の低抵抗の金属を用い
、上部ゲート配線に例えばＴａのような陽極酸化が可能
な金属を用いることができる。By forming the gate bus wiring into a two-layer structure in this way, it is possible to use a low-resistance metal such as AI for the lower gate wiring, and use a metal that can be anodized, such as Ta, for the upper gate wiring. .
下部ゲート配線にＡＩ等の低抵抗の金属を用いることが
できれば、同一のゲートバス配線に接続された絵素電極
によって表示される絵素の輝度傾斜は発生しない。また
、ゲートバス配線全体の幅を小さくすることができ、表
示画面の開口率を大きくすることができる。If a low-resistance metal such as AI can be used for the lower gate wiring, no luminance gradient will occur in picture elements displayed by picture element electrodes connected to the same gate bus wiring. Furthermore, the width of the entire gate bus wiring can be reduced, and the aperture ratio of the display screen can be increased.
上部ゲート配線をＴａ金属で形成すると、その上に形成
される絶縁膜はこのＴａ金属の上面を陽極酸化すること
によって形成され得る。When the upper gate wiring is formed of Ta metal, the insulating film formed thereon can be formed by anodizing the upper surface of this Ta metal.
下部ゲート配線の上には、上部ゲート配線及び絶縁膜が
設けられているので、下部ゲート配線は上部ゲート配線
のパターン形成のためのエツチング工程や、更に後のエ
ツチング工程でエッチャントに曝されることはない。従
って、下部ゲート配線に耐エツチャント性の低い材料を
用いることが可能となる。Since the upper gate wiring and the insulating film are provided on the lower gate wiring, the lower gate wiring is not exposed to an etchant in the etching process for patterning the upper gate wiring or in a later etching process. There isn't. Therefore, it is possible to use a material with low etchant resistance for the lower gate wiring.
このようにゲートバス配線は絶縁層内に形成され、絶縁
膜の上面は絶縁層の表面に一致させることができるので
、絶縁層上にはゲートバス配線によって断差を生じるこ
とはない。従って、ゲートバス配線と交差するソースバ
ス配線に、断切れを生じることもない。In this way, the gate bus wiring is formed within the insulating layer, and the upper surface of the insulating film can be made to coincide with the surface of the insulating layer, so that no difference is caused by the gate bus wiring on the insulating layer. Therefore, no break occurs in the source bus wiring that intersects with the gate bus wiring.
（実施例）
本発明を実施例について以下に説明する。第１図に本発
明の表示装置に用いられるアクティブマトリクス基板の
一実施例のＴＰＴ部分の平面図を示す。尚、第１図では
重畳形成された層のハツチングを周囲のみに施し、内部
にはハツチングを施していない。ゲートバス配線３の一
部としてゲート電極２が形成され、ゲート電極２上にＴ
ＦＴＩ８が形成されている。ＴＰＴ１８のソース電極１
１はソースバス配線１２に接続され、ＴＦＴ１８のドレ
イン電極１３は絵素電極１４に接続されている。第２Ａ
図及び第２Ｂ図に、それぞれ第１図のＡ−Ａ線及びＢ−
Ｂ線に沿った断面図を示す。(Example) The present invention will be described below with reference to an example. FIG. 1 shows a plan view of a TPT portion of an embodiment of an active matrix substrate used in a display device of the present invention. In FIG. 1, the overlapping layers are hatched only on the periphery, but not on the inside. A gate electrode 2 is formed as a part of the gate bus wiring 3, and a T
FTI8 is formed. Source electrode 1 of TPT18
1 is connected to the source bus wiring 12, and the drain electrode 13 of the TFT 18 is connected to the picture element electrode 14. 2nd A
2B and 2B respectively show lines A-A and B- in FIG.
A sectional view taken along line B is shown.
第３Ａ図〜第３Ｇ図に第１図のアクティブマトリクス基
板の製造工程を示す。3A to 3G show the manufacturing process of the active matrix substrate of FIG. 1.
本実施例を製造工程に従って説明する。ガラス基板１上
の全面にＴａ２０５から成る絶縁層１６（層厚２０００
〜１００００Å）を、スッパタリング法により堆積した
。絶縁層１６上にフォトレジスト膜１５を全面に形成し
、後にゲートバス配線３及びゲート電極２が形成される
領域のフォトレジスト膜１５を除去した。このフォトレ
ジスト膜１５をマスクとしてエツチングを行い、深さ２
０００〜１００ＯＯＡのｉ１７を形成した（第３Ａ図）
。This example will be explained according to the manufacturing process. An insulating layer 16 made of Ta205 (layer thickness 2000 mm) is formed on the entire surface of the glass substrate 1.
~10,000 Å) was deposited by sputtering method. A photoresist film 15 was formed on the entire surface of the insulating layer 16, and the photoresist film 15 was removed in areas where the gate bus wiring 3 and gate electrode 2 would be formed later. Using this photoresist film 15 as a mask, etching is performed to a depth of 2
i17 of 000-100OOA was formed (Figure 3A)
.
次に、フォトレジスト膜１５を除去し、基板上の全面に
ＡＩ金属層（層厚１０００〜９０００Å）及びＴａ金属
層（層厚５００〜４５００大〉を連続的に堆積した。溝
１７内のＴａ金属層上にフォトレジスト膜を形成し、エ
ツチングによって溝１７内以外の領域のＡＩ金属層及び
Ｔａ金属層を同時に除去した（第３Ｂ図）。溝１７内に
残されたＡＩ金属層は下部ゲート配線１９及び下部ゲー
ト電極４となり、Ｔａ金属層は上部ゲート配線２０及び
上部ゲート電極５となる。Next, the photoresist film 15 was removed, and an AI metal layer (layer thickness 1000-9000 Å) and a Ta metal layer (layer thickness 500-4500 Å) were successively deposited on the entire surface of the substrate. A photoresist film was formed on the metal layer, and the AI metal layer and the Ta metal layer in the area other than the groove 17 were simultaneously removed by etching (FIG. 3B). The Ta metal layer becomes the wiring 19 and the lower gate electrode 4, and the Ta metal layer becomes the upper gate wiring 20 and the upper gate electrode 5.
上部ゲート配！２０及び上部ゲート電極５の上面の陽極
酸化を行い、絶縁膜である陽極酸化膜６を形成した（第
３Ｃ図）。Ｔａ金属層上面を陽極酸化して得られるＴａ
２０５は耐エツチング性に優れているので、その下層に
位置するＴａ金属層及びＡＩ金属層を後のエツチング工
程のエチャントから保護することができる。Upper gate arrangement! The upper surfaces of the upper gate electrode 20 and the upper gate electrode 5 were anodized to form an anodic oxide film 6 as an insulating film (FIG. 3C). Ta obtained by anodizing the top surface of the Ta metal layer
Since 205 has excellent etching resistance, it can protect the underlying Ta metal layer and AI metal layer from the etchant of the subsequent etching process.
次に、プラズマＣＶＤ法によって、Ｓ Ｉ Ｎ Ｘから
成るゲート絶縁膜７（層厚２０００〜５０００Å）、後
に半導体層８となるａ−３ｆ （１）層（層厚２００〜
５０００ Ａ＞、及び後に保ｉ［９となる５ｉＮ）＜層
（層厚５００〜２０００大）を連続的にに堆積した。最
上層のＳｉＮｘ層のパターニングを行い、第１図に示す
ような矩形の保護膜９を形成した（第３Ｄ図）。Next, by a plasma CVD method, a gate insulating film 7 (layer thickness 2000 to 5000 Å) made of SIN
5000 A>, and later a 5iN) layer (layer thickness 500 to 2000) was deposited successively. The uppermost SiNx layer was patterned to form a rectangular protective film 9 as shown in FIG. 1 (FIG. 3D).
保護膜９を形成した後、プラズマＣＶＤ法によって、全
面にＰ（リン）をドープしたｎ型ａ−３ｉ層（層厚５０
０〜１５００＾）を堆積した。このｎ型ａ−３ｉ層は、
後にコンタクト層１０，１０となる。このｎ型ａ−Ｓ１
層と前述のａ−Ｓｉ（ｉ）層とを同時にパターニングし
、半導体層８及びコンタクト層１０，１０を形成した（
第３Ｅ図）。この段階では２つのコンタクト層１０．１
０は半導体層８上でつながっている。After forming the protective film 9, an n-type a-3i layer (layer thickness: 50 mm) doped with P (phosphorus) on the entire surface is formed by plasma CVD.
0~1500^) was deposited. This n-type a-3i layer is
This will later become contact layers 10, 10. This n-type a-S1
The layer and the aforementioned a-Si(i) layer were simultaneously patterned to form a semiconductor layer 8 and contact layers 10, 10 (
Figure 3E). At this stage two contact layers 10.1
0 are connected on the semiconductor layer 8.
更に、スッパッタリングによりＭｏ金属層（層厚２００
０〜３０００Ａ）を堆積し、パターニングを行ってソー
ス電極１１、ドレイン電極１３、及びソースバス配線１
２を形成した（第３Ｆ図）。Furthermore, a Mo metal layer (layer thickness 200 mm) was formed by sputtering.
0 to 3000A) and patterning to form the source electrode 11, drain electrode 13, and source bus wiring 1.
2 was formed (Figure 3F).
Ｍｏ金属層のパターニングと同時に保護膜９上のｎ型ａ
−８ｆ層も除去され、２つのコンタクト層１０．１０に
分割される。２つのコンタクト層１０．１０はドレイン
電極１３及びソース電極１１と、半導体層８との間のオ
ーミックコンタクトをとるために設けられる。At the same time as patterning the Mo metal layer, the n-type a on the protective film 9 is
The -8f layer is also removed and split into two contact layers 10.10. Two contact layers 10.10 are provided to establish ohmic contact between the drain electrode 13 and source electrode 11 and the semiconductor layer 8.
最後に、ゲート絶縁膜７上にＩＴＯから成る絵素電極１
４を形成した。絵素電極１４はドレイン電極１３に一部
重畳されるように形成した。Finally, a picture element electrode 1 made of ITO is placed on the gate insulating film 7.
4 was formed. The picture element electrode 14 was formed so as to partially overlap the drain electrode 13.
本実施例では下部ゲート配線１９及び下部ゲート電極４
はＡＩ金ｒｆ！４層から戊るので、ゲートバス配線３及
びゲート電極２全体の抵抗が小さくなり、同一ゲートバ
ス配線３上に接続された絵素電極によって表示される絵
素の、輝度傾斜の問題が解決されている。In this embodiment, the lower gate wiring 19 and the lower gate electrode 4
is AI gold rf! Since it is separated from the four layers, the resistance of the gate bus wiring 3 and the gate electrode 2 as a whole becomes small, and the problem of brightness gradient of the picture elements displayed by the picture element electrodes connected on the same gate bus wiring 3 is solved. ing.
ＡＩ金属層から成る下部ゲート配線１９及び下部ゲート
電極４は溝１７内に設けられ、その上には上部ゲート配
線２０及び上部ゲート電極５、並びに陽極酸化膜６が形
成されている。そのため、下部ゲート配線１９及び下部
ゲート電極４と同じ幅の上部ゲート配線２０及び上部ゲ
ート電極５を形成することができる。従って、ゲートバ
ス配線３及びゲート電極２の幅を小さくすることが可能
となり、表示画面の開口率を大きくすることができる。A lower gate wiring 19 and a lower gate electrode 4 made of an AI metal layer are provided in the groove 17, and an upper gate wiring 20, an upper gate electrode 5, and an anodic oxide film 6 are formed thereon. Therefore, the upper gate wiring 20 and the upper gate electrode 5 can be formed to have the same width as the lower gate wiring 19 and the lower gate electrode 4. Therefore, it is possible to reduce the width of the gate bus wiring 3 and the gate electrode 2, and it is possible to increase the aperture ratio of the display screen.
上部ゲート配線２０及び上部ゲート電極５にはＴａを用
いているため、該配線２０及び該電極５上に陽極酸化膜
６を形成することができる。陽極酸化膜６が形成されて
いると、その下に形成されているゲートバス配線３及び
ゲート電極２を後のＴＰＴ １８を形成する工程のエッ
チャントから保護することができる。Since Ta is used for the upper gate wiring 20 and the upper gate electrode 5, the anodic oxide film 6 can be formed on the wiring 20 and the electrode 5. When the anodic oxide film 6 is formed, the gate bus wiring 3 and gate electrode 2 formed thereunder can be protected from the etchant used in the subsequent step of forming the TPT 18.
また、本実施例ではＡＩ金属層とＴａ金属層とを積層し
た後、この２つの金属層のエツチングを同時に行ってい
るので、下層のＡＩ金属層に於けるヒロックの発生を防
止することができる。Furthermore, in this example, after the AI metal layer and the Ta metal layer are laminated, the etching of these two metal layers is performed simultaneously, making it possible to prevent the occurrence of hillocks in the underlying AI metal layer. .
本実施例では、陽極酸化膜６の上面は絶縁層１６の上面
に一致するように形成されているので、ゲート電極２上
に形成されるＴＰＴＩ ８の半導体層８を平面上に形成
することができる。従って、ＴＰＴ １８の信頼性が向
上する。また、ゲートバス配線２と交差するソースバス
配線１２も平面上に形成することができるので、ゲート
バス配線２とソースバス配線１２との交点に於けるリー
クの発生も低減される。In this embodiment, since the upper surface of the anodic oxide film 6 is formed to match the upper surface of the insulating layer 16, the semiconductor layer 8 of the TPTI 8 formed on the gate electrode 2 can be formed on a flat surface. can. Therefore, the reliability of TPT 18 is improved. Further, since the source bus wiring 12 that intersects with the gate bus wiring 2 can also be formed on a plane, the occurrence of leakage at the intersection between the gate bus wiring 2 and the source bus wiring 12 is also reduced.
（発明の効果）
本発明のアクティブマトリクス表示装置は、比抵抗が小
さく、幅の小さいゲートバス配線を有している。そのた
め、本発明の表示装置は高い開口率を有している。しか
も、ゲートバス配線とソースバス配線との間のリークの
発生が少ない。従って、本発明の表示装置は画像品位の
低下を生ずることなく、表示装置の大型化、高精細化に
対処し得る。(Effects of the Invention) The active matrix display device of the present invention has a gate bus wiring having a low specific resistance and a small width. Therefore, the display device of the present invention has a high aperture ratio. Furthermore, leakage between the gate bus wiring and the source bus wiring is less likely to occur. Therefore, the display device of the present invention can cope with the increase in size and definition of the display device without deteriorating the image quality.
４、 の な！ 口
第１図は本発明の表示装置に用いられるアクティブマト
リクス基板の一実施例の平面図、第２Ａ図及び第２Ｂ図
はそれぞれ第１図のＡ−Ａ線及びＢ−Ｂ線に沿った断面
図、第３Ａ図〜第３Ｇ図は第１図のアクティブマトリク
ス基板の製造工程を示す図、第４図は従来のアクティブ
マトリクス基板の平面図、第５図は第４図のＶ−Ｖ線に
沿った断面図、第６図はゲートバス配線の改良例を示す
断面図、第７図は従来のアクティブマトリクス表示装置
の断面図である。4. Don't worry! Figure 1 is a plan view of one embodiment of an active matrix substrate used in the display device of the present invention, and Figures 2A and 2B are cross sections taken along line A-A and line B-B in Figure 1, respectively. Figures 3A to 3G are diagrams showing the manufacturing process of the active matrix substrate in Figure 1, Figure 4 is a plan view of a conventional active matrix substrate, and Figure 5 is taken along line V-V in Figure 4. 6 is a sectional view showing an improved example of gate bus wiring, and FIG. 7 is a sectional view of a conventional active matrix display device.
１・・・ガラス基板、２・・・ゲート電極、３・・・ゲ
ートバス配線、４・・・下部ゲート電極、５・・・上部
ゲート電極、６・・・陽極酸化膜、７・・・ゲート絶縁
膜、８・・・半導体層、９・・・保護膜、１０・・・コ
ンタクト層、１１・・・ソース電極、１２・・・ソース
バス配線、１３・・・ドレイン電極、１４・・・絵素電
極、１６・・・絶縁層、１７・・・溝、１８・・・ＴＦ
Ｔ、１９・・・下部ゲート配線、２０・・・上部ゲート
配線。DESCRIPTION OF SYMBOLS 1... Glass substrate, 2... Gate electrode, 3... Gate bus wiring, 4... Lower gate electrode, 5... Upper gate electrode, 6... Anodic oxide film, 7... Gate insulating film, 8... Semiconductor layer, 9... Protective film, 10... Contact layer, 11... Source electrode, 12... Source bus wiring, 13... Drain electrode, 14...・Picture element electrode, 16... Insulating layer, 17... Groove, 18... TF
T, 19...lower gate wiring, 20...upper gate wiring.
第１ 圓 第２Ａ図 第２Ｂ図 ３ 第３Ａ図 第３Ｂ図 ７ ７ ４ 第３Ｃ図 第３Ｅ図 ） 第３「図 第３Ｇ図1st circle Figure 2A Figure 2B 3 Figure 3A Figure 3B 7 7 4 Figure 3C Figure 3E ) 3rd figure Figure 3G
Claims (1)
一対の基板の何れか一方の基板内面に形成された、絶縁
層と、マトリクス状に配された絵素電極と、該絵素電極
に接続された薄膜トランジスタと、該薄膜トランジスタ
に接続されたゲートバス配線と、を有するアクティブマ
トリクス表示装置であって、 該ゲートバス配線が、下部ゲート配線と上部ゲート配線
とを有し、該絶縁層に形成された溝内に、該下部ゲート
バス配線と、該上部ゲートバス配線と、該上部ゲートバ
ス配線上に設けられた絶縁膜と、が形成されているアク
ティブマトリクス表示装置。[Claims] 1. A pair of substrates, at least one of which is translucent, an insulating layer formed on the inner surface of one of the pair of substrates, and picture element electrodes arranged in a matrix. , a thin film transistor connected to the picture element electrode, and a gate bus wiring connected to the thin film transistor, the gate bus wiring having a lower gate wiring and an upper gate wiring. and an active matrix display device in which the lower gate bus wiring, the upper gate bus wiring, and an insulating film provided on the upper gate bus wiring are formed in a groove formed in the insulating layer. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22419389A JPH0820643B2 (en) | 1989-08-29 | 1989-08-29 | Active matrix display |
Applications Claiming Priority (1)
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| JP22419389A JPH0820643B2 (en) | 1989-08-29 | 1989-08-29 | Active matrix display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0385530A true JPH0385530A (en) | 1991-04-10 |
| JPH0820643B2 JPH0820643B2 (en) | 1996-03-04 |
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| JP22419389A Expired - Lifetime JPH0820643B2 (en) | 1989-08-29 | 1989-08-29 | Active matrix display |
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| JPH0820643B2 (en) | 1996-03-04 |
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