JPH0820645B2 - Active matrix display - Google Patents
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- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、低抵抗の走査線を有する大型のアクティブ
マトリクス表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a large-sized active matrix display device having scan lines with low resistance.
（従来の技術） 絶縁性基板上に絵素電極をマトリクス状に形成し、ス
イッチング素子を介して絵素電極を駆動するアクティブ
マトリクス方式は、液晶等を表示媒体として用いた表示
装置に用いられている。アクティブマトリクス方式は、
特に大型で高密度の表示を行う表示装置に用いられ、反
射型及び透過型の何れの表示装置にも用いることができ
るという利点を有している。(Prior Art) An active matrix system in which picture element electrodes are formed in a matrix on an insulating substrate and the picture element electrodes are driven through switching elements is used in a display device using liquid crystal or the like as a display medium. There is. The active matrix method is
In particular, it is used for a large-sized display device that performs high-density display, and has an advantage that it can be used for both reflective and transmissive display devices.
アクティブマトリクス表示装置には、スイッチング素
子として薄膜トランジスタ（以下では「TFT」と称す
る）が多用されている。TFTにはアモルファスシリコン
（以下では「a-Si」と称する）或いは多結晶シリコン
が、半導体材料として用いられる。第５図に従来の表示
装置に用いられるアクティブマトリクス基板のTFT40の
部分の平面図を示す。尚、第５図では重畳形成された膜
の周囲のみに斜線を施し、内部には斜線を施していな
い。第６図に第５図のVI-VI線に沿った断面図を示す。Thin film transistors (hereinafter referred to as "TFTs") are frequently used as switching elements in active matrix display devices. Amorphous silicon (hereinafter referred to as “a-Si”) or polycrystalline silicon is used for the TFT as a semiconductor material. FIG. 5 shows a plan view of a TFT 40 portion of an active matrix substrate used in a conventional display device. In FIG. 5, only the peripheries of the superposed films are shaded, and the inside is not shaded. FIG. 6 shows a sectional view taken along the line VI-VI in FIG.
このアクティブマトリクス基板は以下のようにして作
製される。ガラス基板21上にスパッタリング法により、
層厚3000〜4000ÅのTa金属が堆積され、フォトリソグラ
フィ法及びエッチングにより、ゲートバス配線23がパタ
ーン形成される。TFT40のゲート電極22はゲートバス配
線23の一部として形成され、ゲートバス配線23より幅が
大きくされている。ゲート電極22及びゲートバス配線23
の表面が陽極酸化され、ゲート絶縁膜として機能する陽
極酸化膜24が形成される。This active matrix substrate is manufactured as follows. By the sputtering method on the glass substrate 21,
Ta metal having a layer thickness of 3000 to 4000 Å is deposited, and the gate bus wiring 23 is patterned by photolithography and etching. The gate electrode 22 of the TFT 40 is formed as a part of the gate bus line 23 and has a width larger than that of the gate bus line 23. Gate electrode 22 and gate bus wiring 23
Is anodized to form an anodized film 24 that functions as a gate insulating film.
次に、基板21の全面にプラズマCVD法により、層厚200
0〜4000Åの窒化シリコン（以下では「SiNX」と称す
る）から成るゲート絶縁膜25が形成される。更に基板全
面に、後に半導体層26となるa-Si（ｉ）層（層厚100〜3
000Å）、及び後に絶縁層27となるSiNX層（層厚2000〜3
000Å）が順次堆積される。次に、上記SiNX層が所定の
形状にパターニングされ、ゲート電極22の上方のみを残
して絶縁層27が形成される。Next, a layer thickness of 200 is formed on the entire surface of the substrate 21 by the plasma CVD method.
A gate insulating film 25 made of 0 to 4000 Å silicon nitride (hereinafter referred to as “SiN X ”) is formed. Further, on the entire surface of the substrate, an a-Si (i) layer (layer thickness 100 to 3 to be the semiconductor layer 26 later is formed.
000Å), and SiN X layer (layer thickness 2000 to 3 that will later become the insulating layer 27)
000Å) are deposited in sequence. Next, the SiN x layer is patterned into a predetermined shape, and the insulating layer 27 is formed leaving only the upper part of the gate electrode 22.
絶縁層27を覆って全面に、後にコンタント層28となる
Ｐ（リン）をドープしたa-Si（n+）層（層厚300〜2000
Å）が、プラズマCVD法により堆積される。次に、上述
のa-Si（ｉ）層及びa-Si（n+）層が同時に所定の形状に
パターニングされ、半導体層26及びコンタクト層28が形
成される。この時点ではコンタクト層28は、絶縁層27上
で連続している。An a-Si (n + ) layer (layer thickness 300 to 2000) that covers the insulating layer 27 and is doped with P (phosphorus) to be the contact layer 28 later is formed.
Å) is deposited by the plasma CVD method. Next, the a-Si (i) layer and the a-Si (n + ) layer described above are simultaneously patterned into a predetermined shape to form the semiconductor layer 26 and the contact layer 28. At this point, the contact layer 28 is continuous on the insulating layer 27.
この基板の全面にMo、Ti、Al等の金属が2000〜10000
Åの厚さに堆積され、この金属層がエッチングによりパ
ターニングされて、ソース電極29、及びドレイン電極31
が形成される。このとき、絶縁層27上ではコンタクト層
28も同時にエッチング除去され、ソース電極29の下方の
部分と、ドレイン電極31の下方の部分とに分割される。
以上のようにしてTFT40が形成される。次に、スパッタ
リングにより基板全面に、ITO膜が堆積される。このITO
膜が所定の形状にパターニングされ、絵素電極32が形成
される。Metals such as Mo, Ti, and Al are on the entire surface of this substrate from 2000 to 10000.
The metal layer is deposited to a thickness of Å, and this metal layer is patterned by etching to form the source electrode 29 and the drain electrode 31.
Is formed. At this time, the contact layer is formed on the insulating layer 27.
28 is also removed by etching at the same time and divided into a portion below the source electrode 29 and a portion below the drain electrode 31.
The TFT 40 is formed as described above. Next, an ITO film is deposited on the entire surface of the substrate by sputtering. This ITO
The film is patterned into a predetermined shape to form the pixel electrode 32.
多数のこのようなTFT40が、ゲートバス配線23上に形
成され、アクティブマトリクス基板が構成されている。
ソースバス配線30はゲートバス配線23に直交して設けら
れ、ゲートバス配線23の方向に対して直角方向に並ぶそ
れぞれのTFT40のソース電極29に接続されている。A large number of such TFTs 40 are formed on the gate bus line 23 to form an active matrix substrate.
The source bus line 30 is provided orthogonal to the gate bus line 23, and is connected to the source electrodes 29 of the respective TFTs 40 arranged in a direction perpendicular to the direction of the gate bus line 23.
第７図に第５図の基板を用いたアクティブマトリクス
表示装置の断面図を示す。第７図では簡単のために、TF
T40を構成している膜、電極等の一部を省略して描かれ
ている。ガラス基板21上にTFT40、絵素電極32等が形成
されたアクティブマトリクス基板に対向して、ガラス基
板41が設けられている。ガラス基板41上には対向電極42
が形成されている。２つの基板21及び41の間には、液晶
43が封入されている。絵素電極32と対向電極42との間に
電圧が印加され、液晶43中の液晶分子の配向変換が行わ
れる。FIG. 7 shows a sectional view of an active matrix display device using the substrate of FIG. In Figure 7, for simplicity, TF
Some of the films, electrodes, and so on that make up T40 are omitted. A glass substrate 41 is provided so as to face an active matrix substrate having a TFT 40, pixel electrodes 32, etc. formed on the glass substrate 21. Counter electrode 42 on glass substrate 41
Are formed. Between the two substrates 21 and 41 is a liquid crystal
43 is enclosed. A voltage is applied between the pixel electrode 32 and the counter electrode 42, and the orientation of the liquid crystal molecules in the liquid crystal 43 is changed.
このようなアクティブマトリクス表示装置では、走査
信号がゲートバス配線23に順次入力され、これに対応す
るソースバス配線30に画像信号が入力され、絵素電極32
が駆動される。ゲートバス配線23及びソースバス配線30
の交点は、例えば480×640の絵素を有する表示装置で
は、307200箇所にも達する。この多数の交点のうち、一
箇所にでもゲートバス配線23及びソースバス配線30の間
のリークが生じると、該リーク箇所を交点とする十字型
のライン欠陥が生じる。このようなライン欠陥は画像品
位を著しく低下させ、表示装置の歩留りを低下させる。In such an active matrix display device, scanning signals are sequentially input to the gate bus lines 23, image signals are input to the corresponding source bus lines 30, and the pixel electrodes 32
Is driven. Gate bus wiring 23 and source bus wiring 30
For example, in a display device having 480 × 640 picture elements, the number of intersections reaches 307200 points. If a leak occurs between the gate bus wiring 23 and the source bus wiring 30 even at one of the many intersections, a cross-shaped line defect having the leakage location as the intersection occurs. Such line defects significantly deteriorate the image quality and the yield of the display device.
上述の表示装置では、ゲートバス配線23及びソースバ
ス配線30の間を確実に絶縁するため、陽極酸化膜24の形
成が可能なTa金属がゲートバス配線23に用いられてい
る。しかも、Ta金属でゲートバス配線23を形成すると、
ゲートバス配線23の側面はなだらかな傾斜を持ったテー
パ状に形成される。そのため、ゲートバス配線23上に交
差するソースバス配線30が段切れを起こし難いという利
点がある。In the above-described display device, Ta metal capable of forming the anodic oxide film 24 is used for the gate bus wiring 23 in order to ensure insulation between the gate bus wiring 23 and the source bus wiring 30. Moreover, when the gate bus wiring 23 is formed of Ta metal,
The side surface of the gate bus wiring 23 is formed in a tapered shape having a gentle slope. Therefore, there is an advantage that the source bus line 30 that intersects with the gate bus line 23 is unlikely to be disconnected.
（発明が解決しようとする課題） ところが、ゲートバス配線23に用いられているTa金属
は比抵抗が大きいため、長いゲートバス配線23を有する
大型の精細な表示を行う表示装置では、走査信号が減衰
してしまう。そのため、ゲートバス配線23の走査信号の
入力部の近くに接続される絵素では充分な輝度が得られ
るが、該入力部から遠くに接続される絵素では充分な輝
度が得られなくなる。従って、同一のゲートバス配線23
上の絵素の列に、走査信号の入力部に近い方から遠い方
にかけて、輝度傾斜が生じることとなる。このような輝
度傾斜により、画面上の表示が不均一となる。(Problems to be Solved by the Invention) However, since Ta metal used for the gate bus line 23 has a large specific resistance, in a large-sized display device having a long gate bus line 23 for fine display, the scanning signal is Will decay. Therefore, while the picture element connected near the scanning signal input section of the gate bus line 23 can obtain sufficient luminance, the picture element connected far from the input section cannot obtain sufficient luminance. Therefore, the same gate bus wiring 23
A luminance gradient is generated in the upper row of picture elements from the side closer to the scanning signal input portion to the side farther from the scanning signal input portion. Due to such a brightness gradient, the display on the screen becomes uneven.
このような欠点を解消するために、ゲートバス配線23
をA1金属層上にTa金属層を重ねた２層構造とすることが
考えられる。A1金属はTaよりも比抵抗が小さいので、上
述の欠点は解消される。しかもTa金属層上には陽極酸化
膜24を形成し得る。このような２層構造を有するゲート
バス配線23は、A1金属とTa金属とが順に積層された後、
エッチングによって同時にパターニングされる。このよ
うにして作製されたゲートバス配線23の断面図を第８図
に示す。第８図に示すように、A1金属層33とTa金属層34
とのエッチング速度の違いにより、ゲートバス配線23の
断面は逆テーパ状に形成されている。即ち、A1金属層33
のエッチング速度はTa金属層34のそれに比べて大きいた
め、このような形状となる。In order to eliminate such defects, gate bus wiring 23
It is conceivable to have a two-layer structure in which the Ta metal layer is overlaid on the A1 metal layer. Since the A1 metal has a smaller specific resistance than Ta, the above-mentioned drawbacks are eliminated. Moreover, the anodic oxide film 24 can be formed on the Ta metal layer. In the gate bus wiring 23 having such a two-layer structure, after A1 metal and Ta metal are sequentially stacked,
Simultaneously patterned by etching. A cross-sectional view of the gate bus wiring 23 thus manufactured is shown in FIG. As shown in FIG. 8, A1 metal layer 33 and Ta metal layer 34
The cross section of the gate bus line 23 is formed in an inverted taper shape due to the difference in etching rate between the gate bus line 23 and the gate bus line 23. That is, the A1 metal layer 33
Since the etching rate of is higher than that of the Ta metal layer 34, it has such a shape.
ゲートバス配線23が逆テーパ状となると、ゲートバス
配線23上の全面に形成されるゲート絶縁膜25はゲートバ
ス配線23を完全に被覆し得ない。ゲートバス配線23の被
覆が不完全であると、後の例えばTFTの形成工程で用い
られるエッチャントによって、ゲートバス配線23が侵食
される。このような侵食が発生すると、ゲートバス配線
23の絶縁耐圧の低下や剥離につながる。When the gate bus line 23 has an inverse tapered shape, the gate insulating film 25 formed on the entire surface of the gate bus line 23 cannot completely cover the gate bus line 23. If the covering of the gate bus wiring 23 is incomplete, the gate bus wiring 23 is eroded by an etchant used in a subsequent TFT forming process, for example. When such erosion occurs, gate bus wiring
23 will result in lowering of the dielectric strength and peeling.
このような欠点を解消するために、第９図に示すよう
に、ゲートバス配線23を比抵抗の小さいA1金属等から成
る下部ゲート配線33と、下部ゲート配線33を被覆し、Ta
金属から成る上部ゲート配線34とによって構成すること
が考えられる。このような構成によれば、比抵抗の小さ
い下部ゲート配線33によって前述の不均一表示の発生が
防止される。ゲートバス配線23の断面形状が逆テーパ状
となることもない。In order to eliminate such a defect, as shown in FIG. 9, the gate bus wiring 23 is covered with the lower gate wiring 33 made of A1 metal or the like having a low specific resistance and the lower gate wiring 33.
It may be considered to be configured by the upper gate wiring 34 made of metal. According to such a configuration, the lower gate wiring 33 having a low specific resistance prevents the above-mentioned non-uniform display from occurring. The cross-sectional shape of the gate bus wiring 23 does not have an inverse tapered shape.
ところが、このような２層構造を有するゲートバス配
線を形成するには、２度のパターン形成を行う必要があ
る。そのために製造コストが高くなるという新たな問題
点が生じる。更に、このような２層構造を有するゲート
バス配線23では、上部ゲート配線34の幅は下部ゲート配
線33より１〜５μｍ大きくされ、上部ゲート配線34は下
部ゲート配線33を完全に被覆して形成されることが必要
である。なぜなら、Ta金属の上部ゲート配線34をパター
ン形成する工程では、Ta金属のエッチング速度よりもA1
のそれの方が遥かに大きいからである。このようにゲー
トバス配線23の幅が大きくなると、表示画面全体に対し
てゲートバス配線の占める割合が大きくなり、開口率が
低下する。開口率が低下すると表示画面が暗くなるとい
う問題点が生じる。However, in order to form such a gate bus wiring having a two-layer structure, it is necessary to perform pattern formation twice. Therefore, a new problem arises that the manufacturing cost becomes high. Further, in the gate bus wiring 23 having such a two-layer structure, the width of the upper gate wiring 34 is made larger than the lower gate wiring 33 by 1 to 5 μm, and the upper gate wiring 34 is formed by completely covering the lower gate wiring 33. Needs to be done. This is because, in the step of patterning the upper gate wiring 34 of Ta metal, A1 is faster than the etching rate of Ta metal.
Because it is much larger. When the width of the gate bus line 23 is increased as described above, the ratio of the gate bus line to the entire display screen is increased and the aperture ratio is reduced. When the aperture ratio is lowered, there is a problem that the display screen becomes dark.
本発明は上述の問題点を解決するものであり、本発明
の目的は、比抵抗の小さいゲート配線を有し、開口率が
低下しないアクティブマトリクス表示装置を提供するこ
とである。The present invention solves the above-mentioned problems, and an object of the present invention is to provide an active matrix display device which has a gate wiring with a small specific resistance and which does not reduce the aperture ratio.
（課題を解決するための手段） 本発明に係るアクティブマトリクス表示装置は、一対
の絶縁性基板と、該一対の基板の何れか一方の基板内面
にマトリクス状に配列された絵素電極と、該絵素電極の
間に並行する走査線とを有するものである。該走査線
は、第１の金属層と第２の金属層とが交互に積層された
積層構造を有し、該第１の金属層のエッチング速度は該
第２の金属層のエッチング速度より大きく、該第１の金
属層の比抵抗は該第２の金属層の比抵抗より小さく設定
されており、該走査線の断面形状は、そのエッチング処
理によりその下側ほど外側に広がったテーパ状となって
いる。そのことにより上記目的が達成される。(Means for Solving the Problem) An active matrix display device according to the present invention includes a pair of insulating substrates, pixel electrodes arranged in a matrix on the inner surface of one of the pair of substrates, and And scanning lines parallel to each other between the pixel electrodes. The scan line has a laminated structure in which first metal layers and second metal layers are alternately laminated, and an etching rate of the first metal layer is higher than an etching rate of the second metal layer. The specific resistance of the first metal layer is set to be smaller than the specific resistance of the second metal layer, and the cross-sectional shape of the scanning line is a tapered shape in which the lower side thereof is expanded outward by the etching process. Has become. Thereby, the above object is achieved.
（作用） この発明においては、積層構造の走査線を構成する第
１及び第２の金属膜のうちの第１の金属膜を、その比抵
抗が該第２の金属層の比抵抗より小さいものとしている
ため、走査線の抵抗が低減されることとなり、これによ
り均一な表示画面が得られる。(Operation) In the present invention, the first metal film of the first and second metal films forming the scanning line of the laminated structure has a specific resistance smaller than that of the second metal layer. Therefore, the resistance of the scanning line is reduced, and thus a uniform display screen can be obtained.
また、エッチング速度が異なる第１及び第２の金属膜
を積層してなる走査線の断面形状が、そのエッチング処
理によりその下側ほど外側に広がったテーパ状となって
いるため、この走査線上に形成される絶縁膜が走査線を
完全に被覆することとなり、後工程，例えばスイッチン
グ素子のエッチング工程に用いられるエッチャントによ
り走査線が侵食されるのを防止することができ、また上
記走査線の断面形状を裾広がりのテーパ状とするための
エッチング処理も、第１及び第２の金属層のエッチング
速度の違いを利用して簡単に、つまりエッチング条件を
処理中に変えることなく行うことができる。In addition, since the cross-sectional shape of the scanning line formed by stacking the first and second metal films having different etching rates is tapered toward the outer side toward the lower side due to the etching process, the scanning line is formed on this scanning line. The formed insulating film completely covers the scanning line, which can prevent the scanning line from being eroded by an etchant used in a later step, for example, the etching step of the switching element, and the cross section of the scanning line. The etching treatment for making the shape into a tapered shape with a widened bottom can also be performed easily by utilizing the difference in the etching rates of the first and second metal layers, that is, without changing the etching conditions during the treatment.
さらに、走査線の断面形状が裾広がりのテーパ状とな
っているため、走査線の配置部分での段差がなくなり、
この走査線上にこれと交差するよう形成される配線層の
断線がなくなる。Furthermore, since the cross-sectional shape of the scanning line is a tapered shape with a widened hem, there is no step at the position where the scanning line is arranged,
The disconnection of the wiring layer formed so as to intersect with this scanning line is eliminated.
（実施例） まず、本発明の基本原理について第４図を用いて説明
する。(Example) First, the basic principle of the present invention will be described with reference to FIG.
第４図に示すように、本発明のアクティブマトリクス
表示装置では、走査線は第１の金属膜35と第２の金属膜
36とが交互に積層された積層構造を有している。第１の
金属層35は第２の金属層36より比抵抗が小さいので走査
線全体の抵抗は低減される。これにより、均一な表示画
面が得られる。また、第２の金属層36のエッチング速度
は第１の金属層35のエッチング速度より小さい。エッチ
ング速度の異なる金属層を交互に重畳した後、エッチン
グによって走査線のパターニングを行うと、走査線の断
面形状は、基板21上から遠ざかるに従って幅が狭くされ
たテーパ状となる。走査線の断面形状がテーパ状である
と、走査線の配置部分での段差がなくなり、走査線上に
形成される絶縁膜は、該走査線に完全に被覆することと
なる。走査線の被覆が完全であると、後の工程，例えば
スイッチング素子の形成工程に用いられるエッチャント
によって、走査線が侵食されるのを防止し得る。As shown in FIG. 4, in the active matrix display device of the present invention, the scanning lines are composed of the first metal film 35 and the second metal film 35.
It has a laminated structure in which 36 and 36 are alternately laminated. Since the first metal layer 35 has a smaller specific resistance than the second metal layer 36, the resistance of the entire scanning line is reduced. As a result, a uniform display screen can be obtained. The etching rate of the second metal layer 36 is lower than the etching rate of the first metal layer 35. When the scanning lines are patterned by etching after alternately superposing the metal layers having different etching rates, the cross-sectional shape of the scanning lines becomes a tapered shape in which the width becomes narrower as the distance from the substrate 21 increases. When the cross-sectional shape of the scanning line is tapered, there is no step at the portion where the scanning line is arranged, and the insulating film formed on the scanning line completely covers the scanning line. A perfect scan line coverage may prevent the scan lines from being eroded by etchants used in subsequent steps, such as switching element formation.
また、走査線の配置部分での段差がなくなるので、こ
の走査線上にこれと交差するよう形成される配線層の断
線がなくなる。Further, since there is no step at the portion where the scanning line is arranged, there is no disconnection of the wiring layer formed on this scanning line so as to intersect with it.
以下、本発明の実施例について説明する。 Examples of the present invention will be described below.
第１図に本発明の表示装置の１実施例に用いられるア
クティブマトリクス基板の平面図を示す。尚、第１図で
は重畳形成された膜の周囲のみに斜線を施し、内部には
斜線を施していない。第２図に第１図のII-II線に沿っ
た断面図を示す。第3A図〜第3F図に第１図のアクティブ
マトリクス基板の製造工程を示す。FIG. 1 shows a plan view of an active matrix substrate used in one embodiment of the display device of the present invention. Incidentally, in FIG. 1, only the peripheries of the superposed films are shaded, and the inside is not shaded. FIG. 2 shows a sectional view taken along the line II-II in FIG. 3A to 3F show the manufacturing process of the active matrix substrate of FIG.
本実施例を製造工程に従って説明する。ガラス基板１
上に３層のTa金属層５と、２層のA1金属層４とをスパッ
タリング法により、交互に連続して堆積した。最上層は
Ta金属層５である。Ta金属層５及びA1金属層４の１層当
りの層厚は50〜300Åである。最上層のTa金属層５上に
所定の形状のフォトレジスト膜からなるマスクを形成し
た。このマスクを用いてエッチングを行い、第１図に示
す形状のゲートバス配線３を形成した（第3A図）。この
エッチングにより、ゲートバス配線３の断面形状は、基
板１から遠ざかるにつれて幅が小さくされたテーパ状と
なる。尚、第１図に示すように、TFT50のゲート電極２
は、ゲートバス配線３の一部として形成される。ゲート
電極２となる部分の幅は、ゲートバス配線３のゲート電
極２以外の部分の幅に比べ大きくされている。This embodiment will be described according to the manufacturing process. Glass substrate 1
Three Ta metal layers 5 and two A1 metal layers 4 were alternately and continuously deposited on the top by a sputtering method. The top layer
The Ta metal layer 5. The layer thickness of each of the Ta metal layer 5 and the A1 metal layer 4 is 50 to 300Å. A mask made of a photoresist film having a predetermined shape was formed on the uppermost Ta metal layer 5. Etching was performed using this mask to form the gate bus wiring 3 having the shape shown in FIG. 1 (FIG. 3A). By this etching, the cross-sectional shape of the gate bus wiring 3 becomes a taper shape in which the width becomes smaller as the distance from the substrate 1 increases. As shown in FIG. 1, the gate electrode 2 of the TFT50
Are formed as a part of the gate bus line 3. The width of the portion to be the gate electrode 2 is larger than the width of the portion of the gate bus line 3 other than the gate electrode 2.
次に、ゲートバス配線３の陽極酸化を行い、ゲートバ
ス配線３の最上層のTa金属層５をTa2O5とした。この
時、ゲートバス配線３の側面に露出しているTa金属層５
も同時に陽極酸化される。Ta金属層５の陽極酸化によ
り、ゲートバス配線３の上面及び側面には陽極酸化膜６
が形成される（第３図Ｂ）。陽極酸化膜６はゲート絶縁
膜として機能する。また、Ta2O5から成る陽極酸化膜６
は耐エッチング性に優れているので、後のエッチング工
程でゲートバス配線３を保護する役割も果たすことがで
きる。Next, the gate bus line 3 was anodized, and the uppermost Ta metal layer 5 of the gate bus line 3 was changed to Ta 2 O 5 . At this time, the Ta metal layer 5 exposed on the side surface of the gate bus line 3
Is also anodized at the same time. Due to the anodic oxidation of the Ta metal layer 5, the anodic oxide film 6 is formed on the upper and side surfaces of the gate bus wiring 3.
Are formed (FIG. 3B). The anodic oxide film 6 functions as a gate insulating film. Also, the anodic oxide film 6 made of Ta 2 O 5
Since it has excellent etching resistance, it can also play a role of protecting the gate bus line 3 in a later etching step.
更に、基板１の全面にプラズマCVD法により、SiNXか
ら成るゲート絶縁膜７（層厚2000〜5000Å）を形成し
た。次に、基板１の全面に、後に半導体層８となるa-Si
（ｉ）層（層厚300〜1000Å）、及び後に絶縁層９とな
るSiNX層（層厚500〜2000Å）を順次堆積させた。後に
絶縁層９となる上記SiNX層を所定の形状にパターニング
し、ゲート電極２の上方のみを残して絶縁層９を形成し
た（第3C図）。Further, a gate insulating film 7 (layer thickness 2000 to 5000Å) made of SiN X was formed on the entire surface of the substrate 1 by the plasma CVD method. Next, on the entire surface of the substrate 1, a-Si which will be the semiconductor layer 8 later is formed.
The layer (i) (layer thickness 300 to 1000Å) and the SiN X layer (layer thickness 500 to 2000Å) which will later become the insulating layer 9 were sequentially deposited. The SiN X layer, which will later become the insulating layer 9, was patterned into a predetermined shape, and the insulating layer 9 was formed leaving only the upper part of the gate electrode 2 (FIG. 3C).
絶縁層９を覆って全面に、後にコンタクト層10となる
Ｐ（リン）をドープしたa-Si（n+）層（層厚500〜1500
Å）を、プラズマCVD法により堆積した。次に、上述のa
-Si（ｉ）層及びa-Si（n+）層を所定の形状にパターニ
ングし、半導体層８及びコンタクト層10を形成した（第
3D図）。コンタクト層10は半導体層８と、後に形成され
るソース電極11及びドレイン電極13とのオーミックコン
タクトのために設けられる。この時点ではコンタクト層
10は、絶縁層９上で連続している。An a-Si (n + ) layer (layer thickness 500 to 1500) that covers the insulating layer 9 and is doped with P (phosphorus) to be the contact layer 10 later is formed.
Å) was deposited by the plasma CVD method. Then, above a
The -Si (i) layer and the a-Si (n + ) layer are patterned into a predetermined shape to form the semiconductor layer 8 and the contact layer 10 (first
3D diagram). The contact layer 10 is provided for ohmic contact between the semiconductor layer 8 and the source electrode 11 and the drain electrode 13 which will be formed later. Contact layer at this point
10 is continuous on the insulating layer 9.
この基板の全面にMo金属層（層厚2000〜3000Å）を堆
積し、このMo金属層をエッチングによりパターニングし
て、ソース電極11及びドレイン電極13を形成した。この
時、絶縁層９上ではコンタクト層10も同時にエッチング
除去され、ソース電極11の下方の部分と、ドレイン電極
13の下方の部分とに分割される（第3E図）。また、第１
図に示すソースバス配線12もこの時に同時に形成され
る。ソースバス配線12はゲート絶縁膜７及び陽極酸化膜
６を介して、ゲートバス配線３と交差することになる。A Mo metal layer (layer thickness 2000 to 3000Å) was deposited on the entire surface of this substrate, and the Mo metal layer was patterned by etching to form a source electrode 11 and a drain electrode 13. At this time, the contact layer 10 is also etched and removed on the insulating layer 9, and the portion below the source electrode 11 and the drain electrode are removed.
It is divided into 13 and the lower part (Fig. 3E). Also, the first
The source bus line 12 shown in the figure is also formed at this time. The source bus line 12 crosses the gate bus line 3 through the gate insulating film 7 and the anodic oxide film 6.
次に、スパッタリングにより基板１の全面に、ITO膜
を堆積させた。このITO膜が所定の形状にパターニング
され、絵素電極14が形成され（第3F図）、アクティブマ
トリクス基板が作製される。Next, an ITO film was deposited on the entire surface of the substrate 1 by sputtering. This ITO film is patterned into a predetermined shape, the pixel electrodes 14 are formed (FIG. 3F), and the active matrix substrate is manufactured.
本実施例では、ゲートバス配線３は比抵抗の小さいA1
金属層４と、Ta金属層５とが重畳された積層構造を有し
ているので、ゲートバス配線３の抵抗は低減されてい
る。従って、本実施例では同一ゲートバス配線３に接続
された絵素電極14によって表示される絵素の列に、輝度
傾斜は生じない。従って、均一な表示画面が得られる。In this embodiment, the gate bus wiring 3 is A1 having a small specific resistance.
Since it has a laminated structure in which the metal layer 4 and the Ta metal layer 5 are superposed, the resistance of the gate bus wiring 3 is reduced. Therefore, in this embodiment, no luminance gradient is generated in the column of picture elements displayed by the picture element electrodes 14 connected to the same gate bus line 3. Therefore, a uniform display screen can be obtained.
本実施例のゲートバス配線３の上には、Ta金属層５を
陽極酸化して得られる陽極酸化膜６が形成されている。
また、ゲートバス配線３の断面形状は、基板１上から遠
ざかるに従って幅が小さくされたテーパ状である。この
ようにゲートバス配線３の断面形状がテーパ状である
と、陽極酸化膜６を介してゲートバス配線３上に形成さ
れるゲート絶縁膜７は、ゲートバス配線３及び陽極酸化
膜６を確実に被覆し得る。ゲート絶縁膜７の被覆が確実
であること、及び陽極酸化膜６を形成し得ることによっ
て、後の例えばTFT50の形成工程で使用されるエッチャ
ントによって、ゲートバス配線３が侵食されるのを防止
し得る。また、ソースバス配線12とゲートバス配線との
間のリークも防がれる。更に、ゲートバス配線３の断面
形状がテーパ状であると、ゲートバス配線３と交差する
ソースバス配線12の段切れが防止される。An anodized film 6 obtained by anodizing the Ta metal layer 5 is formed on the gate bus line 3 of this embodiment.
In addition, the cross-sectional shape of the gate bus wiring 3 is a tapered shape whose width is reduced as the distance from the substrate 1 increases. When the gate bus wiring 3 has a tapered cross-sectional shape in this way, the gate insulating film 7 formed on the gate bus wiring 3 via the anodic oxide film 6 ensures that the gate bus wiring 3 and the anodic oxide film 6 are formed. Can be coated. The reliable coverage of the gate insulating film 7 and the ability to form the anodic oxide film 6 prevent the gate bus line 3 from being eroded by an etchant used in a later step of forming the TFT 50, for example. obtain. Also, leakage between the source bus line 12 and the gate bus line can be prevented. Furthermore, when the gate bus wiring 3 has a tapered cross-sectional shape, disconnection of the source bus wiring 12 that intersects with the gate bus wiring 3 is prevented.
（発明の効果） 本発明のアクティブマトリクス表示装置は、比抵抗の
小さい走査線を有しているので、均一な表示画面を有す
る表示装置が得られる。また、本発明の表示装置では走
査線の幅を大きくする必要がないので、開口率の低下も
生じない。また、エッチング速度が異なる第１及び第２
の金属膜を積層してなる走査線の断面形状が、そのエッ
チング処理によりその下側ほど外側に広がったテーパ状
となっているため、走査線の配置部分での段差がなくな
ることとなり、走査線上に形成される絶縁膜のカバレッ
ジがよくなって、後工程の処理による走査線の侵食をな
くすことができ、また走査線上での他の配線層の断線を
回避できる。また上記走査線の断面形状を裾広がりのテ
ーパ状とするためのエッチング処理も、第１及び第２の
金属層のエッチング速度の違いを利用して簡単に、つま
りエッチング条件を処理中に変えることなく行うことが
できる。従って、本発明によれば均一で明るい表示画面
を有する表示装置が得られ、表示装置の歩留りも向上す
る。更に、表示装置の大型化、精細化にも対処し得る。(Effect of the Invention) Since the active matrix display device of the present invention has the scanning lines with a low specific resistance, a display device having a uniform display screen can be obtained. Further, in the display device of the present invention, it is not necessary to increase the width of the scanning line, so that the aperture ratio does not decrease. Also, the first and second etching rates are different.
Since the cross-sectional shape of the scanning line formed by stacking the metal films is tapered so that the lower side of the scanning line spreads outward due to the etching process, there will be no step at the scanning line arrangement part, The coverage of the insulating film formed on the substrate can be improved, so that the erosion of the scanning line due to the processing in the subsequent process can be eliminated, and the disconnection of other wiring layers on the scanning line can be avoided. Further, the etching process for making the cross-sectional shape of the scanning line into a tapered shape with a widened hem can be easily performed by utilizing the difference in the etching rates of the first and second metal layers, that is, the etching conditions can be changed during the process. Can be done without. Therefore, according to the present invention, a display device having a uniform and bright display screen can be obtained, and the yield of the display device is also improved. Further, it is possible to deal with the increase in size and definition of the display device.
第１図は本発明のアクティブマトリクス表示装置の１実
施例に用いられるアクティブマトリクス基板の平面図、
第２図は第１図のII-II線に沿った断面図、第3A図〜第3
F図は第２図の基板の製造工程を示す図、第４図は本発
明表示装置の走査線の断面構成の説明図、第５図は従来
のアクティブマトリクス基板の平面図、第６図は第５図
のVI-VI線に沿った断面図、第７図は従来のアクティブ
マトリクス表示装置の断面図、第８図は２層構造を有す
るゲートバス配線の断面図、第９図はゲートバス配線の
改良例の断面図である。 １……ガラス基板、２……ゲート電極、３……ゲートバ
ス配線、４……A1金属層、５……Ta金属層、６……陽極
酸化膜、７……ゲート絶縁膜、８……半導体層、11……
ソース電極、12……ソースバス配線、13……ドレイン電
極、14……絵素電極、50……TFT。FIG. 1 is a plan view of an active matrix substrate used in one embodiment of an active matrix display device of the present invention,
FIG. 2 is a sectional view taken along the line II-II in FIG. 1, and FIGS. 3A to 3
FIG. F is a diagram showing a manufacturing process of the substrate of FIG. 2, FIG. 4 is an explanatory diagram of a sectional structure of a scanning line of the display device of the present invention, FIG. 5 is a plan view of a conventional active matrix substrate, and FIG. 5 is a sectional view taken along line VI-VI in FIG. 5, FIG. 7 is a sectional view of a conventional active matrix display device, FIG. 8 is a sectional view of a gate bus wiring having a two-layer structure, and FIG. 9 is a gate bus. It is sectional drawing of the example of an improvement of wiring. 1 ... Glass substrate, 2 ... Gate electrode, 3 ... Gate bus wiring, 4 ... A1 metal layer, 5 ... Ta metal layer, 6 ... Anodic oxide film, 7 ... Gate insulating film, 8 ... Semiconductor layer, 11 ……
Source electrode, 12 …… source bus wiring, 13 …… drain electrode, 14 …… picture element electrode, 50 …… TFT.
Claims (1)
か一方の基板内面にマトリクス状に配列された絵素電極
と、該絵素電極の間に並行する走査線と、を有するアク
ティブマトリクス表示装置であって、 該走査線は、第１の金属層と第２の金属層とが交互に積
層された積層構造を有し、 該第１の金属層のエッチング速度は該第２の金属層のエ
ッチング速度より大きく、該第１の金属層の比抵抗は該
第２の金属層の比抵抗より小さく設定されており、 該走査線の断面形状は、そのエッチング処理によりその
下側ほど外側に広がったテーパ状となっているアクティ
ブマトリクス表示装置。1. A pair of insulating substrates, a pixel electrode arrayed in a matrix on the inner surface of one of the pair of substrates, and a scanning line parallel between the pixel electrodes. In the active matrix display device, the scanning line has a laminated structure in which first metal layers and second metal layers are alternately laminated, and the etching rate of the first metal layer is the second metal layer. Of the first metal layer is set to be smaller than that of the second metal layer, and the cross-sectional shape of the scanning line is lower than that of the second metal layer. Active matrix display device that is tapered outwardly.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24386989A JPH0820645B2 (en) | 1989-09-19 | 1989-09-19 | Active matrix display |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP24386989A JPH0820645B2 (en) | 1989-09-19 | 1989-09-19 | Active matrix display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105325A JPH03105325A (en) | 1991-05-02 |
| JPH0820645B2 true JPH0820645B2 (en) | 1996-03-04 |
Family
ID=17110190
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Country Status (1)
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|---|---|
| JP (1) | JPH0820645B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9388283B2 (en) | 2013-09-25 | 2016-07-12 | Ticona Llc | Method of polyarylene sulfide crystallization |
| US9403948B2 (en) | 2013-09-25 | 2016-08-02 | Ticona Llc | Salt byproduct separation during formation of polyarylene sulfide |
| US9562139B2 (en) | 2013-09-25 | 2017-02-07 | Ticona Llc | Process for forming low halogen content polyarylene sulfides |
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|---|---|---|---|---|
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Family Cites Families (1)
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| JPH0671082B2 (en) * | 1987-04-02 | 1994-09-07 | 株式会社精工舎 | Thin film transistor |
-
1989
- 1989-09-19 JP JP24386989A patent/JPH0820645B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH03105325A (en) | 1991-05-02 |
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