JP3281167B2 - A method of manufacturing a thin film transistor - Google Patents

A method of manufacturing a thin film transistor

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JP3281167B2
JP3281167B2 JP4743094A JP4743094A JP3281167B2 JP 3281167 B2 JP3281167 B2 JP 3281167B2 JP 4743094 A JP4743094 A JP 4743094A JP 4743094 A JP4743094 A JP 4743094A JP 3281167 B2 JP3281167 B2 JP 3281167B2
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淳 井上
芳夫 出島
真也 加藤
喜義 尾崎
裕行 嶋田
四郎 廣田
秀敏 石割
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富士通株式会社
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、薄膜トランジスタの製造方法に関し、より詳しくは、液晶表示装置の液晶駆動に用いられる薄膜トランジスタの製造方法に関する。 The present invention relates relates to a method of manufacturing a thin film transistor, and more particularly to a method for manufacturing a thin film transistor used in a liquid crystal driving of the liquid crystal display device. 近年、ラップトップパーソナルコンピュータや壁掛けテレビに使用する薄膜トランジスタ(TFT)マトリクス型カラー液晶パネルの開発や商品化が進められている。 In recent years, development and commercialization of thin film transistor (TFT) matrix type color liquid crystal panels used in laptop personal computers and wall-mounted TV is underway. T
FTマトリクス型カラー液晶パネルはその表示品質の点でCRTと代替できることが認められつつあり、今後、 FT matrix type color liquid crystal panel is while it is recognized that can replace the CRT in terms of its display quality, the future,
価格,信頼性及び製造歩留り等の更なる向上が望まれている。 Price, a further improvement in such reliability and manufacturing yield is desired.

【0002】 [0002]

【従来の技術】TFTマトリクス型カラー液晶パネルの信頼性及び製造歩留り向上のための対策の一つとして、 As one measure for the reliability and manufacturing yield improvement of the Related Art TFT-matrix color liquid crystal panel,
TFTマトリクスの更なる改良が望まれている。 A further improvement of the TFT matrix is ​​desired. 図9 Figure 9
(a),(b)〜図10はTFTマトリクス型カラー液晶パネルに用いられるTFTマトリクスの製造方法について説明する断面図である。 (A), a cross-sectional view describing (b) ~ 10 show a manufacturing method of a TFT matrix used in the TFT matrix type color liquid crystal panel.

【0003】図9(a)は、各電極を被覆して層間絶縁膜が形成された後、これらの電極と画素電極等とを接続するためのビアホールを形成する前の状態を示す。 [0003] FIG. 9 (a), after the interlayer insulating film covering the respective electrodes are formed, showing a state before forming a via hole for connecting the like these electrodes and the pixel electrodes. 図では、特に、ドレイン端子部,画素部及びゲート端子部を示す。 In the figure, in particular, shows the drain terminal portion, the pixel portion and a gate terminal portion. 画素部では、透明基板1上にゲート電極2と補助容量の下部電極3が形成され、これら電極2,3を被覆してゲート絶縁膜5が形成されている。 In the pixel portion, the lower electrode 3 and the gate electrode 2 auxiliary capacitor is formed on a transparent substrate 1, to cover the electrodes 2, 3 a gate insulating film 5 is formed. 更に、ゲート電極2上方にはゲート絶縁膜5を介してTFTが形成され、TFTは最上層部がAl膜となっているソース/ドレイン電極6a,6bを有する。 Furthermore, the 2 upper gate electrode is formed TFT via the gate insulating film 5, TFT source / drain electrode 6a which are uppermost portion becomes an Al film having a 6b. また、下部電極3の上方にはゲート絶縁膜5を介して、最上層部がAl膜となっている補助容量の上部電極7が形成されている。 Furthermore, above the lower electrode 3 via the gate insulating film 5, and upper electrode 7 of the storage capacitor uppermost portion is an Al film is formed. 更に、ソース/ドレイン電極6a,6b及び上部電極7を被覆して層間絶縁膜9が形成されている。 Further, the interlayer insulating film 9 to cover the source / drain electrodes 6a, 6b and the upper electrode 7 is formed.

【0004】また、ドレイン端子部では、透明基板1上にゲート絶縁膜5を介して最上層部がAl膜となっているドレイン端子8が形成されており、ドレイン端子8は層間絶縁膜9により被覆されている。 [0004] In the drain terminal portion, the uppermost layer portion via the gate insulating film 5 on the transparent substrate 1 is formed a drain terminal 8 which is the Al film, the drain terminal 8 by an interlayer insulating film 9 It is covered. 更に、ゲート端子部では、透明基板1上にTiとAl膜の2層の導電膜からなるゲート端子4と、これを被覆してゲート絶縁膜5 Furthermore, the gate terminal portion includes a gate terminal 4 made of a conductive film of two layers of Ti and Al film on the transparent substrate 1, which was covered gate insulating film 5
と層間絶縁膜9が形成されている。 An interlayer insulating film 9 is formed with.

【0005】この後、図9(b)に示すように、レジストマスクに基づく選択エッチング工程を経て、ドレイン端子8上の層間絶縁膜9と、画素部のソース電極6a上の層間絶縁膜9と、上部電極7上の層間絶縁膜9と、ゲート端子4上のゲート絶縁膜5及び層間絶縁膜9とにそれぞれ開口10a,10b,10c,10dを形成する。 [0005] Thereafter, as shown in FIG. 9 (b), through a selective etching process based on the resist mask, the interlayer insulating film 9 on the drain terminal 8, an interlayer insulating film 9 on the source electrode 6a of the pixel portion , an interlayer insulating film 9 on the upper electrode 7, the gate insulating film 5 and the interlayer insulating film 9 and the respective openings 10a of the gate terminal 4, to form 10b, 10c, and 10d. 開口10 Opening 10
a〜10dの底部にはそれぞれAl膜が露出している。 The bottom of a~10d have Al films each is exposed.

【0006】次いで、図10に示すように、各開口10a [0006] Then, as shown in FIG. 10, each aperture 10a
〜10dを被覆するように透明導電膜を形成した後、パターニングし、画素部のソース電極6a及び上部電極7と接続して画素電極11bを形成するとともに、ドレイン端子8及びゲート端子4と接続して引出し電極11a,11c After forming the transparent conductive film so as to cover the ~10D, patterned, thereby forming the pixel electrode 11b connected to the source electrode 6a and the upper electrode 7 of the pixel unit, connected to the drain terminals 8 and the gate terminal 4 lead electrodes 11a Te, 11c
を形成する。 To form. これにより、TFTが完成する。 As a result, TFT is completed.

【0007】 [0007]

【発明が解決しようとする課題】上記のTFTの製造方法においては、電極や、電極に接続した配線層の抵抗を下げるため、Al膜を重ねて形成している。 In the method of manufacturing the TFT [0006] in order to reduce or electrodes, the resistance of the wiring layer connected to the electrode, are formed to overlap the Al film. しかし、A However, A
l膜上の層間絶縁膜9等に開口10a〜10dを形成し、この開口10a〜10dを介して画素電極11bや引出し電極11 The opening 10a~10d are formed in the interlayer insulating film 9 or the like on the l film, the pixel electrode 11b and the lead-out electrode 11 through the opening 10a~10d
a,11cを形成した場合、画素電極11b等とAl膜とのコンタクトがとれにくく、接触抵抗がばらついて大きくなるものがある。 a, the case of forming the 11c, hardly take a contact with the pixel electrode 11b and the like and the Al film, there is the contact resistance increases varied. これは、Al膜の表面に自然酸化膜が形成されたため、或いは、開口10a〜10dを形成するためのエッチングの際にエッチング残渣がAl膜の表面に再付着したためと考えられる。 This is because the natural oxide film on the surface of the Al film is formed, or etching residue is considered to be because reattached to the surface of the Al film in the etching for forming the opening 10 a to 10 d.

【0008】このため、液晶を駆動するためTFTを動作させると、接触抵抗のムラによって、液晶層にかかる電圧が画素によってばらついたり、低下したりして、一様な色調が得られなかったり、中間調表示の際に点欠陥が生じたりして表示不良を招く場合がある。 [0008] Therefore, when operating the TFT for driving the liquid crystal, the unevenness of the contact resistance, or varies the voltage applied to the liquid crystal layer by the pixel, and lowered, or not uniform color is obtained, which may be or point defects in the halftone display is generated causing a display defect. 本発明は、 The present invention,
係る従来例の問題点に鑑みて創作されたものであり、A According are those that are created in view of the prior art problems, A
l膜と透明導電膜との接触抵抗のばらつきを抑制し、接触抵抗を小さく保持することができる薄膜トランジスタの製造方法を提供することを目的とするものである。 To suppress the variation in the contact resistance between the l film and the transparent conductive film, it is an object to provide a method of manufacturing the thin film transistor can be kept small contact resistance.

【0009】 [0009]

【課題を解決するための手段】上記課題は、第1に、透明基板上に形成された薄膜トランジスタのソース/ドレイン電極であって、少なくとも最上層の導電膜がAl膜となっている前記ソース/ドレイン電極を被覆して絶縁膜を形成する工程と、前記ソース/ドレイン電極上の前記絶縁膜に開口を形成する工程と、前記開口を介して前記開口内の前記Al膜をエッチングする工程と、前記開口内の前記ソース/ドレイン電極と接触する透明導電膜を形成する工程とを有する薄膜トランジスタの製造方法によって達成され、第2に、前記ソース/ドレイン電極は前記Al膜の下に高融点金属膜が形成されており、前記Al膜のエッチングにより、下地の前記高融点金属膜を表出することを特徴とする第1の発明に記載の薄膜トランジスタの製造 Above problems SUMMARY OF THE INVENTION are firstly a source / drain electrode of the thin film transistor formed on a transparent substrate, wherein the source of at least the uppermost layer of the conductive film is in the Al film / a step of covering the drain electrode to form the insulating film, forming an opening in the insulating film on the source / drain electrodes, etching the Al film within the opening through the opening, is achieved by the method for manufacturing a thin film transistor having a step of forming a transparent conductive film in contact with the source / drain electrode in the opening, the second, the source / drain electrodes is the high melting point metal film under the Al film There are formed, by etching of the Al film, the manufacture of thin film transistor according to the first invention, characterized by exposed to the refractory metal film underlying 法によって達成され、第3に、前記Al膜のエッチングをウエットエッチングにより行い、 Be achieved by law, the third, performed by wet etching the etching of the Al film,
その後、前記開口の側壁の前記絶縁膜をサイドエッチングし、前記絶縁膜の前記開口を広げて前記開口内の前記絶縁膜の側壁面と前記開口内のAl膜の側壁面とを合わせることを特徴とする第2の発明に記載の薄膜トランジスタの製造方法によって達成され、第4に、前記透明基板上に形成された補助容量の上部電極であって、少なくとも上部2層の導電膜が上層から順にAl膜及び高融点金属膜となっている前記上部電極に対して、前記ソース/ドレイン電極に対する前記工程を同時に適用し、前記透明導電膜により前記上部電極と前記ソース/ドレイン電極とを接続することを特徴とする第2又は第3の発明に記載の薄膜トランジスタの製造方法によって達成され、第5に、前記Al膜のエッチングはAl膜の表層のエッチングであるこ Thereafter, characterized in that the insulating layer of the side wall of the open side etching, combining a side wall surface of the Al film in the in the the side wall surface of the insulating film opening in said opening to expand the opening of the insulating film It is achieved by the manufacturing method of thin film transistor according to a second aspect of the present invention to, Al fourth, a top electrode of the storage capacitor formed on the transparent substrate, in order from the conductive film layer of at least the upper two layers to the upper electrode has a film and the refractory metal film, that applying the process for the source / drain electrodes at the same time, connects the transparent conductive film by the upper electrode and the source / drain electrodes it is achieved by the manufacturing method of thin film transistor according to the second or third invention, wherein, in the fifth, etching of the Al film is the surface layer of the etching of the Al film this を特徴とする第1の発明に記載の薄膜トランジスタの製造方法によって達成され、第6 Is achieved by the manufacturing method of thin film transistor according to the first aspect, wherein the sixth
に、前記絶縁膜に開口を形成する工程の後、前記開口を被覆して導電膜を形成し、前記導電膜及び前記開口内の前記Al膜の表層を連続してエッチングする工程を有する第1の発明に記載の薄膜トランジスタの製造方法によって達成され、第7に、前記ソース/ドレイン電極を被覆して絶縁膜を形成する工程の後、前記開口を形成するマスクとして用いた耐エッチング性膜を残したまま、前記開口を介して前記開口内の前記Al膜の表層をエッチングする工程と、前記開口を被覆して導電膜を形成し、 To, after said step of forming an opening in the insulating film, to cover the opening to form a conductive film, the first comprising the step of sequentially etching the surface of the Al film of the conductive film and in the opening invention are achieved by a method for manufacturing a thin film transistor according to the, seventh, after the step of forming an insulating film covering the source / drain electrodes, leaving the etch resistance film used as a mask for forming the opening as-a step of etching the surface of the Al film within said opening through said opening, a conductive film is formed covering the opening,
続いて、前記耐エッチング性膜を除去して前記開口内に前記導電膜を残す工程と、前記開口内の前記導電膜と接触する透明導電膜を形成する工程とを有する第1の発明に記載の薄膜トランジスタの製造方法によって達成され、第8に、前記透明基板上に形成された補助容量の上部電極であって、少なくとも最上層の導電膜がAl膜となっている前記上部電極に対して、前記ソース/ドレイン電極に対する前記工程を同時に適用し、前記透明導電膜により前記上部電極と前記ソース/ドレイン電極とを接続することを特徴とする第5,第6又は第7の発明に記載の薄膜トランジスタの製造方法によって達成され、 Then, according to the first invention having the steps of: leaving the conductive layer in the opening by removing the anti-etching film, and forming a transparent conductive film in contact with the conductive film in the opening of is achieved by the manufacturing method of a thin film transistor, the eighth, a top electrode of the storage capacitor formed on the transparent substrate, with respect to the upper electrode at least the uppermost layer of the conductive film is in the Al film, the process is applied simultaneously to said source / drain electrodes, a fifth thin film transistor according to the sixth invention or seventh, characterized in that for connecting the upper electrode and the source / drain electrodes by the transparent conductive film is achieved by a method of manufacturing,
第9に、前記透明導電膜はITO膜又はZnO膜であることを特徴とする第1,第2,第3,第4,第5,第6,第7又は第8の発明に記載の薄膜トランジスタの製造方法によって達成される。 Ninth, the first, wherein the transparent conductive film is an ITO film or ZnO film, the second, third, fourth, fifth, sixth thin film transistor according to the invention of the seventh or eighth It is achieved by the method of manufacture.

【0010】 [0010]

【作用】本発明の薄膜トランジスタの製造方法によれば、上部2層の導電膜が上層から順にAl膜及び高融点金属膜となっているTFTのソース/ドレイン電極と透明導電膜とを接続する前に、最上層のAl膜を除去し、 According to the manufacturing method of a thin film transistor of the present invention, before the conductive film of the upper two layers to connect the source / drain electrode and the transparent conductive film of TFT which is the Al film and the refractory metal film from the top in this order to, to remove the top layer of the Al film,
Al膜の下地の高融点金属膜を露出している。 Exposed refractory metal film of the underlying Al film.

【0011】高融点金属膜はAl膜に比較して透明導電膜との間で良好なコンタクトが得られることが実験的に確かめられている。 [0011] the refractory metal film is a good contact is obtained between the transparent conductive film as compared to the Al film has been confirmed experimentally. 従って、絶縁物等のエッチング残渣がソース電極等の表面から除去されるとともに、透明導電膜、例えばITO膜やZnO膜はコンタクト性の良い高融点金属膜との接続が可能となる。 Therefore, the etching residue of the insulator or the like is removed from the surface, such as a source electrode, a transparent conductive film, such as ITO film or a ZnO film is allowed to connect to the good contact resistance refractory metal film.

【0012】ところで、Al膜のエッチング時に高融点金属膜との選択比をとるためAl膜をウエットエッチングすることがあるが、この場合、Al膜のウエットエッチングによりAl膜がサイドエッチングされるため、開口内で段差が生じる。 By the way, since it is possible to wet etching the Al film for taking selectivity to the refractory metal film during the etching of the Al film, in this case, the Al film is side-etched by wet etching of the Al film, step in the opening occurs. この場合でも、Al膜のウエットエッチング後に、開口の側壁の絶縁膜をサイドエッチングし、絶縁膜の開口幅を広げて開口内の絶縁膜の側壁面と開口内のAl膜の側壁面とを合わせているので、開口内の段差が解消される。 In this case, after the wet etching of the Al film, an insulating film of the side wall of the open side etching, combined with the side wall surface of the Al film in the side wall surface and the opening of the insulating film in the opening to expand the opening width of the insulating film since it has, the step in the opening is eliminated. このため、開口を被覆して形成される透明導電膜の断線の危険性が少なくなり、信頼性の向上及び製造歩留りの向上を図ることができる。 Therefore, the risk is reduced of disconnection of the transparent conductive film formed to cover the opening, it is possible to improve the improve the reliability and production yield.

【0013】更に、最上層がAl膜となっているTFT [0013] In addition, TFT the uppermost layer is in the Al film
のソース/ドレイン電極と透明導電膜とを接続する前にAl膜の表層を除去し、或いは導電膜を形成した後導電膜及びAl膜の表層を連続して除去し、或いはAl膜の表層を除去した後導電膜を形成している。 Source / the drain electrode and the transparent conductive film of the surface layer of the Al film is removed before connecting, or continuous surface layer of Koshirube conductive film and the Al film was formed the conductive film is removed, or the surface layer of the Al film to form the removed Koshirube film. 従って、絶縁物等のエッチング残渣や自然酸化膜がAl膜の表面から除去され、或いは、透明導電膜との接触面には導電膜、 Thus, etching residue or a natural oxide film of the insulator or the like is removed from the surface of the Al film or the contact between the transparent conductive film conductive film,
例えば透明導電膜とコンタクト性の良いMo,Ti,T For example good transparent conductive film and the contact resistance Mo, Ti, T
a,Cr膜又はITO膜が露出しているので、透明導電膜とソース/ドレイン電極の間の接触性が良くなる。 a, since Cr film or an ITO film is exposed, contact resistance between the transparent conductive film and the source / drain electrodes is improved.

【0014】これにより、透明導電膜とソース/ドレイン電極の間の接触抵抗のばらつきを抑制し、接触抵抗を小さく保持することができる。 [0014] Accordingly, to suppress the variations in the contact resistance between the transparent conductive film and the source / drain electrode can be kept small contact resistance.

【0015】 [0015]

【実施例】 【Example】

(1)本発明の第1の実施例 図3は液晶表示パネルの透明基板上にTFTマトリクスが形成された後の全体の構成を示す平面図である。 (1) First Embodiment FIG. 3 of the present invention is a plan view showing the overall configuration after TFT matrix is ​​formed on a transparent substrate of the liquid crystal display panel. 図3 Figure 3
に示すように、透明なガラス基板上に同じ構成の複数の画素がマトリクス状に縦方向及び横方向に整然と並んでいる。 As shown, a plurality of pixels of the same structure on a transparent glass substrate are arranged orderly in longitudinal and transverse directions in a matrix. ここでは、1つの画素とそれに接続するゲート端子及びドレイン端子について説明する。 Here, a description will be given gate and drain terminals connected thereto and one pixel.

【0016】図3において、37bはITO膜(透明導電膜)からなる画素電極で、画素電極37bはTFTのソース電極(ソース/ドレイン電極)上の2つの開口36b等を介してソース電極と接続する。 [0016] In FIG. 3, 37b in the pixel electrode made of an ITO film (transparent conductive film), the pixel electrode 37b is connected to the source electrode through the two openings 36b on the source electrode of the TFT (a source / drain electrode) and the like to. 23はTFTのゲート電極と接続するゲートバスラインで、図面上縦方向に並んでいる各画素のTFTのゲート電極がそれぞれ接続されている。 23 is a gate bus line connected to the gate electrode of the TFT, the gate electrode of the TFT of each pixel in a row in the drawing on the vertical direction are connected. 24はゲートバスライン23と接続するゲート端子で、各ゲート端子24等毎に一つのゲートバスライン23等が接続される。 24 is a gate terminal connected to the gate bus line 23, such as one of the gate bus line 23 is connected to the gate terminals 24 Hitoshigoto.

【0017】38はTFTのドレイン電極を介してTF [0017] 38 through the drain electrode of the TFT TF
Tと接続するドレインバスラインで、図面上横方向に並んでいる各画素のTFTのドレイン電極がそれぞれ接続されている。 The drain bus line connecting T, the drain electrode of the TFT of each pixel in a row in the drawing the upper horizontal direction are connected. 32はドレインバスライン38と接続するドレイン端子で、各ドレイン端子32等毎に一つのドレインバスライン38等が接続される。 32 is a drain terminal connected to the drain bus line 38, such as one of the drain bus line 38 is connected to the drain terminal 32 Hitoshigoto. 34はガラス基板上にゲート絶縁膜を介してドレイン端子32及びソース電極33a及びドレイン電極33bと同じ材料で、ドレイン端子32と同時に形成された補助容量の上部電極で、帯状に、かつゲートバスライン23に並行して形成されている。 34 with the same material as the drain terminal 32 and the source electrode 33a and drain electrode 33b via a gate insulating film on a glass substrate, the upper electrode of the storage capacitor formed simultaneously with the drain terminal 32, a strip, and the gate bus line It is formed in parallel to 23.

【0018】この上部電極34の下方には蓄積容量絶縁膜を介して下部電極が形成されており、上部電極34と下部電極とが重なっている領域は、上部電極34/蓄積容量絶縁膜/下部電極からなるコンデンサとして機能する。 [0018] This is below the upper electrode 34 are formed the lower electrode via the storage capacitor insulating film, the overlapping region and the upper electrode 34 and the lower electrode, the upper electrode 34 / the storage capacitor insulating film / lower functions as a capacitor made of the electrode. また、上部電極34は2つの開口36c等を介して画素電極37bと接続している。 The upper electrode 34 is connected to a pixel electrode 37b via a like two openings 36c. なお、画素電極37bと不図示の液晶層を介して対向する不図示のコモン電極とは画素電極37b/液晶層/コモン電極からなる寄生的なコンデンサを構成する。 Incidentally, it constitutes a parasitic capacitor formed of the pixel electrode 37b / liquid crystal layer / common electrode and the common electrode (not shown) that face each other with a liquid crystal layer of the pixel electrode 37b and the not shown. 従って、蓄積容量絶縁膜のコンデンサはソース電極33aを共通にして液晶層のコンデンサと並列に入ることになる。 Therefore, the capacitor of the storage capacitor insulating film will enter in parallel with the capacitor of the liquid crystal layer and the source electrode 33a in common. これにより、電圧依存性を有する液晶層のコンデンサの容量の減少を補償し、液晶層への印加電圧の変動による色ずれ等が抑制される。 Accordingly, to compensate for the reduction in the capacitance of the capacitor of the liquid crystal layer with a voltage-dependent color shift, etc. due to variation of the voltage applied to the liquid crystal layer is suppressed.

【0019】次に、上記図3のTFTマトリックスを作成する、本発明の第1の実施例の製造方法について図1 Next, create a TFT matrix of FIG 3, a method of manufacturing the first embodiment of the present invention FIG. 1
(a),(b),図2(a),(b)を参照しながら説明する。 (A), (b), FIG. 2 (a), described with reference to (b). 各図面には左からドレイン端子部,画素部,ゲート端子部が示される。 Drain terminal portion from the left in the drawings, the pixel portion, a gate terminal portion are shown. ドレイン端子部は図3のA−A A-A of the drain terminal portion 3
線断面図に相当し、画素部のTFT部は図3のB−B線断面図に相当し、画素部の補助容量部は図3のC−C線断面図に相当し、ゲート端子部は図3のD−D線断面図に相当する。 Corresponds to the line cross-sectional view, TFT portion of the pixel section corresponds to a sectional view taken along line B-B in FIG. 3, the auxiliary capacitance of the pixel portion is equivalent to sectional view taken along line C-C in FIG. 3, gate terminal portion corresponding to D-D line cross-sectional view of FIG.

【0020】図1(a)に示すように、透明なガラス基板(透明基板)21上に、ゲート電極22と、ゲート電極22と接続するゲートバスライン23と、ゲートバスライン23と接続するゲート端子24と、補助容量の下部電極25とを形成する。 As shown in FIG. 1 (a), on a transparent glass substrate (transparent substrate) 21, a gate electrode 22, the gate bus line 23 connected to the gate electrode 22, a gate connected to the gate bus line 23 a terminal 24, to form the lower electrode 25 of the storage capacitor. これらのうちゲート電極22 Of these gate electrodes 22
はTi膜からなり、他はすべてTi膜及びこのTi膜を被覆するAl膜の2層の導電膜からなる。 It consists Ti film, the other is made of a conductive film of two layers of Al film which all cover the Ti film and the Ti film.

【0021】続いて、ゲート電極22,ゲートバスライン23,ゲート端子24及び下部電極25を被覆して膜厚約4000Åのシリコン窒化膜26をプラズマCVD法により形成する。 [0021] Then, the gate electrode 22, gate bus line 23, the silicon nitride film 26 with a thickness of about 4000Å to cover the gate terminal 24 and the lower electrode 25 is formed by a plasma CVD method. なお、ゲート電極22上のシリコン窒化膜26はゲート絶縁膜となり、下部電極25上のシリコン窒化膜26は補助容量絶縁膜となる。 The silicon nitride film 26 on the gate electrode 22 becomes a gate insulating film, a silicon nitride film 26 on the lower electrode 25 is an auxiliary capacitor insulating film. 次いで、膜厚約 Then, a film thickness of about
150 〜500 Åのアモルファスシリコン膜(a−Si膜; 0.99 to 500 Å of amorphous silicon film (a-Si film;
動作半導体層)27と膜厚約1200Åのシリコン窒化膜をプラズマCVD法により連続的に形成する。 The active semiconductor layer) 27 and a thickness of about 1200Å silicon nitride film is continuously formed by a plasma CVD method.

【0022】次に、回転塗布法により不図示のレジスト膜を形成した後、露光マスクを用いて選択的に露光し、 Next, after forming a resist film (not shown) by a spin coating method, selectively exposed using an exposure mask,
現像してゲート電極22の上方に、かつゲート電極22 Above the developing to the gate electrode 22 and gate electrode 22
よりも狭い島状のレジスト膜を残す。 Leaving a narrow island resist film than. 次いで、塩素系又はフッ素系の反応ガスを用いたリアクティブイオンエッチング(RIE)により、レジスト膜をマスクとしてシリコン窒化膜をエッチングし、除去してチャネル保護膜28を形成する。 Then, by reactive ion etching using a chlorine-based or fluorine-based reactive gas (RIE), a silicon nitride film is etched using the resist film as a mask to form a channel protective film 28 is removed. なお、シリコン窒化膜は緩衝弗酸溶液(BHF)を用いたウエットエッチングにより除去してもよい。 The silicon nitride film may be removed by wet etching using a buffered hydrofluoric acid solution (BHF).

【0023】次に、チャネル保護膜28及びa−Si膜27上にCVD法により膜厚約800Åのn + a−Si Next, a thickness of about 800Å by a CVD method on the channel protection film 28 and the a-Si film 27 n + a-Si
膜29を形成した後、スパッタ法により膜厚約800Å After forming the film 29, to about the thickness by sputtering 800Å
のTi膜30を形成し、続いて蒸着法等により、Ti膜30上に膜厚約500ÅのAl膜31を形成する。 Of forming a Ti film 30, the subsequently vapor deposition or the like, to form the Al film 31 having a thickness of about 500Å on the Ti film 30. 次いで、塩素系又はフッ素系の反応ガスを用いたリアクティブイオンエッチング(RIE)により、新たに形成された不図示のレジスト膜をマスクとして、Al膜31とT Then, by reactive ion etching using a chlorine-based or fluorine-based reactive gas (RIE), as a mask a resist film of newly formed (not shown), Al film 31 and the T
i膜30とn + a−Si膜29とa−Si膜27とを連続的にエッチングし、除去する。 and i layer 30 and the n + a-Si film 29 and the a-Si film 27 are continuously etched and removed.

【0024】これにより、a−Si膜27からなるトランジスタの動作半導体層27aと、動作半導体層27aに接続されたn + a−Si膜29/Ti膜30/Al膜31 [0024] Thus, a-Si and the active semiconductor layer 27a of the transistor consisting of film 27, which is operatively connected to the semiconductor layer 27a n + a-Si film 29 / Ti film 30 / Al film 31
からなるソース電極33a及びドレイン電極33bと、a− A source electrode 33a and drain electrode 33b made of, a-
Si膜27/n + a−Si膜29/Ti膜30/Al膜31からなるドレインバスラインと、a−Si膜27/ A drain bus lines made of Si film 27 / n + a-Si film 29 / Ti film 30 / Al film 31, a-Si film 27 /
+ a−Si膜29/Ti膜30/Al膜31が積層されたドレイン端子32とが形成される。 and n + a-Si film 29 / Ti film 30 / Al drain terminal 32 of film 31 are stacked is formed.

【0025】次に、ドレイン端子32,ドレインバスライン,TFT,補助容量の上部電極34を被覆してプラズマCVD法により層間絶縁膜としての膜厚約2000Åのシリコン窒化膜(絶縁膜)35を形成する。 Next, the drain terminal 32, the drain bus line, TFT, a thickness of about 2000Å of silicon nitride film (an insulating film) 35 as an interlayer insulating film by coating to a plasma CVD method and the upper electrode 34 of the storage capacitor forming to. 次いで、図1(b)に示すように、不図示のレジストマスクに基づいてSF 6を用いたドライエッチングによりシリコン窒化膜35を選択的にエッチングし、除去して、ドレイン端子32,TFTのソース電極33a,上部電極34上のシリコン窒化膜35に開口36a〜36cを形成するとともに、ゲート端子24上のゲート絶縁膜26及びシリコン窒化膜35に開口36dを形成する。 Then, as shown in FIG. 1 (b), the silicon nitride film 35 is selectively etched by dry etching using SF 6 based on the resist mask (not shown) is removed, the drain terminal 32, TFT source electrodes 33a, the silicon nitride film 35 on the upper electrode 34 to form the openings 36 a - 36 c, to form an opening 36d in the gate insulating film 26 and the silicon nitride film 35 on the gate terminal 24. これにより、開口36 Thus, the opening 36
a〜36cの底部にAl膜31が現れ、また開口36dの底部にゲート端子24のAl膜が現れる。 It appears Al film 31 on the bottom of A~36c, also Al film of the gate terminal 24 appears at the bottom of the opening 36d. しかし、Al膜の表面にはエッチング残渣が残る場合があり、また、大気中に放置するとAl膜の表面には自然に酸化膜が形成される場合がある。 However, the surface of the Al film may etching residue remains, also, on the surface of the Al film when left in the atmosphere might naturally oxidized film is formed.

【0026】このまま、ITO膜を形成した場合、コンタクトが不十分になる危険性があるので、続いて、図2 [0026] this state, in the case of forming the ITO film, since the contact is at risk of being insufficient, followed by 2
(a)に示すように、各開口36a〜36dを介して底部のAl膜をエッチングする。 (A), the etching the Al film of the bottom through the respective openings 36 a to 36 d. これにより、開口36a〜36c As a result, the opening 36a~36c
の底部にTi膜30が表出し、また開口36dの底部にゲート端子24のTi膜が現れる。 The bottom Ti layer 30 is out table, also Ti film of the gate terminal 24 appears at the bottom of the opening 36d. このとき、Al膜のエッチングとして、塩素系の反応ガスを用いたドライエッチングを用いるか、或いは加熱した燐酸を用いたウエットエッチングを用いる。 In this case, as the etching of the Al film, or a dry etching using a reactive gas of chlorine-based, or using wet etching with a heated phosphoric acid.

【0027】次いで、膜厚約800ÅのITO膜又はZ [0027] Then, ITO film having a thickness of about 800Å or Z
nO膜(透明導電膜)をスパッタ法により形成する。 nO film (transparent conductive film) formed by sputtering. 次に、図2(b)に示すように、不図示のレジストマスクを形成した後、該レジストマスクに基づいてITO膜又はZnO膜を選択的にエッチングし、開口36a〜36dを介してドレイン端子32と接続するドレイン引出し電極 Next, as shown in FIG. 2 (b), after forming a resist mask (not shown), selectively etching the ITO film or ZnO film based on the resist mask, the drain terminal through the opening 36a~36d drain extraction electrodes connecting 32
37aと、ソース電極33a及び上部電極34と接続する画素電極37bと、ゲート端子24と接続するゲート引出し電極37cとを形成する。 And 37a, to form the pixel electrode 37b to be connected to the source electrode 33a and the upper electrode 34, a gate extraction electrode 37c is connected to the gate terminal 24.

【0028】以上のように、本発明の第1の実施例に係るTFTマトリクスの製造方法によれば、図2(a)に示すように、上部の2層がTi膜30/Al膜31となっているドレイン端子32,TFTのソース電極33a, [0028] As described above, according to the TFT matrix manufacturing method according to a first embodiment of the present invention, as shown in FIG. 2 (a), 2 layers of upper and Ti film 30 / Al film 31 going on the drain terminal 32, TFT source electrode 33a,
上部電極34及びゲート端子24とITO膜とを接続する前に、Al膜31等を除去し、Al膜31等の下地のTi膜30等を露出している。 Before connecting the upper electrode 34 and the gate terminal 24 and the ITO film, removing the Al film 31, etc., it is exposed to the Ti film 30 or the like of the base, such as Al film 31.

【0029】Ti膜30等はAl膜31等に比較してI The Ti film 30 or the like as compared to the Al film 31 such as I
TO膜37a〜37cとの間で良好なコンタクトが得られることが実験的に確かめられている。 That good contact between the TO film 37a~37c is obtained has been confirmed experimentally. 従って、絶縁物等のエッチング残渣がソース電極33a等の表面から除去されるとともに、ITO膜37a〜37cはコンタクト性の良いTi膜30等との接続が可能となる。 Thus, etching residue of the insulator or the like while being removed from the surface, such as a source electrode 33a, ITO film 37a~37c becomes possible to connect a good Ti film 30 or the like having a contact resistance.

【0030】これにより、接触抵抗のばらつきを抑制し、接触抵抗を小さく保持して、画素全体にわたって一様に液晶層に電圧がかかるようにし、色調の変調や点欠陥が生じるのを防止することができる。 [0030] Accordingly, to suppress the variation in contact resistance, and kept small contact resistance, so uniformly voltage applied to the liquid crystal layer over the pixel, to prevent the color tone of the modulation and point defects can. 従って、信頼性や製造歩留りの向上を図ることができる。 Therefore, it is possible to improve the reliability and production yield. (2)本発明の第2の実施例 本発明の第2の実施例について図4(a)〜(c)を参照しながら説明する。 (2) it will be described with reference to FIG. 4 (a) ~ (c) a second embodiment the second embodiment of the present invention of the present invention. 以下、画素部のみについて説明し、他の部分については同様なので説明を省略する。 Hereinafter, the description thereof is omitted describes only the pixel portion, is similar for the other parts.

【0031】図2(a)に示す第1の実施例の、開口36 [0031] The first embodiment shown in FIG. 2 (a), openings 36
a〜36dを介してAl膜31等をエッチングし、除去する工程において、ドライエッチングではAl膜31等とAl膜31等の下地のTi膜30等とはエッチングの選択性がほとんどないため、Al膜31等のエッチングの終点検出が困難になる。 The Al film 31 or the like is etched through the A~36d, in the step of removing, since there is little selectivity in etching the Ti film 30 or the like of the base, such as Al film 31 or the like and the Al film 31 by dry etching, Al endpoint detection of etching such as film 31 becomes difficult. 従って、特に、オーバエッチングの危険性が高く、その影響が大きいような場合には、 Thus, in particular, an increased risk of over-etching, in which case the effects such as the large,
Al膜31をエッチングするため、加熱した燐酸によりウエットエッチングする場合がある。 For etching the Al film 31 may be wet-etched by heated phosphoric acid.

【0032】この場合、図4(b)に示すように、Al [0032] In this case, as shown in FIG. 4 (b), Al
膜31のサイドエッチングが生じ、層間絶縁膜35の開口36b,36c幅よりも広くAl膜31が除去されて開口 Occur side etching of the film 31, the opening 36b of the interlayer insulating film 35, are removed Al film 31 wider than 36c width opening
36b,36c内の層間絶縁膜35の側壁から層間絶縁膜3 36b, an interlayer insulating film 3 from the sidewalls of the interlayer insulating film 35 in 36c
5の下の方までAl膜31の端部側壁が後退する。 End side wall of the Al film 31 to the bottom of the 5 is retracted. 従って、この部分で段差が生じるため、開口36b,36cを被覆してITO膜が形成された場合、段差部でITO膜の断線が起きやすくなる。 Therefore, since the step in this portion occurs, if the ITO film is formed opening 36b, a 36c covering, disconnection of the ITO film is liable to occur at the stepped portion.

【0033】この危険性を回避するため、第2の実施例では、図4(b)に示すように、ウエットエッチングにより開口36b,36cを介してAl膜31をエッチングした後、CF 4 +O 2ガスを用いたケミカルドライエッチング(CDE)法により層間絶縁膜35のエッチングを行う。 [0033] To avoid this risk, in the second embodiment, as shown in FIG. 4 (b), after etching the Al film 31 through the opening 36b, a 36c by wet etching, CF 4 + O 2 etching the interlayer insulating film 35 by chemical dry etching (CDE) method using gas. これにより、開口36b,36c内の側壁の層間絶縁膜35はサイドエッチングを受けて開口幅が広がり、適当なエッチング時間の後、開口36e,36f内において既に層間絶縁膜35の下の方まで後退しているAl膜31 This retraction, opening 36b, an interlayer insulating film 35 of the side walls of the 36c is the opening width widens receiving side etching, after an appropriate etching time, until the bottom of the opening 36e, already interlayer insulating film 35 in the 36f Al film 31 that you are
の端部側壁面と層間絶縁膜35の側壁面とが一致するようになる。 The side wall surface of the end-side wall and the interlayer insulating film 35 and is made to match the.

【0034】例えば、膜厚500ÅのAl膜31をジャストエッチングよりも1.5倍程度オーバエッチングした場合、サイドエッチング量は片側約0.5μmとなる。 [0034] For example, when 1.5 times over-etching than just etching the Al film 31 with a thickness of 500 Å, the side etching amount is one of about 0.5 [mu] m. このとき、CDEを300Wで凡そ30秒行うことにより、層間絶縁膜35の側壁は片側約0.5μm後退し、Al膜31の端部側壁面と層間絶縁膜35の側壁面とがほぼ一致するようになる。 At this time, by performing approximately 30 seconds CDE in 300 W, the side walls of the interlayer insulating film 35 for about 0.5μm backward side, and the end-side wall and the side wall surface of the interlayer insulating film 35 of Al film 31 substantially coincide so as to.

【0035】従って、第2の実施例によれば、開口36 [0035] Therefore, according to the second embodiment, the opening 36
e,36fを被覆して形成されるITO膜の断線の危険性が少なくなり、信頼性の向上及び製造歩留りの向上を図ることができる。 e, it is less risk of breakage of the ITO film formed by coating a 36f, it is possible to improve the improve the reliability and production yield. (3)本発明の第3〜第5の実施例 本発明の第3〜第5の実施例について図5〜図8を参照しながら説明する。 (3) will be described below with reference to FIGS. 5 to 8 for the third to the third to fifth embodiment of the fifth embodiment the present invention of the present invention. 第3〜第5の実施例では、第1及び第2の実施例のようにAl膜を全部除去するかわりに、 In the third to fifth embodiment, instead of removing all Al film as in the first and second embodiments,
Al膜の表層のみをエッチングする。 Only the etched surface of the Al film. 以下の3つの方法がある。 There are three ways. 以下、画素部のみについて説明し、ドレイン端子部やゲート端子部については同様なので説明を省略する。 Hereinafter, the description thereof is omitted describes only the pixel portion, is similar for the drain terminal portion and the gate terminal portion.

【0036】(A)第3の実施例 図5(a)〜(d)は第3の実施例について示す断面図である。 [0036] (A) Third Embodiment FIG 5 (a) ~ (d) are sectional views showing a third embodiment. 第1の実施例の図2(a)に示す開口36b,36 Opening 36b shown in FIG. 2 (a) of the first embodiment, 36
cを形成する工程の後、図5(a)に示すように、開口 After the step of forming the c, as shown in FIG. 5 (a), an opening
36b,36cを形成したときのレジスト膜を除去し、その後、図5(b)に示すように、Arイオンを用いたドライエッチングにより開口36b,36cを介してAl膜31 36b, 36c to remove the resist film at the time of forming, then, as shown in FIG. 5 (b), Al film 31 via the opening 36b, a 36c by dry etching using Ar ions
の表層を20〜200Å程度エッチングする。 To 20~200Å about etching the surface of.

【0037】次いで、図5(c)に示すように、全面に再びITO膜を形成した後、パターニングして画素電極(透明導電膜)37bを形成する。 [0037] Then, as shown in FIG. 5 (c), after forming an ITO film again on the entire surface, forming a pixel electrode (transparent conductive film) 37b is patterned. 以上の工程において、 In the above process,
Al膜31の表層のエッチングと、ITO膜37bの成膜とは減圧中で連続して行うことが好ましい。 And surface etching of the Al film 31, is preferably performed continuously in vacuo and the deposition of the ITO film 37b. これにより、エッチング後のAl膜の表面に自然酸化膜が再形成されるのを防止することができるので、ITO膜37bとAl膜31の良好な接触が得られる。 Thus, the natural oxide film on the surface of the Al film after etching can be prevented from being re-formed, good contact of the ITO film 37b and the Al film 31 is obtained.

【0038】(B)第4の実施例 図6(a)〜(c)は第4の実施例について示す断面図である。 [0038] (B) Fourth Embodiment FIG 6 (a) ~ (c) is a sectional view showing a fourth embodiment. 第1の実施例の図2(a)に示す開口36b,36 Opening 36b shown in FIG. 2 (a) of the first embodiment, 36
cを形成する工程の後、図6(a)に示すように、開口 After the step of forming the c, as shown in FIG. 6 (a), an opening
36b,36cを形成したときのレジスト膜を除去し、その後、図6(b)に示すように、全面にITO膜(導電膜)41を形成する。 36b, 36c to remove the resist film at the time of forming, then, as shown in FIG. 6 (b), an ITO film (conductive film) 41 on the entire surface.

【0039】続いて、図6(c)に示すように、ITO [0039] Subsequently, as shown in FIG. 6 (c), ITO
膜41の全てと50〜70Å程度のAl膜31の表層をウエットエッチングする。 The surface layer of the Al film 31 in all and about 50~70Å film 41 is wet-etched. このようにすることにより、 By doing so,
Al膜31単体の処理だけでは除去することが困難なA Al film 31 single processing only difficult to remove A
l膜31の表層の自然酸化膜を除去することが可能となる。 It becomes possible to remove the surface layer of the natural oxide film of l film 31. 次いで、図6(d)に示すように、全面に再びIT Then, as shown in FIG. 6 (d), again IT on the entire surface
O膜を形成した後、パターニングして画素電極(透明導電膜)37bを形成する。 After O film was formed to form a pixel electrode (transparent conductive film) 37b is patterned.

【0040】(C)第5の実施例 図7(a)〜(c)及び図8(a),(b)は第5の実施例について示す断面図である。 [0040] (C) Fifth Embodiment FIG 7 (a) ~ (c) and FIG. 8 (a), (b) is a sectional view showing a fifth embodiment.

【0041】第1の実施例の図2(a)に示す開口36 The opening shown in FIG. 2 (a) of the first embodiment 36
b,36cを形成する工程の後、図7(a)に示すように、開口36b,36cを形成したときのレジスト膜(耐エッチング性膜)42をそのまま残した状態で、図7 b, after the step of forming the 36c, as shown in FIG. 7 (a), while leaving intact the resist film (anti-etching film) 42 when forming the opening 36b, to 36c, Fig. 7
(b)に示すように、燐酸を含む溶液により、Al膜3 (B), the a solution containing phosphoric acid, Al film 3
1の表層を20〜200Å程度ウエットエッチングする。 1 of the surface layer is wet-etched about 20~200A. 次に、図7(c)に示すように、全面にMo膜,T Next, as shown in FIG. 7 (c), the entire surface Mo film, T
i膜,Ta膜,Cr膜又はITO膜からなる導電膜43 i film, Ta film, Cr film or made of an ITO film conductive film 43
を形成する。 To form.

【0042】次いで、図8(a)に示すように、レジスト膜42を除去する。 [0042] Then, as shown in FIG. 8 (a), removing the resist film 42. このとき、リフトオフによりレジスト膜42上の導電膜43のみが除去され、開口36b, At this time, only the conductive film 43 on the resist film 42 is removed by the lift-off, the opening 36b,
36c内に形成されていたMo膜,Ti膜,Ta膜,Cr Mo film, Ti film, Ta film formed in 36c, Cr
膜又はITO膜からなる導電膜43a,43bのみ残る。 Conductive film 43a made of film or ITO film, leaving 43b only. 次いで、図8(b)に示すように、全面に再びITO膜を形成した後、パターニングして画素電極37bを形成する。 Then, as shown in FIG. 8 (b), after forming an ITO film again on the entire surface to form the pixel electrode 37b is patterned. このとき、開口36b,36c内のITO膜(透明導電膜)37bは導電膜43a,43b上に形成されるため、良好なコンタクトが得られる。 At this time, the opening 36b, the ITO film (transparent conductive film) 37b in 36c to be formed on the conductive film 43a, 43b, good contact is obtained.

【0043】以上のように、本発明の第3〜第5の実施例の薄膜トランジスタマトリクスの製造方法によれば、 [0043] As described above, according to the third to the method of manufacturing the thin film transistor matrix of the fifth embodiment of the present invention,
最上層がAl膜31となっているTFTのソース電極33 The source electrode 33 of the TFT uppermost is in the Al film 31
a及び補助容量の上部電極34とITO膜37bとを接続する前に、Al膜31の表層を除去し、或いはAl膜3 Before connecting the upper electrode 34 and the ITO film 37b of a and the auxiliary capacitor, to remove the surface layer of the Al film 31, or the Al film 3
1の表層を除去した後Mo膜,Ti膜,Ta膜,Cr膜又はITO膜からなる導電膜43a,43bを形成している。 Mo film after removing the first surface layer, Ti film, Ta film, Cr film or a conductive film 43a made of ITO film to form 43b.

【0044】従って、絶縁物等のエッチング残渣や自然酸化膜がソース電極33a等の表面から除去され、或いはAl膜31上に導電膜41を形成した後この導電膜41 [0044] Therefore, the conductive film 41 after etching residue and natural oxide film of the insulator or the like is removed from the surface, such as a source electrode 33a, or to form a conductive film 41 on the Al film 31
及びAl膜31の表層が連続して除去され、或いはIT And a surface layer of Al film 31 is continuously removed, or IT
O膜37bはコンタクト性の良い膜,Ti膜,Ta膜,C O film 37b is contact having good film, Ti film, Ta film, C
r膜又はITO膜からなる導電膜43a,43bと接続されるので、ITO膜37bとソース電極33a等の間の電気的接続性が良くなる。 r film or a conductive film 43a made of ITO film, since it is connected to the 43 b, electrical connection between such an ITO film 37b and the source electrode 33a is improved.

【0045】これにより、ITO膜37bとソース電極33 [0045] Thus, ITO film 37b and the source electrode 33
a等の間の接触抵抗のばらつきを抑制し、接触抵抗を小さく保持することができる。 To suppress the variation of the contact resistance between a like, it can be kept small contact resistance. このため、TFTを動作させた場合、画素全体にわたって一様に液晶層に電圧がかかり、色調の変調や点欠陥が生じるのを防止することができる。 Therefore, when operating the TFT, uniformly consuming the voltage to the liquid crystal layer over the pixel, it is possible to prevent the color tone of the modulation and point defects from occurring. 従って、液晶表示装置の信頼性や製造歩留りの向上を図ることができる。 Therefore, it is possible to improve the reliability and production yield of the liquid crystal display device.

【0046】なお、上記第1〜第5の実施例では、透明電極としてITO膜37a〜37cを用いているが、ZnO [0046] In the first to fifth embodiment uses an ITO film 37a~37c as a transparent electrode, ZnO
膜を用いることもできる。 It is also possible to use the film. この場合も、ITO膜37a〜 In this case, ITO film 37a~
37cと同様な効果を得ることができる。 It is possible to obtain the same effect as 37c. また、Al膜3 In addition, Al film 3
1の下の高融点金属膜としてTi膜30を用いているが、その他Ta膜,Mo膜等を用いてもよい。 Although a Ti film 30 as the refractory metal film under 1, other Ta film may be used Mo film.

【0047】 [0047]

【発明の効果】以上のように、本発明の薄膜トランジスタマトリクスの製造方法においては、上部2層の導電膜が上層から順にAl膜及び高融点金属膜となっているT As is evident from the foregoing description, in the method for manufacturing a thin film transistor matrix of the present invention, T the conductive film of the upper two layers is in the Al film and the refractory metal film from the top in this order
FTのソース/ドレイン電極とITO膜とを接続する前に、最上層のAl膜を除去し、下地の高融点金属膜を露出している。 Before connecting the source / drain electrode and the ITO film of FT, to remove the top layer of the Al film, exposed refractory metal film underlying.

【0048】従って、絶縁物等のエッチング残渣がソース電極等の表面から除去されるとともに、透明導電膜はコンタクト性の良い高融点金属膜との接続が可能となる。 [0048] Therefore, the etching residue of the insulator or the like is removed from the surface, such as the source electrode, the transparent conductive film is allowed to connect to the good contact resistance refractory metal film. また、Al膜のウエットエッチング後に、開口の側壁の絶縁膜をサイドエッチングし、絶縁膜の開口幅を広げて開口内の絶縁膜の側壁面と開口内のAl膜の側壁面とを合わせているので、Al膜のウエットエッチングにより生じた開口内の段差が解消される。 Further, after the wet etching of the Al film, an insulating film of the side wall of the open side etching, and combined with the side wall surface of the Al film in the side wall surface and the opening of the insulating film in the opening to expand the opening width of the insulating film since, the step in the opening caused by wet etching of the Al film is eliminated. このため、開口を被覆して形成される透明導電膜の断線の危険性が少なくなり、信頼性の向上及び製造歩留りの向上を図ることができる。 Therefore, the risk is reduced of disconnection of the transparent conductive film formed to cover the opening, it is possible to improve the improve the reliability and production yield.

【0049】更に、最上層がAl膜となっているTFT [0049] In addition, TFT the uppermost layer is in the Al film
のソース/ドレイン電極と透明導電膜とを接続する前に、Al膜の表層を除去し、或いはAl膜の表層を除去した後導電膜を形成している。 Before connecting the source / drain electrode and the transparent conductive film, removing the surface layer of the Al film, or forming a Koshirube film obtained by removing the surface layer of the Al film. 従って、絶縁物等のエッチング残渣や自然酸化膜がAl膜の表面から除去され、 Thus, etching residue or a natural oxide film of the insulator or the like is removed from the surface of the Al film,
或いは、透明導電膜との接触面には導電膜、例えば透明導電膜とコンタクト性の良いMo,Ti,Ta,Cr膜又はITO膜が露出しているので、透明導電膜とソース/ドレイン電極の間の接触性が良くなる。 Alternatively, the contact surface between the transparent conductive film conductive film, and a transparent electroconductive film and the contact resistance good Mo, Ti, Ta, since Cr film or an ITO film is exposed, a transparent conductive film and the source / drain electrodes contact resistance between the better.

【0050】これにより、透明導電膜とソース/ドレイン電極の間の接触抵抗のばらつきを抑制し、接触抵抗を小さく保持することができる。 [0050] Accordingly, to suppress the variations in the contact resistance between the transparent conductive film and the source / drain electrode can be kept small contact resistance. このため、TFTを動作させた場合、画素全体にわたって一様に液晶層に電圧がかかり、色調の変調や点欠陥が生じるのを防止することができる。 Therefore, when operating the TFT, uniformly consuming the voltage to the liquid crystal layer over the pixel, it is possible to prevent the color tone of the modulation and point defects from occurring. 従って、液晶表示装置の信頼性や製造歩留りの向上を図ることができる。 Therefore, it is possible to improve the reliability and production yield of the liquid crystal display device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例に係る薄膜トランジスタマトリクスの製造方法について示す断面図(その1)である。 Is a [1] cross-sectional views showing a method of manufacturing the thin-film transistor matrix according to a first embodiment of the present invention (Part 1).

【図2】本発明の第1の実施例に係る薄膜トランジスタマトリクスの製造方法について示す断面図(その2)である。 A 2 is a cross-sectional view showing a method of manufacturing the thin-film transistor matrix according to a first embodiment of the present invention (Part 2).

【図3】本発明の実施例に係る薄膜トランジスタマトリクスの構成について示す平面図である。 3 is a plan view showing a structure of a thin film transistor matrix according to an embodiment of the present invention.

【図4】本発明の第2の実施例に係る薄膜トランジスタマトリクスの製造方法について示す断面図である。 It is a sectional view showing a method of manufacturing the thin-film transistor matrix according to a second embodiment of the present invention; FIG.

【図5】本発明の第3の実施例に係る薄膜トランジスタマトリクスの製造方法について示す断面図である。 5 is a sectional view showing a method of manufacturing the thin-film transistor matrix according to a third embodiment of the present invention.

【図6】本発明の第4の実施例に係る薄膜トランジスタマトリクスの製造方法について示す断面図である。 It is a sectional view showing a method of manufacturing the thin-film transistor matrix according to a fourth embodiment of the present invention; FIG.

【図7】本発明の第5の実施例に係る薄膜トランジスタマトリクスの製造方法について示す断面図(その1)である。 Is FIG. 7 is a sectional view showing a method of manufacturing the thin-film transistor matrix according to a fifth embodiment of the present invention (Part 1).

【図8】本発明の第5の実施例に係る薄膜トランジスタマトリクスの製造方法について示す断面図(その2)である。 A 8 is a cross-sectional view showing a method of manufacturing the thin-film transistor matrix according to a fifth embodiment of the present invention (Part 2).

【図9】従来例に係る薄膜トランジスタマトリクスの製造方法について示す断面図(その1)である。 9 is a sectional view showing a method of manufacturing the thin-film transistor matrix according to a conventional example (part 1).

【図10】従来例に係る薄膜トランジスタマトリクスの製造方法について示す断面図(その2)である。 Figure 10 is a sectional view showing a method of manufacturing the thin-film transistor matrix according to a conventional example; FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

21 ガラス基板(透明基板)、 22 ゲート電極、 23 ゲートバスライン、 24 ゲート端子、 25 下部電極、 26 ゲート絶縁膜、 27 a−Si層(動作半導体層)、 28 保護絶縁膜、 29 n + a−Si層、 30 Ti膜(高融点金属膜)、 31 Al膜、 32 ドレイン端子、 33a ソース電極、 33b ドレイン電極、 34 上部電極、 35 シリコン窒化膜(絶縁膜)、 36a〜36f 開口、 37a ドレイン引出し電極、 37b 画素電極(ITO膜;透明導電膜)、 37c ゲート引出し電極、 38 ドレインバスライン、 41 ITO膜(導電膜)、 42 レジスト膜(耐エッチング性膜)、 43,43a,43b 導電膜。 21 glass substrate (transparent substrate), 22 gate electrode, 23 a gate bus line, 24 a gate terminal, 25 a lower electrode, 26 a gate insulating film, 27 a-Si layer (active semiconductor layer), 28 a protective insulating film, 29 n + a -Si layer, 30 Ti film (refractory metal film), 31 Al film, 32 a drain terminal, 33a source electrode, 33b drain electrode, 34 upper electrode, 35 a silicon nitride film (an insulating film), 36 a to 36 f openings, 37a drain extraction electrode, 37b pixel electrode (ITO film; transparent conductive film), 37c gate lead electrode, 38 drain bus lines, 41 ITO film (conductive film), 42 resist film (anti-etching film) 43 and 43a, 43 b conductive film .

フロントページの続き (72)発明者 石割 秀敏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 嶋田 裕行 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 井上 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 廣田 四郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平5−323373(JP,A) 特開 平4−253342(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/786 H01L 21/28 H01L 21/336 G02F 1/1368 Of the front page Continued (72) inventor Hidetoshi Ishiwari Kawasaki City, Kanagawa Prefecture Nakahara-ku, Kamikodanaka 1015 address Fujitsu within Co., Ltd. (72) inventor Hiroyuki Shimada Kawasaki City, Kanagawa Prefecture Nakahara-ku, Kamikodanaka 1015 address Fujitsu within Co., Ltd. (72) invention who Inoue, Kanagawa Prefecture, Nakahara-ku, Kawasaki, Kamikodanaka 1015 address Fujitsu within Co., Ltd. Atsushi (72) inventor Shiro Hirota, Kanagawa Prefecture, Nakahara-ku, Kawasaki, Kamikodanaka 1015 address Fujitsu within Co., Ltd. (56) reference Patent flat 5-323373 ( JP, a) JP flat 4-253342 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/786 H01L 21/28 H01L 21/336 G02F 1/1368

Claims (9)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 透明基板上に形成された薄膜トランジスタのソース/ドレイン電極であって、少なくとも最上層の導電膜がAl膜となっている前記ソース/ドレイン電極を被覆して絶縁膜を形成する工程と、 前記ソース/ドレイン電極上の前記絶縁膜に開口を形成する工程と、 前記開口を介して前記開口内の前記Al膜をエッチングする工程と、 前記開口内の前記ソース/ドレイン電極と接触する透明導電膜を形成する工程とを有する薄膜トランジスタの製造方法。 1. A source / drain electrode of the thin film transistor formed on a transparent substrate, forming a coated insulating film using the source / drain electrodes at least the uppermost layer of the conductive film is in the Al film If, forming an opening in the insulating film on the source / drain electrodes, etching the Al film within the opening through the opening, in contact with the source / drain electrode in the opening method for manufacturing a thin film transistor having a step of forming a transparent conductive film.
  2. 【請求項2】 前記ソース/ドレイン電極は前記Al膜の下に高融点金属膜が形成されており、前記Al膜のエッチングにより、下地の前記高融点金属膜を表出することを特徴とする請求項1記載の薄膜トランジスタの製造方法。 Wherein said source / drain electrodes is the high melting point metal film is formed under the Al film by etching the Al film, characterized in that exposed the refractory metal film underlying the method for producing a thin film transistor according to claim 1, wherein.
  3. 【請求項3】 前記Al膜のエッチングをウエットエッチングにより行い、その後、前記開口の側壁の前記絶縁膜をサイドエッチングし、前記絶縁膜の前記開口を広げて前記開口内の前記絶縁膜の側壁面と前記開口内のAl 3. A performed by wet etching the etching of the Al film, then, the insulating film of the side wall of the open side etching, the side wall surface of said insulating layer in said the spread of the opening aperture of the insulating film Al in the opening and
    膜の側壁面とを合わせることを特徴とする請求項2記載の薄膜トランジスタの製造方法。 The method of claim 2 according TFTs, characterized in that combining a side wall surface of the membrane.
  4. 【請求項4】 前記透明基板上に形成された補助容量の上部電極であって、少なくとも上部2層の導電膜が上層から順にAl膜及び高融点金属膜となっている前記上部電極に対して、前記ソース/ドレイン電極に対する前記工程を同時に適用し、前記透明導電膜により前記上部電極と前記ソース/ドレイン電極とを接続することを特徴とする請求項2又は請求項3記載の薄膜トランジスタの製造方法。 4. A top electrode of the storage capacitor formed on the transparent substrate, with respect to the upper electrode conductive layer of at least the upper two layers is in the Al film and the refractory metal film from the top in this order simultaneously applying said process to said source / drain electrodes, the method of manufacturing a thin film transistor according to claim 2 or claim 3, wherein the connecting the upper electrode and the source / drain electrodes by the transparent conductive film .
  5. 【請求項5】 前記Al膜のエッチングはAl膜の表層のエッチングであることを特徴とする請求項1記載の薄膜トランジスタの製造方法。 5. A method of manufacturing a thin film transistor according to claim 1, wherein the etching of the Al film is the surface layer of the etching of the Al film.
  6. 【請求項6】 前記絶縁膜に開口を形成する工程の後、 前記開口を被覆して導電膜を形成し、前記導電膜及び前記開口内の前記Al膜の表層を連続してエッチングする工程を有する請求項1記載の薄膜トランジスタの製造方法。 6. After the step of forming an opening in said insulating film, to cover the opening to form a conductive film, a step of sequentially etching the surface of the Al film of the conductive film and in the opening the method for fabricating the thin film transistor of claim 1 having.
  7. 【請求項7】 前記ソース/ドレイン電極を被覆して絶縁膜を形成する工程の後、 前記開口を形成するマスクとして用いた耐エッチング性膜を残したまま、前記開口を介して前記開口内の前記A 7. After the step of forming an insulating film covering the source / drain electrodes, while leaving the etching resistance film used as a mask for forming the opening, in the opening through the opening said a
    l膜の表層をエッチングする工程と、 前記開口を被覆して導電膜を形成し、続いて、前記耐エッチング性膜を除去して前記開口内に前記導電膜を残す工程と、 前記開口内の前記導電膜と接触する透明導電膜を形成する工程とを有する請求項1記載の薄膜トランジスタの製造方法。 Etching the surface layer of l film, a conductive film is formed covering the opening, followed by a step of leaving the conductive film in the opening by removing the anti-etching film, in the opening the method for producing a thin film transistor according to claim 1, further comprising a step of forming a transparent conductive film in contact with the conductive film.
  8. 【請求項8】 前記透明基板上に形成された補助容量の上部電極であって、少なくとも最上層の導電膜がAl膜となっている前記上部電極に対して、前記ソース/ドレイン電極に対する前記工程を同時に適用し、前記透明導電膜により前記上部電極と前記ソース/ドレイン電極とを接続することを特徴とする請求項5,請求項6又は請求項7記載の薄膜トランジスタの製造方法。 8. The upper electrode of the storage capacitor formed on the transparent substrate, with respect to the upper electrode at least the uppermost layer of the conductive film is in the Al film, the relative said source / drain electrode process apply the same time, according to claim 5, characterized in that for connecting the source / drain electrode and the upper electrode by the transparent conductive film, according to claim 6 or claim 7 method of producing thin film transistor according.
  9. 【請求項9】 前記透明導電膜はITO膜又はZnO膜であることを特徴とする請求項1,請求項2,請求項3,請求項4,請求項5,請求項6,請求項7又は請求項8記載の薄膜トランジスタの製造方法。 Claim 1, characterized in that wherein said transparent conductive film is an ITO film or ZnO film, according to claim 2, claim 3, claim 4, claim 5, claim 6, claim 7 or the method for producing a thin film transistor according to claim 8, wherein.
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