JP3281167B2 - Method for manufacturing thin film transistor - Google Patents

Method for manufacturing thin film transistor

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JP3281167B2
JP3281167B2 JP4743094A JP4743094A JP3281167B2 JP 3281167 B2 JP3281167 B2 JP 3281167B2 JP 4743094 A JP4743094 A JP 4743094A JP 4743094 A JP4743094 A JP 4743094A JP 3281167 B2 JP3281167 B2 JP 3281167B2
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真也 加藤
秀敏 石割
裕行 嶋田
淳 井上
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関し、より詳しくは、液晶表示装置の液晶駆動
に用いられる薄膜トランジスタの製造方法に関する。近
年、ラップトップパーソナルコンピュータや壁掛けテレ
ビに使用する薄膜トランジスタ(TFT)マトリクス型
カラー液晶パネルの開発や商品化が進められている。T
FTマトリクス型カラー液晶パネルはその表示品質の点
でCRTと代替できることが認められつつあり、今後、
価格,信頼性及び製造歩留り等の更なる向上が望まれて
いる。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor, and more particularly, to a method of manufacturing a thin film transistor used for driving a liquid crystal of a liquid crystal display device. 2. Description of the Related Art In recent years, thin film transistor (TFT) matrix type color liquid crystal panels used for laptop personal computers and wall-mounted televisions have been developed and commercialized. T
It has been recognized that FT matrix type color liquid crystal panels can be substituted for CRTs in terms of display quality.
Further improvements in price, reliability, manufacturing yield, and the like are desired.

【0002】[0002]

【従来の技術】TFTマトリクス型カラー液晶パネルの
信頼性及び製造歩留り向上のための対策の一つとして、
TFTマトリクスの更なる改良が望まれている。図9
(a),(b)〜図10はTFTマトリクス型カラー液
晶パネルに用いられるTFTマトリクスの製造方法につ
いて説明する断面図である。
2. Description of the Related Art As one of measures for improving the reliability and manufacturing yield of a TFT matrix type color liquid crystal panel,
Further improvements in TFT matrices are desired. FIG.
(A), (b) to FIG. 10 are sectional views for explaining a method of manufacturing a TFT matrix used for a TFT matrix type color liquid crystal panel.

【0003】図9(a)は、各電極を被覆して層間絶縁
膜が形成された後、これらの電極と画素電極等とを接続
するためのビアホールを形成する前の状態を示す。図で
は、特に、ドレイン端子部,画素部及びゲート端子部を
示す。画素部では、透明基板1上にゲート電極2と補助
容量の下部電極3が形成され、これら電極2,3を被覆
してゲート絶縁膜5が形成されている。更に、ゲート電
極2上方にはゲート絶縁膜5を介してTFTが形成さ
れ、TFTは最上層部がAl膜となっているソース/ド
レイン電極6a,6bを有する。また、下部電極3の上
方にはゲート絶縁膜5を介して、最上層部がAl膜とな
っている補助容量の上部電極7が形成されている。更
に、ソース/ドレイン電極6a,6b及び上部電極7を
被覆して層間絶縁膜9が形成されている。
FIG. 9A shows a state after an interlayer insulating film is formed by covering each electrode and before a via hole for connecting these electrodes to a pixel electrode or the like is formed. In the drawing, particularly, a drain terminal portion, a pixel portion, and a gate terminal portion are shown. In the pixel section, a gate electrode 2 and a lower electrode 3 of an auxiliary capacitor are formed on a transparent substrate 1, and a gate insulating film 5 is formed to cover these electrodes 2 and 3. Further, a TFT is formed above the gate electrode 2 with a gate insulating film 5 interposed therebetween, and the TFT has source / drain electrodes 6a and 6b whose uppermost layer is an Al film. Above the lower electrode 3, an upper electrode 7 of an auxiliary capacitor whose uppermost layer is an Al film is formed via a gate insulating film 5. Further, an interlayer insulating film 9 is formed to cover the source / drain electrodes 6a and 6b and the upper electrode 7.

【0004】また、ドレイン端子部では、透明基板1上
にゲート絶縁膜5を介して最上層部がAl膜となってい
るドレイン端子8が形成されており、ドレイン端子8は
層間絶縁膜9により被覆されている。更に、ゲート端子
部では、透明基板1上にTiとAl膜の2層の導電膜か
らなるゲート端子4と、これを被覆してゲート絶縁膜5
と層間絶縁膜9が形成されている。
In the drain terminal portion, a drain terminal 8 having an uppermost layer formed of an Al film is formed on a transparent substrate 1 via a gate insulating film 5, and the drain terminal 8 is formed by an interlayer insulating film 9. Coated. Further, in the gate terminal portion, a gate terminal 4 composed of two conductive films of Ti and Al films on the transparent substrate 1 and a gate insulating film 5 covering the gate terminal 4.
And an interlayer insulating film 9 are formed.

【0005】この後、図9(b)に示すように、レジス
トマスクに基づく選択エッチング工程を経て、ドレイン
端子8上の層間絶縁膜9と、画素部のソース電極6a上
の層間絶縁膜9と、上部電極7上の層間絶縁膜9と、ゲ
ート端子4上のゲート絶縁膜5及び層間絶縁膜9とにそ
れぞれ開口10a,10b,10c,10dを形成する。開口10
a〜10dの底部にはそれぞれAl膜が露出している。
Then, as shown in FIG. 9B, through an etching process based on a resist mask, an interlayer insulating film 9 on the drain terminal 8 and an interlayer insulating film 9 on the source electrode 6a in the pixel portion are formed. Openings 10a, 10b, 10c and 10d are formed in the interlayer insulating film 9 on the upper electrode 7 and in the gate insulating film 5 and the interlayer insulating film 9 on the gate terminal 4, respectively. Opening 10
The Al films are exposed at the bottoms of a to 10d, respectively.

【0006】次いで、図10に示すように、各開口10a
〜10dを被覆するように透明導電膜を形成した後、パタ
ーニングし、画素部のソース電極6a及び上部電極7と
接続して画素電極11bを形成するとともに、ドレイン端
子8及びゲート端子4と接続して引出し電極11a,11c
を形成する。これにより、TFTが完成する。
[0006] Next, as shown in FIG.
After forming a transparent conductive film so as to cover ~ 10d, it is patterned and connected to the source electrode 6a and the upper electrode 7 of the pixel portion to form the pixel electrode 11b, and connected to the drain terminal 8 and the gate terminal 4. Lead electrodes 11a, 11c
To form Thereby, the TFT is completed.

【0007】[0007]

【発明が解決しようとする課題】上記のTFTの製造方
法においては、電極や、電極に接続した配線層の抵抗を
下げるため、Al膜を重ねて形成している。しかし、A
l膜上の層間絶縁膜9等に開口10a〜10dを形成し、こ
の開口10a〜10dを介して画素電極11bや引出し電極11
a,11cを形成した場合、画素電極11b等とAl膜との
コンタクトがとれにくく、接触抵抗がばらついて大きく
なるものがある。これは、Al膜の表面に自然酸化膜が
形成されたため、或いは、開口10a〜10dを形成するた
めのエッチングの際にエッチング残渣がAl膜の表面に
再付着したためと考えられる。
In the above-described method of manufacturing a TFT, an Al film is formed to overlap the electrodes and the wiring layers connected to the electrodes in order to reduce the resistance. But A
The openings 10a to 10d are formed in the interlayer insulating film 9 and the like on the film l, and the pixel electrode 11b and the lead electrode 11 are formed through the openings 10a to 10d.
When a and 11c are formed, it is difficult to make contact between the pixel electrode 11b and the like and the Al film, and in some cases, the contact resistance varies and increases. This is probably because a natural oxide film was formed on the surface of the Al film, or an etching residue was re-adhered to the surface of the Al film during etching for forming the openings 10a to 10d.

【0008】このため、液晶を駆動するためTFTを動
作させると、接触抵抗のムラによって、液晶層にかかる
電圧が画素によってばらついたり、低下したりして、一
様な色調が得られなかったり、中間調表示の際に点欠陥
が生じたりして表示不良を招く場合がある。本発明は、
係る従来例の問題点に鑑みて創作されたものであり、A
l膜と透明導電膜との接触抵抗のばらつきを抑制し、接
触抵抗を小さく保持することができる薄膜トランジスタ
の製造方法を提供することを目的とするものである。
For this reason, when the TFT is operated to drive the liquid crystal, the voltage applied to the liquid crystal layer varies or decreases depending on the pixel due to the uneven contact resistance, and a uniform color tone cannot be obtained. In the case of halftone display, a display defect may be caused due to a point defect or the like. The present invention
It was created in view of the problems of the conventional example, and A
It is an object of the present invention to provide a method of manufacturing a thin film transistor which can suppress a variation in contact resistance between an l film and a transparent conductive film and keep the contact resistance small.

【0009】[0009]

【課題を解決するための手段】上記課題は、第1に、透
明基板上に形成された薄膜トランジスタのソース/ドレ
イン電極であって、少なくとも最上層の導電膜がAl膜
となっている前記ソース/ドレイン電極を被覆して絶縁
膜を形成する工程と、前記ソース/ドレイン電極上の前
記絶縁膜に開口を形成する工程と、前記開口を介して前
記開口内の前記Al膜をエッチングする工程と、前記開
口内の前記ソース/ドレイン電極と接触する透明導電膜
を形成する工程とを有する薄膜トランジスタの製造方法
によって達成され、第2に、前記ソース/ドレイン電極
は前記Al膜の下に高融点金属膜が形成されており、前
記Al膜のエッチングにより、下地の前記高融点金属膜
を表出することを特徴とする第1の発明に記載の薄膜ト
ランジスタの製造方法によって達成され、第3に、前記
Al膜のエッチングをウエットエッチングにより行い、
その後、前記開口の側壁の前記絶縁膜をサイドエッチン
グし、前記絶縁膜の前記開口を広げて前記開口内の前記
絶縁膜の側壁面と前記開口内のAl膜の側壁面とを合わ
せることを特徴とする第2の発明に記載の薄膜トランジ
スタの製造方法によって達成され、第4に、前記透明基
板上に形成された補助容量の上部電極であって、少なく
とも上部2層の導電膜が上層から順にAl膜及び高融点
金属膜となっている前記上部電極に対して、前記ソース
/ドレイン電極に対する前記工程を同時に適用し、前記
透明導電膜により前記上部電極と前記ソース/ドレイン
電極とを接続することを特徴とする第2又は第3の発明
に記載の薄膜トランジスタの製造方法によって達成さ
れ、第5に、前記Al膜のエッチングはAl膜の表層の
エッチングであることを特徴とする第1の発明に記載の
薄膜トランジスタの製造方法によって達成され、第6
に、前記絶縁膜に開口を形成する工程の後、前記開口を
被覆して導電膜を形成し、前記導電膜及び前記開口内の
前記Al膜の表層を連続してエッチングする工程を有す
る第1の発明に記載の薄膜トランジスタの製造方法によ
って達成され、第7に、前記ソース/ドレイン電極を被
覆して絶縁膜を形成する工程の後、前記開口を形成する
マスクとして用いた耐エッチング性膜を残したまま、前
記開口を介して前記開口内の前記Al膜の表層をエッチ
ングする工程と、前記開口を被覆して導電膜を形成し、
続いて、前記耐エッチング性膜を除去して前記開口内に
前記導電膜を残す工程と、前記開口内の前記導電膜と接
触する透明導電膜を形成する工程とを有する第1の発明
に記載の薄膜トランジスタの製造方法によって達成さ
れ、第8に、前記透明基板上に形成された補助容量の上
部電極であって、少なくとも最上層の導電膜がAl膜と
なっている前記上部電極に対して、前記ソース/ドレイ
ン電極に対する前記工程を同時に適用し、前記透明導電
膜により前記上部電極と前記ソース/ドレイン電極とを
接続することを特徴とする第5,第6又は第7の発明に
記載の薄膜トランジスタの製造方法によって達成され、
第9に、前記透明導電膜はITO膜又はZnO膜である
ことを特徴とする第1,第2,第3,第4,第5,第
6,第7又は第8の発明に記載の薄膜トランジスタの製
造方法によって達成される。
The first object of the present invention is to provide a thin film transistor formed on a transparent substrate, the first being a source / drain electrode, wherein at least the uppermost conductive film is an Al film. Forming an insulating film by covering the drain electrode, forming an opening in the insulating film on the source / drain electrode, and etching the Al film in the opening through the opening; Forming a transparent conductive film in contact with the source / drain electrodes in the opening, wherein the source / drain electrodes are refractory metal films under the Al film. The thin film transistor according to the first aspect of the present invention, wherein the underlying high-melting metal film is exposed by etching the Al film. Be achieved by law, the third, performed by wet etching the etching of the Al film,
Then, the insulating film on the side wall of the opening is side-etched, the opening of the insulating film is widened, and the side wall surface of the insulating film in the opening is aligned with the side wall surface of the Al film in the opening. Fourth, a fourth method of manufacturing a thin film transistor according to the second invention, wherein the upper electrode of the auxiliary capacitor formed on the transparent substrate, wherein at least the upper two conductive films are formed of Al in order from the upper layer. Applying the steps for the source / drain electrodes simultaneously to the upper electrode which is a film and a refractory metal film, and connecting the upper electrode and the source / drain electrodes by the transparent conductive film. A fifth aspect of the present invention is achieved by the method of manufacturing a thin film transistor according to the second or third aspect, wherein the etching of the Al film is etching of a surface layer of the Al film. Is achieved by the manufacturing method of thin film transistor according to the first aspect, wherein the sixth
A step of forming a conductive film by covering the opening after the step of forming an opening in the insulating film, and continuously etching the conductive film and a surface layer of the Al film in the opening. Seventh, after the step of forming an insulating film by covering the source / drain electrodes, the etching-resistant film used as a mask for forming the opening is left. Etching a surface layer of the Al film in the opening through the opening, forming a conductive film covering the opening,
A first step of removing the etching-resistant film and leaving the conductive film in the opening; and a step of forming a transparent conductive film in contact with the conductive film in the opening. Eighth, with respect to the upper electrode of the auxiliary capacitor formed on the transparent substrate, wherein at least the uppermost conductive film is an Al film, The thin film transistor according to the fifth, sixth, or seventh invention, wherein the steps for the source / drain electrodes are simultaneously applied, and the upper electrode and the source / drain electrodes are connected by the transparent conductive film. Achieved by the manufacturing method of
Ninth, the thin film transistor according to the first, second, third, fourth, fifth, sixth, seventh or eighth invention, wherein the transparent conductive film is an ITO film or a ZnO film Is achieved.

【0010】[0010]

【作用】本発明の薄膜トランジスタの製造方法によれ
ば、上部2層の導電膜が上層から順にAl膜及び高融点
金属膜となっているTFTのソース/ドレイン電極と透
明導電膜とを接続する前に、最上層のAl膜を除去し、
Al膜の下地の高融点金属膜を露出している。
According to the method of manufacturing a thin film transistor of the present invention, before connecting the transparent conductive film to the source / drain electrodes of the TFT in which the upper two layers of the conductive film are the Al film and the refractory metal film in this order from the upper layer. Then, the uppermost Al film is removed,
The refractory metal film underlying the Al film is exposed.

【0011】高融点金属膜はAl膜に比較して透明導電
膜との間で良好なコンタクトが得られることが実験的に
確かめられている。従って、絶縁物等のエッチング残渣
がソース電極等の表面から除去されるとともに、透明導
電膜、例えばITO膜やZnO膜はコンタクト性の良い
高融点金属膜との接続が可能となる。
It has been experimentally confirmed that a high-melting-point metal film can provide better contact with a transparent conductive film than an Al film. Therefore, the etching residue such as an insulator is removed from the surface of the source electrode and the like, and the transparent conductive film, for example, the ITO film or the ZnO film can be connected to the high melting point metal film having good contact properties.

【0012】ところで、Al膜のエッチング時に高融点
金属膜との選択比をとるためAl膜をウエットエッチン
グすることがあるが、この場合、Al膜のウエットエッ
チングによりAl膜がサイドエッチングされるため、開
口内で段差が生じる。この場合でも、Al膜のウエット
エッチング後に、開口の側壁の絶縁膜をサイドエッチン
グし、絶縁膜の開口幅を広げて開口内の絶縁膜の側壁面
と開口内のAl膜の側壁面とを合わせているので、開口
内の段差が解消される。このため、開口を被覆して形成
される透明導電膜の断線の危険性が少なくなり、信頼性
の向上及び製造歩留りの向上を図ることができる。
By the way, when the Al film is etched, the Al film may be wet-etched in order to obtain a selectivity with respect to the refractory metal film. In this case, since the Al film is side-etched by the wet etching of the Al film, A step occurs in the opening. Also in this case, after the wet etching of the Al film, the insulating film on the side wall of the opening is side-etched to widen the opening width of the insulating film so that the side wall surface of the insulating film in the opening and the side wall surface of the Al film in the opening are aligned. Therefore, the step in the opening is eliminated. Therefore, the risk of disconnection of the transparent conductive film formed by covering the opening is reduced, and the reliability and the manufacturing yield can be improved.

【0013】更に、最上層がAl膜となっているTFT
のソース/ドレイン電極と透明導電膜とを接続する前に
Al膜の表層を除去し、或いは導電膜を形成した後導電
膜及びAl膜の表層を連続して除去し、或いはAl膜の
表層を除去した後導電膜を形成している。従って、絶縁
物等のエッチング残渣や自然酸化膜がAl膜の表面から
除去され、或いは、透明導電膜との接触面には導電膜、
例えば透明導電膜とコンタクト性の良いMo,Ti,T
a,Cr膜又はITO膜が露出しているので、透明導電
膜とソース/ドレイン電極の間の接触性が良くなる。
Further, a TFT in which the uppermost layer is an Al film
Before connecting the source / drain electrodes and the transparent conductive film, the surface layer of the Al film is removed, or after the conductive film is formed, the conductive film and the surface layer of the Al film are continuously removed, or the surface layer of the Al film is removed. After the removal, a conductive film is formed. Therefore, an etching residue such as an insulator or a natural oxide film is removed from the surface of the Al film, or a conductive film,
For example, Mo, Ti, T having good contact with the transparent conductive film
Since the a, Cr film or the ITO film is exposed, the contact between the transparent conductive film and the source / drain electrodes is improved.

【0014】これにより、透明導電膜とソース/ドレイ
ン電極の間の接触抵抗のばらつきを抑制し、接触抵抗を
小さく保持することができる。
Thus, it is possible to suppress the variation in the contact resistance between the transparent conductive film and the source / drain electrodes, and keep the contact resistance small.

【0015】[0015]

【実施例】【Example】

(1)本発明の第1の実施例 図3は液晶表示パネルの透明基板上にTFTマトリクス
が形成された後の全体の構成を示す平面図である。図3
に示すように、透明なガラス基板上に同じ構成の複数の
画素がマトリクス状に縦方向及び横方向に整然と並んで
いる。ここでは、1つの画素とそれに接続するゲート端
子及びドレイン端子について説明する。
(1) First Embodiment of the Present Invention FIG. 3 is a plan view showing the entire structure after a TFT matrix is formed on a transparent substrate of a liquid crystal display panel. FIG.
As shown in FIG. 2, a plurality of pixels having the same configuration are arranged in a matrix in the vertical and horizontal directions on a transparent glass substrate. Here, one pixel and a gate terminal and a drain terminal connected thereto will be described.

【0016】図3において、37bはITO膜(透明導電
膜)からなる画素電極で、画素電極37bはTFTのソー
ス電極(ソース/ドレイン電極)上の2つの開口36b等
を介してソース電極と接続する。23はTFTのゲート
電極と接続するゲートバスラインで、図面上縦方向に並
んでいる各画素のTFTのゲート電極がそれぞれ接続さ
れている。24はゲートバスライン23と接続するゲー
ト端子で、各ゲート端子24等毎に一つのゲートバスラ
イン23等が接続される。
In FIG. 3, reference numeral 37b denotes a pixel electrode made of an ITO film (transparent conductive film). The pixel electrode 37b is connected to the source electrode via two openings 36b on the source electrode (source / drain electrodes) of the TFT. I do. Reference numeral 23 denotes a gate bus line connected to the gate electrode of the TFT, and the gate electrode of the TFT of each pixel arranged in the vertical direction in the drawing is connected to each other. A gate terminal 24 is connected to the gate bus line 23. One gate bus line 23 and the like are connected to each gate terminal 24 and the like.

【0017】38はTFTのドレイン電極を介してTF
Tと接続するドレインバスラインで、図面上横方向に並
んでいる各画素のTFTのドレイン電極がそれぞれ接続
されている。32はドレインバスライン38と接続する
ドレイン端子で、各ドレイン端子32等毎に一つのドレ
インバスライン38等が接続される。34はガラス基板
上にゲート絶縁膜を介してドレイン端子32及びソース
電極33a及びドレイン電極33bと同じ材料で、ドレイン
端子32と同時に形成された補助容量の上部電極で、帯
状に、かつゲートバスライン23に並行して形成されて
いる。
Reference numeral 38 denotes TF via a drain electrode of the TFT.
The drain electrodes of the TFTs of the pixels arranged in the horizontal direction in the drawing are connected to drain drain lines connected to T, respectively. A drain terminal 32 is connected to the drain bus line 38. One drain bus line 38 and the like are connected to each drain terminal 32 and the like. Reference numeral 34 denotes an upper electrode of an auxiliary capacitor formed at the same time as the drain terminal 32 on the glass substrate with the same material as the drain terminal 32, the source electrode 33a, and the drain electrode 33b via the gate insulating film. 23 are formed in parallel.

【0018】この上部電極34の下方には蓄積容量絶縁
膜を介して下部電極が形成されており、上部電極34と
下部電極とが重なっている領域は、上部電極34/蓄積
容量絶縁膜/下部電極からなるコンデンサとして機能す
る。また、上部電極34は2つの開口36c等を介して画
素電極37bと接続している。なお、画素電極37bと不図
示の液晶層を介して対向する不図示のコモン電極とは画
素電極37b/液晶層/コモン電極からなる寄生的なコン
デンサを構成する。従って、蓄積容量絶縁膜のコンデン
サはソース電極33aを共通にして液晶層のコンデンサと
並列に入ることになる。これにより、電圧依存性を有す
る液晶層のコンデンサの容量の減少を補償し、液晶層へ
の印加電圧の変動による色ずれ等が抑制される。
A lower electrode is formed below the upper electrode 34 with a storage capacitor insulating film interposed therebetween. A region where the upper electrode 34 and the lower electrode overlap each other is the upper electrode 34 / the storage capacitor insulating film / the lower electrode. Functions as a capacitor consisting of electrodes. The upper electrode 34 is connected to the pixel electrode 37b through two openings 36c and the like. The pixel electrode 37b and a common electrode (not shown) opposed to each other via a liquid crystal layer (not shown) constitute a parasitic capacitor composed of the pixel electrode 37b / liquid crystal layer / common electrode. Therefore, the capacitor of the storage capacitor insulating film is connected in parallel with the capacitor of the liquid crystal layer with the common source electrode 33a. This compensates for a decrease in the capacitance of the capacitor of the liquid crystal layer having the voltage dependency, and suppresses a color shift or the like due to a change in the voltage applied to the liquid crystal layer.

【0019】次に、上記図3のTFTマトリックスを作
成する、本発明の第1の実施例の製造方法について図1
(a),(b),図2(a),(b)を参照しながら説
明する。各図面には左からドレイン端子部,画素部,ゲ
ート端子部が示される。ドレイン端子部は図3のA−A
線断面図に相当し、画素部のTFT部は図3のB−B線
断面図に相当し、画素部の補助容量部は図3のC−C線
断面図に相当し、ゲート端子部は図3のD−D線断面図
に相当する。
Next, a method of manufacturing the TFT matrix of FIG. 3 according to the first embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIGS. 2 (a) and 2 (b) and FIGS. 2 (a) and 2 (b). In each drawing, a drain terminal portion, a pixel portion, and a gate terminal portion are shown from the left. The drain terminal is AA in FIG.
The TFT portion of the pixel portion corresponds to the cross-sectional view taken along the line BB of FIG. 3, the storage capacitor portion of the pixel portion corresponds to the cross-sectional view taken along the line CC of FIG. 3, and the gate terminal portion corresponds to the cross-sectional view of FIG. This corresponds to a cross-sectional view taken along line DD of FIG.

【0020】図1(a)に示すように、透明なガラス基
板(透明基板)21上に、ゲート電極22と、ゲート電
極22と接続するゲートバスライン23と、ゲートバス
ライン23と接続するゲート端子24と、補助容量の下
部電極25とを形成する。これらのうちゲート電極22
はTi膜からなり、他はすべてTi膜及びこのTi膜を
被覆するAl膜の2層の導電膜からなる。
As shown in FIG. 1A, a gate electrode 22, a gate bus line 23 connected to the gate electrode 22, and a gate connected to the gate bus line 23 are formed on a transparent glass substrate (transparent substrate) 21. The terminal 24 and the lower electrode 25 of the storage capacitor are formed. Of these, the gate electrode 22
Is composed of a Ti film, and all others are composed of a two-layered conductive film of a Ti film and an Al film covering the Ti film.

【0021】続いて、ゲート電極22,ゲートバスライ
ン23,ゲート端子24及び下部電極25を被覆して膜
厚約4000Åのシリコン窒化膜26をプラズマCVD法に
より形成する。なお、ゲート電極22上のシリコン窒化
膜26はゲート絶縁膜となり、下部電極25上のシリコ
ン窒化膜26は補助容量絶縁膜となる。次いで、膜厚約
150 〜500 Åのアモルファスシリコン膜(a−Si膜;
動作半導体層)27と膜厚約1200Åのシリコン窒化膜を
プラズマCVD法により連続的に形成する。
Subsequently, a silicon nitride film 26 having a thickness of about 4000.degree. Is formed by plasma CVD so as to cover the gate electrode 22, the gate bus line 23, the gate terminal 24 and the lower electrode 25. The silicon nitride film 26 on the gate electrode 22 becomes a gate insulating film, and the silicon nitride film 26 on the lower electrode 25 becomes an auxiliary capacitance insulating film. Then, about film thickness
150-500 シ リ コ ン amorphous silicon film (a-Si film;
(Operation semiconductor layer) 27 and a silicon nitride film having a thickness of about 1200 ° are continuously formed by a plasma CVD method.

【0022】次に、回転塗布法により不図示のレジスト
膜を形成した後、露光マスクを用いて選択的に露光し、
現像してゲート電極22の上方に、かつゲート電極22
よりも狭い島状のレジスト膜を残す。次いで、塩素系又
はフッ素系の反応ガスを用いたリアクティブイオンエッ
チング(RIE)により、レジスト膜をマスクとしてシ
リコン窒化膜をエッチングし、除去してチャネル保護膜
28を形成する。なお、シリコン窒化膜は緩衝弗酸溶液
(BHF)を用いたウエットエッチングにより除去して
もよい。
Next, after a resist film (not shown) is formed by a spin coating method, the resist film is selectively exposed using an exposure mask.
Develop to form a gate electrode 22 above the gate electrode 22
A narrower island-shaped resist film is left. Next, the silicon nitride film is etched and removed by reactive ion etching (RIE) using a chlorine-based or fluorine-based reaction gas using the resist film as a mask to form a channel protection film 28. The silicon nitride film may be removed by wet etching using a buffered hydrofluoric acid solution (BHF).

【0023】次に、チャネル保護膜28及びa−Si膜
27上にCVD法により膜厚約800Åのn+ a−Si
膜29を形成した後、スパッタ法により膜厚約800Å
のTi膜30を形成し、続いて蒸着法等により、Ti膜
30上に膜厚約500ÅのAl膜31を形成する。次い
で、塩素系又はフッ素系の反応ガスを用いたリアクティ
ブイオンエッチング(RIE)により、新たに形成され
た不図示のレジスト膜をマスクとして、Al膜31とT
i膜30とn+ a−Si膜29とa−Si膜27とを連
続的にエッチングし、除去する。
Next, on the channel protective film 28 and the a-Si film 27, an n + a-Si
After the film 29 is formed, the film thickness is approximately 800
Then, an Al film 31 having a thickness of about 500 ° is formed on the Ti film 30 by an evaporation method or the like. Next, the Al film 31 and the T film are formed by reactive ion etching (RIE) using a chlorine-based or fluorine-based reaction gas, using a newly formed resist film (not shown) as a mask.
The i film 30, the n + a-Si film 29, and the a-Si film 27 are continuously etched and removed.

【0024】これにより、a−Si膜27からなるトラ
ンジスタの動作半導体層27aと、動作半導体層27aに接
続されたn+ a−Si膜29/Ti膜30/Al膜31
からなるソース電極33a及びドレイン電極33bと、a−
Si膜27/n+ a−Si膜29/Ti膜30/Al膜
31からなるドレインバスラインと、a−Si膜27/
+ a−Si膜29/Ti膜30/Al膜31が積層さ
れたドレイン端子32とが形成される。
As a result, the active semiconductor layer 27a of the transistor comprising the a-Si film 27 and the n + a-Si film 29 / Ti film 30 / Al film 31 connected to the active semiconductor layer 27a
A source electrode 33a and a drain electrode 33b made of
A drain bus line composed of a Si film 27 / n + a-Si film 29 / Ti film 30 / Al film 31;
A drain terminal 32 on which the n + a-Si film 29 / Ti film 30 / Al film 31 are laminated is formed.

【0025】次に、ドレイン端子32,ドレインバスラ
イン,TFT,補助容量の上部電極34を被覆してプラ
ズマCVD法により層間絶縁膜としての膜厚約2000Åの
シリコン窒化膜(絶縁膜)35を形成する。次いで、図
1(b)に示すように、不図示のレジストマスクに基づ
いてSF6を用いたドライエッチングによりシリコン窒
化膜35を選択的にエッチングし、除去して、ドレイン
端子32,TFTのソース電極33a,上部電極34上の
シリコン窒化膜35に開口36a〜36cを形成するととも
に、ゲート端子24上のゲート絶縁膜26及びシリコン
窒化膜35に開口36dを形成する。これにより、開口36
a〜36cの底部にAl膜31が現れ、また開口36dの底
部にゲート端子24のAl膜が現れる。しかし、Al膜
の表面にはエッチング残渣が残る場合があり、また、大
気中に放置するとAl膜の表面には自然に酸化膜が形成
される場合がある。
Next, the drain terminal 32, the drain bus line, the TFT, and the upper electrode 34 of the auxiliary capacitor are covered, and a silicon nitride film (insulating film) 35 having a thickness of about 2000.degree. I do. Next, as shown in FIG. 1B, the silicon nitride film 35 is selectively etched and removed by dry etching using SF 6 based on a resist mask (not shown) to remove the drain terminal 32 and the source of the TFT. Openings 36a to 36c are formed in the silicon nitride film 35 on the electrode 33a and the upper electrode 34, and openings 36d are formed in the gate insulating film 26 and the silicon nitride film 35 on the gate terminal 24. As a result, the opening 36
An Al film 31 appears at the bottom of a to 36c, and an Al film of the gate terminal 24 appears at the bottom of the opening 36d. However, an etching residue may remain on the surface of the Al film, and an oxide film may be naturally formed on the surface of the Al film when left in the air.

【0026】このまま、ITO膜を形成した場合、コン
タクトが不十分になる危険性があるので、続いて、図2
(a)に示すように、各開口36a〜36dを介して底部の
Al膜をエッチングする。これにより、開口36a〜36c
の底部にTi膜30が表出し、また開口36dの底部にゲ
ート端子24のTi膜が現れる。このとき、Al膜のエ
ッチングとして、塩素系の反応ガスを用いたドライエッ
チングを用いるか、或いは加熱した燐酸を用いたウエッ
トエッチングを用いる。
If an ITO film is formed as it is, there is a risk that the contact becomes insufficient.
As shown in FIG. 2A, the bottom Al film is etched through the openings 36a to 36d. Thereby, the openings 36a to 36c
The Ti film 30 is exposed at the bottom of the gate electrode 24, and the Ti film of the gate terminal 24 appears at the bottom of the opening 36d. At this time, as the etching of the Al film, dry etching using a chlorine-based reaction gas or wet etching using heated phosphoric acid is used.

【0027】次いで、膜厚約800ÅのITO膜又はZ
nO膜(透明導電膜)をスパッタ法により形成する。次
に、図2(b)に示すように、不図示のレジストマスク
を形成した後、該レジストマスクに基づいてITO膜又
はZnO膜を選択的にエッチングし、開口36a〜36dを
介してドレイン端子32と接続するドレイン引出し電極
37aと、ソース電極33a及び上部電極34と接続する画
素電極37bと、ゲート端子24と接続するゲート引出し
電極37cとを形成する。
Next, an ITO film having a thickness of about 800.
An nO film (transparent conductive film) is formed by a sputtering method. Next, as shown in FIG. 2B, after forming a resist mask (not shown), the ITO film or the ZnO film is selectively etched based on the resist mask, and the drain terminal is formed through the openings 36a to 36d. Drain extraction electrode connected to 32
37a, a pixel electrode 37b connected to the source electrode 33a and the upper electrode 34, and a gate lead electrode 37c connected to the gate terminal 24 are formed.

【0028】以上のように、本発明の第1の実施例に係
るTFTマトリクスの製造方法によれば、図2(a)に
示すように、上部の2層がTi膜30/Al膜31とな
っているドレイン端子32,TFTのソース電極33a,
上部電極34及びゲート端子24とITO膜とを接続す
る前に、Al膜31等を除去し、Al膜31等の下地の
Ti膜30等を露出している。
As described above, according to the method of manufacturing a TFT matrix according to the first embodiment of the present invention, as shown in FIG. Drain terminal 32, TFT source electrode 33a,
Before the upper electrode 34 and the gate terminal 24 are connected to the ITO film, the Al film 31 and the like are removed to expose the underlying Ti film 30 and the like such as the Al film 31.

【0029】Ti膜30等はAl膜31等に比較してI
TO膜37a〜37cとの間で良好なコンタクトが得られる
ことが実験的に確かめられている。従って、絶縁物等の
エッチング残渣がソース電極33a等の表面から除去され
るとともに、ITO膜37a〜37cはコンタクト性の良い
Ti膜30等との接続が可能となる。
The Ti film 30 and the like have a higher I
It has been experimentally confirmed that good contact can be obtained with the TO films 37a to 37c. Accordingly, the etching residue such as an insulator is removed from the surface of the source electrode 33a and the like, and the ITO films 37a to 37c can be connected to the Ti film 30 and the like having good contact properties.

【0030】これにより、接触抵抗のばらつきを抑制
し、接触抵抗を小さく保持して、画素全体にわたって一
様に液晶層に電圧がかかるようにし、色調の変調や点欠
陥が生じるのを防止することができる。従って、信頼性
や製造歩留りの向上を図ることができる。 (2)本発明の第2の実施例 本発明の第2の実施例について図4(a)〜(c)を参
照しながら説明する。以下、画素部のみについて説明
し、他の部分については同様なので説明を省略する。
Thus, the variation in the contact resistance is suppressed, the contact resistance is kept small, the voltage is uniformly applied to the liquid crystal layer over the entire pixel, and the color tone modulation and the point defect are prevented from occurring. Can be. Therefore, reliability and manufacturing yield can be improved. (2) Second Embodiment of the Present Invention A second embodiment of the present invention will be described with reference to FIGS. Hereinafter, only the pixel portion will be described, and the other portions will not be described because they are the same.

【0031】図2(a)に示す第1の実施例の、開口36
a〜36dを介してAl膜31等をエッチングし、除去す
る工程において、ドライエッチングではAl膜31等と
Al膜31等の下地のTi膜30等とはエッチングの選
択性がほとんどないため、Al膜31等のエッチングの
終点検出が困難になる。従って、特に、オーバエッチン
グの危険性が高く、その影響が大きいような場合には、
Al膜31をエッチングするため、加熱した燐酸により
ウエットエッチングする場合がある。
The opening 36 of the first embodiment shown in FIG.
In the step of etching and removing the Al film 31 and the like via a to 36d, in the dry etching, the Al film 31 and the like and the underlying Ti film 30 and the like such as the Al film 31 have almost no etching selectivity. It becomes difficult to detect the end point of the etching of the film 31 or the like. Therefore, especially when the danger of over-etching is high and the influence is large,
In order to etch the Al film 31, wet etching may be performed with heated phosphoric acid.

【0032】この場合、図4(b)に示すように、Al
膜31のサイドエッチングが生じ、層間絶縁膜35の開
口36b,36c幅よりも広くAl膜31が除去されて開口
36b,36c内の層間絶縁膜35の側壁から層間絶縁膜3
5の下の方までAl膜31の端部側壁が後退する。従っ
て、この部分で段差が生じるため、開口36b,36cを被
覆してITO膜が形成された場合、段差部でITO膜の
断線が起きやすくなる。
In this case, as shown in FIG.
Side etching of the film 31 occurs, and the Al film 31 is removed wider than the widths of the openings 36b and 36c of the interlayer insulating film 35, and the opening
From the side walls of the interlayer insulating film 35 in 36b and 36c, the interlayer insulating film 3
5, the end side wall of the Al film 31 recedes. Therefore, since a step is generated in this portion, when the ITO film is formed so as to cover the openings 36b and 36c, disconnection of the ITO film easily occurs in the step.

【0033】この危険性を回避するため、第2の実施例
では、図4(b)に示すように、ウエットエッチングに
より開口36b,36cを介してAl膜31をエッチングし
た後、CF4 +O2 ガスを用いたケミカルドライエッチ
ング(CDE)法により層間絶縁膜35のエッチングを
行う。これにより、開口36b,36c内の側壁の層間絶縁
膜35はサイドエッチングを受けて開口幅が広がり、適
当なエッチング時間の後、開口36e,36f内において既
に層間絶縁膜35の下の方まで後退しているAl膜31
の端部側壁面と層間絶縁膜35の側壁面とが一致するよ
うになる。
In order to avoid this danger, in the second embodiment, as shown in FIG. 4B, after etching the Al film 31 through the openings 36b and 36c by wet etching, CF 4 + O 2 The interlayer insulating film 35 is etched by a chemical dry etching (CDE) method using a gas. As a result, the interlayer insulating film 35 on the side walls in the openings 36b and 36c undergoes side etching to widen the opening width. After an appropriate etching time, the interlayer insulating film 35 has already receded below the interlayer insulating film 35 in the openings 36e and 36f. Al film 31
And the side wall surface of the interlayer insulating film 35 coincides.

【0034】例えば、膜厚500ÅのAl膜31をジャ
ストエッチングよりも1.5倍程度オーバエッチングし
た場合、サイドエッチング量は片側約0.5μmとな
る。このとき、CDEを300Wで凡そ30秒行うこと
により、層間絶縁膜35の側壁は片側約0.5μm後退
し、Al膜31の端部側壁面と層間絶縁膜35の側壁面
とがほぼ一致するようになる。
For example, when the Al film 31 having a thickness of 500 ° is over-etched about 1.5 times as much as the just etching, the side etching amount is about 0.5 μm on one side. At this time, by performing CDE at 300 W for about 30 seconds, the side wall of the interlayer insulating film 35 recedes by about 0.5 μm on one side, and the side wall surface of the end portion of the Al film 31 and the side wall surface of the interlayer insulating film 35 substantially coincide with each other. Become like

【0035】従って、第2の実施例によれば、開口36
e,36fを被覆して形成されるITO膜の断線の危険性
が少なくなり、信頼性の向上及び製造歩留りの向上を図
ることができる。 (3)本発明の第3〜第5の実施例 本発明の第3〜第5の実施例について図5〜図8を参照
しながら説明する。第3〜第5の実施例では、第1及び
第2の実施例のようにAl膜を全部除去するかわりに、
Al膜の表層のみをエッチングする。以下の3つの方法
がある。以下、画素部のみについて説明し、ドレイン端
子部やゲート端子部については同様なので説明を省略す
る。
Therefore, according to the second embodiment, the opening 36
The risk of disconnection of the ITO film formed by covering e and 36f is reduced, and the reliability and the production yield can be improved. (3) Third to Fifth Embodiments of the Present Invention Third to fifth embodiments of the present invention will be described with reference to FIGS. In the third to fifth embodiments, instead of removing the entire Al film as in the first and second embodiments,
Only the surface layer of the Al film is etched. There are the following three methods. Hereinafter, only the pixel portion will be described, and the drain terminal portion and the gate terminal portion will not be described because they are the same.

【0036】(A)第3の実施例 図5(a)〜(d)は第3の実施例について示す断面図
である。第1の実施例の図2(a)に示す開口36b,36
cを形成する工程の後、図5(a)に示すように、開口
36b,36cを形成したときのレジスト膜を除去し、その
後、図5(b)に示すように、Arイオンを用いたドラ
イエッチングにより開口36b,36cを介してAl膜31
の表層を20〜200Å程度エッチングする。
(A) Third Embodiment FIGS. 5A to 5D are sectional views showing a third embodiment. The openings 36b and 36 of the first embodiment shown in FIG.
After the step of forming c, as shown in FIG.
The resist film at the time of forming the layers 36b and 36c is removed, and thereafter, as shown in FIG. 5B, the Al film 31 is formed through the openings 36b and 36c by dry etching using Ar ions.
Is etched by about 20 to 200 °.

【0037】次いで、図5(c)に示すように、全面に
再びITO膜を形成した後、パターニングして画素電極
(透明導電膜)37bを形成する。以上の工程において、
Al膜31の表層のエッチングと、ITO膜37bの成膜
とは減圧中で連続して行うことが好ましい。これによ
り、エッチング後のAl膜の表面に自然酸化膜が再形成
されるのを防止することができるので、ITO膜37bと
Al膜31の良好な接触が得られる。
Next, as shown in FIG. 5C, an ITO film is formed again on the entire surface and then patterned to form a pixel electrode (transparent conductive film) 37b. In the above steps,
The etching of the surface layer of the Al film 31 and the formation of the ITO film 37b are preferably performed continuously under reduced pressure. This can prevent a natural oxide film from being formed again on the surface of the Al film after the etching, so that good contact between the ITO film 37b and the Al film 31 can be obtained.

【0038】(B)第4の実施例 図6(a)〜(c)は第4の実施例について示す断面図
である。第1の実施例の図2(a)に示す開口36b,36
cを形成する工程の後、図6(a)に示すように、開口
36b,36cを形成したときのレジスト膜を除去し、その
後、図6(b)に示すように、全面にITO膜(導電
膜)41を形成する。
(B) Fourth Embodiment FIGS. 6A to 6C are sectional views showing a fourth embodiment. The openings 36b and 36 of the first embodiment shown in FIG.
After the step of forming c, as shown in FIG.
The resist film at the time of forming the layers 36b and 36c is removed, and thereafter, as shown in FIG. 6B, an ITO film (conductive film) 41 is formed on the entire surface.

【0039】続いて、図6(c)に示すように、ITO
膜41の全てと50〜70Å程度のAl膜31の表層を
ウエットエッチングする。このようにすることにより、
Al膜31単体の処理だけでは除去することが困難なA
l膜31の表層の自然酸化膜を除去することが可能とな
る。次いで、図6(d)に示すように、全面に再びIT
O膜を形成した後、パターニングして画素電極(透明導
電膜)37bを形成する。
Subsequently, as shown in FIG.
The entire film 41 and the surface layer of the Al film 31 of about 50 to 70 ° are wet-etched. By doing this,
A which is difficult to remove only by processing the Al film 31 alone
The natural oxide film on the surface of the 1 film 31 can be removed. Next, as shown in FIG.
After forming the O film, patterning is performed to form a pixel electrode (transparent conductive film) 37b.

【0040】(C)第5の実施例 図7(a)〜(c)及び図8(a),(b)は第5の実
施例について示す断面図である。
(C) Fifth Embodiment FIGS. 7A to 7C and FIGS. 8A and 8B are cross-sectional views showing a fifth embodiment.

【0041】第1の実施例の図2(a)に示す開口36
b,36cを形成する工程の後、図7(a)に示すよう
に、開口36b,36cを形成したときのレジスト膜(耐エ
ッチング性膜)42をそのまま残した状態で、図7
(b)に示すように、燐酸を含む溶液により、Al膜3
1の表層を20〜200Å程度ウエットエッチングす
る。次に、図7(c)に示すように、全面にMo膜,T
i膜,Ta膜,Cr膜又はITO膜からなる導電膜43
を形成する。
The opening 36 of the first embodiment shown in FIG.
After the step of forming the openings 36b and 36c, as shown in FIG. 7A, the resist film (etching-resistant film) 42 when the openings 36b and 36c are formed is left as it is in FIG.
As shown in (b), the solution containing phosphoric acid is used to form the Al film 3.
1 is wet-etched by about 20 to 200 °. Next, as shown in FIG. 7C, a Mo film, T
Conductive film 43 made of i film, Ta film, Cr film or ITO film
To form

【0042】次いで、図8(a)に示すように、レジス
ト膜42を除去する。このとき、リフトオフによりレジ
スト膜42上の導電膜43のみが除去され、開口36b,
36c内に形成されていたMo膜,Ti膜,Ta膜,Cr
膜又はITO膜からなる導電膜43a,43bのみ残る。次
いで、図8(b)に示すように、全面に再びITO膜を
形成した後、パターニングして画素電極37bを形成す
る。このとき、開口36b,36c内のITO膜(透明導電
膜)37bは導電膜43a,43b上に形成されるため、良好
なコンタクトが得られる。
Next, as shown in FIG. 8A, the resist film 42 is removed. At this time, only the conductive film 43 on the resist film 42 is removed by lift-off, and the openings 36b,
Mo film, Ti film, Ta film, Cr formed in 36c
Only the conductive films 43a and 43b made of films or ITO films remain. Next, as shown in FIG. 8B, an ITO film is formed again on the entire surface and then patterned to form a pixel electrode 37b. At this time, since the ITO film (transparent conductive film) 37b in the openings 36b and 36c is formed on the conductive films 43a and 43b, a good contact can be obtained.

【0043】以上のように、本発明の第3〜第5の実施
例の薄膜トランジスタマトリクスの製造方法によれば、
最上層がAl膜31となっているTFTのソース電極33
a及び補助容量の上部電極34とITO膜37bとを接続
する前に、Al膜31の表層を除去し、或いはAl膜3
1の表層を除去した後Mo膜,Ti膜,Ta膜,Cr膜
又はITO膜からなる導電膜43a,43bを形成してい
る。
As described above, according to the manufacturing method of the thin film transistor matrix of the third to fifth embodiments of the present invention,
The source electrode 33 of the TFT in which the uppermost layer is the Al film 31
Before connecting the upper film 34a and the upper electrode 34 of the storage capacitor to the ITO film 37b, the surface layer of the Al film 31 is removed or the Al film 3 is removed.
After removing the surface layer of No. 1, conductive films 43a and 43b made of Mo film, Ti film, Ta film, Cr film or ITO film are formed.

【0044】従って、絶縁物等のエッチング残渣や自然
酸化膜がソース電極33a等の表面から除去され、或いは
Al膜31上に導電膜41を形成した後この導電膜41
及びAl膜31の表層が連続して除去され、或いはIT
O膜37bはコンタクト性の良い膜,Ti膜,Ta膜,C
r膜又はITO膜からなる導電膜43a,43bと接続され
るので、ITO膜37bとソース電極33a等の間の電気的
接続性が良くなる。
Accordingly, after the etching residue such as an insulator or the natural oxide film is removed from the surface of the source electrode 33a or the like, or after the conductive film 41 is formed on the Al film 31,
And the surface layer of the Al film 31 is continuously removed, or
The O film 37b is a film having good contact properties, a Ti film, a Ta film, and a C film.
Since it is connected to the conductive films 43a and 43b made of the r film or the ITO film, the electrical connectivity between the ITO film 37b and the source electrode 33a is improved.

【0045】これにより、ITO膜37bとソース電極33
a等の間の接触抵抗のばらつきを抑制し、接触抵抗を小
さく保持することができる。このため、TFTを動作さ
せた場合、画素全体にわたって一様に液晶層に電圧がか
かり、色調の変調や点欠陥が生じるのを防止することが
できる。従って、液晶表示装置の信頼性や製造歩留りの
向上を図ることができる。
Thus, the ITO film 37b and the source electrode 33
It is possible to suppress the variation of the contact resistance during the period a and the like and keep the contact resistance small. For this reason, when the TFT is operated, it is possible to prevent a voltage from being uniformly applied to the liquid crystal layer over the entire pixel, thereby preventing color tone modulation and point defects. Therefore, the reliability and manufacturing yield of the liquid crystal display device can be improved.

【0046】なお、上記第1〜第5の実施例では、透明
電極としてITO膜37a〜37cを用いているが、ZnO
膜を用いることもできる。この場合も、ITO膜37a〜
37cと同様な効果を得ることができる。また、Al膜3
1の下の高融点金属膜としてTi膜30を用いている
が、その他Ta膜,Mo膜等を用いてもよい。
In the first to fifth embodiments, the ITO films 37a to 37c are used as the transparent electrodes.
A membrane can also be used. Also in this case, the ITO film 37a
An effect similar to that of 37c can be obtained. Also, the Al film 3
Although the Ti film 30 is used as the refractory metal film below the substrate 1, a Ta film, a Mo film, or the like may be used.

【0047】[0047]

【発明の効果】以上のように、本発明の薄膜トランジス
タマトリクスの製造方法においては、上部2層の導電膜
が上層から順にAl膜及び高融点金属膜となっているT
FTのソース/ドレイン電極とITO膜とを接続する前
に、最上層のAl膜を除去し、下地の高融点金属膜を露
出している。
As described above, in the method of manufacturing a thin film transistor matrix according to the present invention, the upper two conductive films are an Al film and a refractory metal film in order from the upper layer.
Before connecting the source / drain electrodes of the FT and the ITO film, the uppermost Al film is removed to expose the underlying refractory metal film.

【0048】従って、絶縁物等のエッチング残渣がソー
ス電極等の表面から除去されるとともに、透明導電膜は
コンタクト性の良い高融点金属膜との接続が可能とな
る。また、Al膜のウエットエッチング後に、開口の側
壁の絶縁膜をサイドエッチングし、絶縁膜の開口幅を広
げて開口内の絶縁膜の側壁面と開口内のAl膜の側壁面
とを合わせているので、Al膜のウエットエッチングに
より生じた開口内の段差が解消される。このため、開口
を被覆して形成される透明導電膜の断線の危険性が少な
くなり、信頼性の向上及び製造歩留りの向上を図ること
ができる。
Therefore, the etching residue such as an insulator is removed from the surface of the source electrode and the like, and the transparent conductive film can be connected to the high melting point metal film having good contact properties. After the wet etching of the Al film, the insulating film on the side wall of the opening is side-etched to widen the opening width of the insulating film so that the side wall surface of the insulating film in the opening and the side wall surface of the Al film in the opening are aligned. Therefore, the step in the opening caused by the wet etching of the Al film is eliminated. Therefore, the risk of disconnection of the transparent conductive film formed by covering the opening is reduced, and the reliability and the manufacturing yield can be improved.

【0049】更に、最上層がAl膜となっているTFT
のソース/ドレイン電極と透明導電膜とを接続する前
に、Al膜の表層を除去し、或いはAl膜の表層を除去
した後導電膜を形成している。従って、絶縁物等のエッ
チング残渣や自然酸化膜がAl膜の表面から除去され、
或いは、透明導電膜との接触面には導電膜、例えば透明
導電膜とコンタクト性の良いMo,Ti,Ta,Cr膜
又はITO膜が露出しているので、透明導電膜とソース
/ドレイン電極の間の接触性が良くなる。
Further, a TFT in which the uppermost layer is an Al film
Before connecting the source / drain electrodes to the transparent conductive film, the surface layer of the Al film is removed, or the conductive film is formed after removing the surface layer of the Al film. Therefore, etching residues such as insulators and natural oxide films are removed from the surface of the Al film,
Alternatively, a conductive film, for example, a Mo, Ti, Ta, Cr film or an ITO film having good contact with the transparent conductive film is exposed on the contact surface with the transparent conductive film. The contact between them is improved.

【0050】これにより、透明導電膜とソース/ドレイ
ン電極の間の接触抵抗のばらつきを抑制し、接触抵抗を
小さく保持することができる。このため、TFTを動作
させた場合、画素全体にわたって一様に液晶層に電圧が
かかり、色調の変調や点欠陥が生じるのを防止すること
ができる。従って、液晶表示装置の信頼性や製造歩留り
の向上を図ることができる。
Thus, the variation in the contact resistance between the transparent conductive film and the source / drain electrodes can be suppressed, and the contact resistance can be kept low. For this reason, when the TFT is operated, it is possible to prevent a voltage from being uniformly applied to the liquid crystal layer over the entire pixel, thereby preventing color tone modulation and point defects. Therefore, the reliability and manufacturing yield of the liquid crystal display device can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図(その1)で
ある。
FIG. 1 is a sectional view (part 1) illustrating a method for manufacturing a thin film transistor matrix according to a first embodiment of the present invention.

【図2】本発明の第1の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図(その2)で
ある。
FIG. 2 is a sectional view (part 2) illustrating the method for manufacturing the thin film transistor matrix according to the first embodiment of the present invention.

【図3】本発明の実施例に係る薄膜トランジスタマトリ
クスの構成について示す平面図である。
FIG. 3 is a plan view showing a configuration of a thin film transistor matrix according to an example of the present invention.

【図4】本発明の第2の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図である。
FIG. 4 is a sectional view illustrating a method for manufacturing a thin film transistor matrix according to a second embodiment of the present invention.

【図5】本発明の第3の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図である。
FIG. 5 is a sectional view illustrating a method for manufacturing a thin film transistor matrix according to a third embodiment of the present invention.

【図6】本発明の第4の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図である。
FIG. 6 is a sectional view illustrating a method for manufacturing a thin film transistor matrix according to a fourth embodiment of the present invention.

【図7】本発明の第5の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図(その1)で
ある。
FIG. 7 is a sectional view (part 1) illustrating a method for manufacturing a thin film transistor matrix according to a fifth embodiment of the present invention.

【図8】本発明の第5の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図(その2)で
ある。
FIG. 8 is a sectional view (part 2) illustrating the method for manufacturing the thin-film transistor matrix according to the fifth embodiment of the present invention.

【図9】従来例に係る薄膜トランジスタマトリクスの製
造方法について示す断面図(その1)である。
FIG. 9 is a cross-sectional view (part 1) illustrating a method for manufacturing a thin film transistor matrix according to a conventional example.

【図10】従来例に係る薄膜トランジスタマトリクスの
製造方法について示す断面図(その2)である。
FIG. 10 is a sectional view (part 2) illustrating the method for manufacturing the thin-film transistor matrix according to the conventional example.

【符号の説明】[Explanation of symbols]

21 ガラス基板(透明基板)、 22 ゲート電極、 23 ゲートバスライン、 24 ゲート端子、 25 下部電極、 26 ゲート絶縁膜、 27 a−Si層(動作半導体層)、 28 保護絶縁膜、 29 n+ a−Si層、 30 Ti膜(高融点金属膜)、 31 Al膜、 32 ドレイン端子、 33a ソース電極、 33b ドレイン電極、 34 上部電極、 35 シリコン窒化膜(絶縁膜)、 36a〜36f 開口、 37a ドレイン引出し電極、 37b 画素電極(ITO膜;透明導電膜)、 37c ゲート引出し電極、 38 ドレインバスライン、 41 ITO膜(導電膜)、 42 レジスト膜(耐エッチング性膜)、 43,43a,43b 導電膜。Reference Signs List 21 glass substrate (transparent substrate), 22 gate electrode, 23 gate bus line, 24 gate terminal, 25 lower electrode, 26 gate insulating film, 27 a-Si layer (operating semiconductor layer), 28 protective insulating film, 29 n + a -Si layer, 30Ti film (high melting point metal film), 31Al film, 32 drain terminal, 33a source electrode, 33b drain electrode, 34 upper electrode, 35 silicon nitride film (insulating film), 36a to 36f opening, 37a drain Lead electrode, 37b Pixel electrode (ITO film; transparent conductive film), 37c Gate lead electrode, 38 Drain bus line, 41 ITO film (conductive film), 42 Resist film (etching resistant film), 43, 43a, 43b Conductive film .

フロントページの続き (72)発明者 石割 秀敏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 嶋田 裕行 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 井上 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 廣田 四郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平5−323373(JP,A) 特開 平4−253342(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/28 H01L 21/336 G02F 1/1368 Continued on the front page (72) Inventor Hidetoshi Ishiwari 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Co., Ltd. Person Atsushi Inoue 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Shiro Hirota 1015, Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (56) References JP 5-323373 ( JP, A) JP-A-4-253342 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/786 H01L 21/28 H01L 21/336 G02F 1/1368

Claims (9)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 透明基板上に形成された薄膜トランジス
タのソース/ドレイン電極であって、少なくとも最上層
の導電膜がAl膜となっている前記ソース/ドレイン電
極を被覆して絶縁膜を形成する工程と、 前記ソース/ドレイン電極上の前記絶縁膜に開口を形成
する工程と、 前記開口を介して前記開口内の前記Al膜をエッチング
する工程と、 前記開口内の前記ソース/ドレイン電極と接触する透明
導電膜を形成する工程とを有する薄膜トランジスタの製
造方法。
1. A step of forming an insulating film by covering source / drain electrodes of a thin film transistor formed on a transparent substrate, wherein the source / drain electrodes at least the uppermost conductive film is an Al film Forming an opening in the insulating film on the source / drain electrode; etching the Al film in the opening through the opening; contacting the source / drain electrode in the opening Forming a transparent conductive film.
【請求項2】 前記ソース/ドレイン電極は前記Al膜
の下に高融点金属膜が形成されており、前記Al膜のエ
ッチングにより、下地の前記高融点金属膜を表出するこ
とを特徴とする請求項1記載の薄膜トランジスタの製造
方法。
2. The source / drain electrode has a refractory metal film formed below the Al film, and the underlying refractory metal film is exposed by etching the Al film. A method for manufacturing a thin film transistor according to claim 1.
【請求項3】 前記Al膜のエッチングをウエットエッ
チングにより行い、その後、前記開口の側壁の前記絶縁
膜をサイドエッチングし、前記絶縁膜の前記開口を広げ
て前記開口内の前記絶縁膜の側壁面と前記開口内のAl
膜の側壁面とを合わせることを特徴とする請求項2記載
の薄膜トランジスタの製造方法。
3. The etching of the Al film is performed by wet etching, and thereafter, the insulating film on the side wall of the opening is side-etched, and the opening of the insulating film is widened to form a side wall surface of the insulating film in the opening. And Al in the opening
3. The method of manufacturing a thin film transistor according to claim 2, wherein the side wall surface of the thin film is aligned with the film.
【請求項4】 前記透明基板上に形成された補助容量の
上部電極であって、少なくとも上部2層の導電膜が上層
から順にAl膜及び高融点金属膜となっている前記上部
電極に対して、前記ソース/ドレイン電極に対する前記
工程を同時に適用し、前記透明導電膜により前記上部電
極と前記ソース/ドレイン電極とを接続することを特徴
とする請求項2又は請求項3記載の薄膜トランジスタの
製造方法。
4. An upper electrode of an auxiliary capacitor formed on the transparent substrate, wherein at least the upper two conductive films are an Al film and a refractory metal film in order from the upper layer. 4. The method according to claim 2, wherein the steps for the source / drain electrodes are simultaneously applied, and the upper electrode and the source / drain electrodes are connected by the transparent conductive film. .
【請求項5】 前記Al膜のエッチングはAl膜の表層
のエッチングであることを特徴とする請求項1記載の薄
膜トランジスタの製造方法。
5. The method according to claim 1, wherein the etching of the Al film is etching of a surface layer of the Al film.
【請求項6】 前記絶縁膜に開口を形成する工程の後、 前記開口を被覆して導電膜を形成し、前記導電膜及び前
記開口内の前記Al膜の表層を連続してエッチングする
工程を有する請求項1記載の薄膜トランジスタの製造方
法。
6. A step of forming an opening in the insulating film, forming a conductive film covering the opening, and continuously etching the conductive film and a surface layer of the Al film in the opening. The method for manufacturing a thin film transistor according to claim 1.
【請求項7】 前記ソース/ドレイン電極を被覆して絶
縁膜を形成する工程の後、 前記開口を形成するマスクとして用いた耐エッチング性
膜を残したまま、前記開口を介して前記開口内の前記A
l膜の表層をエッチングする工程と、 前記開口を被覆して導電膜を形成し、続いて、前記耐エ
ッチング性膜を除去して前記開口内に前記導電膜を残す
工程と、 前記開口内の前記導電膜と接触する透明導電膜を形成す
る工程とを有する請求項1記載の薄膜トランジスタの製
造方法。
7. After the step of forming an insulating film by covering the source / drain electrodes, leaving the etching-resistant film used as a mask for forming the opening through the opening in the opening. Said A
etching a surface layer of the film, forming a conductive film by covering the opening, and subsequently removing the etching-resistant film to leave the conductive film in the opening; Forming a transparent conductive film in contact with the conductive film.
【請求項8】 前記透明基板上に形成された補助容量の
上部電極であって、少なくとも最上層の導電膜がAl膜
となっている前記上部電極に対して、前記ソース/ドレ
イン電極に対する前記工程を同時に適用し、前記透明導
電膜により前記上部電極と前記ソース/ドレイン電極と
を接続することを特徴とする請求項5,請求項6又は請
求項7記載の薄膜トランジスタの製造方法。
8. The method according to claim 1, wherein the upper electrode of the storage capacitor formed on the transparent substrate and the upper electrode having at least the uppermost conductive film is an Al film is formed on the source / drain electrode. 8. The method of manufacturing a thin film transistor according to claim 5, wherein the upper electrode and the source / drain electrodes are connected by the transparent conductive film.
【請求項9】 前記透明導電膜はITO膜又はZnO膜
であることを特徴とする請求項1,請求項2,請求項
3,請求項4,請求項5,請求項6,請求項7又は請求
項8記載の薄膜トランジスタの製造方法。
9. The method according to claim 1, wherein the transparent conductive film is an ITO film or a ZnO film. A method for manufacturing a thin film transistor according to claim 8.
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