JPH05323373A - Production of thin film transistor panel - Google Patents

Production of thin film transistor panel

Info

Publication number
JPH05323373A
JPH05323373A JP13047892A JP13047892A JPH05323373A JP H05323373 A JPH05323373 A JP H05323373A JP 13047892 A JP13047892 A JP 13047892A JP 13047892 A JP13047892 A JP 13047892A JP H05323373 A JPH05323373 A JP H05323373A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
film
electrode
formed
si
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP13047892A
Other languages
Japanese (ja)
Inventor
Shiro Hirota
Atsuyuki Hoshino
Takashi Shinoda
隆 信太
四郎 廣田
淳之 星野
Original Assignee
Fujitsu Ltd
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PURPOSE: To facilitate the use of Al as the material of a source electrode and to produce a thin film transistor panel in simplified processes.
CONSTITUTION: An n+ type amorphous Si film 22, a Ti film 24 and an Al film 26 are successively formed, a resist film 28 is further formed and the exposed parts of the films 26, 24, 22 and an amorphous Si film 16 are removed by RIE (reactive ion etching) with the resist film 28 as a mask to form a source electrode 38, a drain (bus line) electrode 36 and an active semiconductor layer 30. An oxidized film 40 is then formed on the surface of the Al film as the electrodes 38, 36 by anodic oxidation, an Si3N4 film is formed and the oxidized film 40 on the source electrode 38 is removed to form a connecting part and the electrode 38 is connected to an ITO film for a picture element electrode.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、アクティブマトリクス駆動方式の液晶表示パネル等に使用される薄膜トランジスタパネルの製造方法に関する。 The present invention relates to a method for manufacturing a thin film transistor panel used in a liquid crystal display panel or the like of the active matrix driving method. 液晶表示パネル等のアクティブマトリクス型表示パネルの駆動に用いられる薄膜トランジスタパネルには表示画面上の欠陥発生のないものが要求され、また製造プロセスの簡略化が要求されている。 The thin film transistor panel used for driving an active matrix type display panel such as a liquid crystal display panel is required to have no defects on the display screen, also simplification of the manufacturing process is required.

【0002】 [0002]

【従来の技術】アクティブマトリクス駆動方式の液晶表示パネルは、ドット表示を行う個々の画素に対応してマトリクス状に薄膜トランジスタ(TFT)を配設させ、 The liquid crystal display panel of the prior art active matrix driving method, is provided a thin film transistor (TFT) corresponding to the individual pixels to be dot display in a matrix,
この薄膜トランジスタにより各画素にメモリ機能を持たせてコントラストの良好な表示を可能としたものである。 This made to have a memory function to each pixel by a thin film transistor is obtained by allowing a good display contrast. このような液晶表示パネルは、例えば多数の補助容量バスライン、ゲートバスライン、ドレインバスラインをそれぞれX及びY方向に配設し、これら各バスラインに駆動電圧を順次印加して、各バスライン交差部に配設した薄膜トランジスタを選択駆動させることにより、所望の画素をドット表示するようにしている。 The liquid crystal display panel, for example a number of the auxiliary capacitor bus line, disposed gate bus line, the drain bus lines in the X and Y directions, respectively, and sequentially applying a driving voltage to the respective bus lines, each bus line by selectively driving the thin film transistor arranged in the intersection, so that dot display a desired pixel.

【0003】 [0003]

【発明が解決しようとする課題】この従来の薄膜トランジスタパネルの製造方法においては、ソース電極の電極材に、低抵抗な配線材料であるAlを用いることが困難であるという問題があった。 BRIEF Problem to be Solved] In the method for manufacturing a conventional thin film transistor panel, the electrode material of the source electrode, there is a problem that it is difficult to use Al is a low-resistance wiring material. これは、ソース電極及びドレイン電極をAlで形成しても、ソース電極と接続されるITO等の画素電極をパターニングする際に用いるハロゲン系エッチャントにより、ソース電極のAlまでもエッチングされてしまうからである。 In this, also form a source electrode and a drain electrode in Al, the halogen-based etchant used in patterning the pixel electrode of ITO or the like is connected to the source electrode, because even Al source electrode are etched is there. ハロゲン系エッチャントには、例えば、HCl+HNO 3 、HCl+Fe Halogen-based to an etchant, for example, HCl + HNO 3, HCl + Fe
23又はHBr・HI或いはこれらに適当な酸化剤や水を加えたりして緩衝液にした溶液がある。 2 O 3 or HBr · HI or in or adding an appropriate oxidizing agent and water thereto is solution in buffer.

【0004】また、電極材にAlを用いたソース電極上にITOの画素電極を直接積層した場合においては、フォトリソグラフィ工程で用いるレジスト現像液等の電解質溶液中にソース電極と画素電極が曝されると電池効果により反応を起こしてしまい、ソース電極のAlが溶けてしまったり、画素電極のITO及びソース電極のAl Further, in the case of stacking directly pixel electrode of ITO on the source electrode using Al as the electrode material, the source electrode and the pixel electrode is exposed to the electrolyte solution in the resist developing solution or the like used in the photolithography process that the cause causing the reaction by battery effect, or has melted Al source electrode, the ITO and the source electrode of the pixel electrode Al
が破壊されたり、剥離したりする等の問題がある。 There or destroyed, there is a problem such as that or peeling. 従って、ITOとAlとの積層構造又は同一層での使用は非常に困難であった。 Thus, the use of a stacked structure or the same layer of ITO and Al is very difficult.

【0005】このため、従来の薄膜トランジスタパネルの製造方法においては、ソース電極の電極材にAlを用いてソース電極と接続するITO等の画素電極をエッチングで形成することはなかった。 [0005] For this reason, in the conventional method of manufacturing a thin film transistor panel, it did not form a pixel electrode such as ITO is connected to the source electrode with the Al in the electrode material of the source electrode by etching. 従って、バスライン、 Therefore, the bus line,
ドレイン電極にもAlを用いることがなかった。 To the drain electrode had never used Al. また、 Also,
従来の薄膜トランジスタパネルの製造方法においては、 In the conventional method of manufacturing a thin film transistor panel,
端子形成、画素電極形成、最終保護膜形成の各工程を別々に行っていたため複数のフォトリソグラフィ工程を必要としていた。 Terminals formed, the pixel electrode forming, the steps of the final protective film formed has required a plurality of photolithography steps because it was performed separately. さらに、形成されるゲート端子の端子材が金属であると、コンタクト抵抗の劣化を抑えることが困難であり薄膜トランジスタパネルの信頼性が低下していた。 Furthermore, the terminal member of the gate terminal to be formed when is metallic, the reliability of and TFT panel is difficult to suppress the deterioration of the contact resistance was reduced.

【0006】またさらに、従来の薄膜トランジスタパネルの製造方法では、不要なITO膜のリフトオフ工程で残ったITOが点欠陥等の不良を発生させ、薄膜トランジスタパネルの信頼性を低下させる原因となっていた。 [0006] Furthermore, in the conventional method of manufacturing a thin film transistor panel, causing the remaining ITO in lift-off process unnecessary ITO film to generate defects such as point defects, it reduces the reliability of the thin film transistor panel.
本発明の目的は、ソース電極の電極材にAlを用いることができ、さらに、製造工程を簡単にさせた薄膜トランジスタパネルの製造方法を提供することにある。 An object of the present invention can be used an Al electrode material of the source electrode, further, it is to provide a method of manufacturing a thin film transistor panel is to simplify the manufacturing process.

【0007】 [0007]

【課題を解決するための手段】上記目的は、透明絶縁性基板上にゲートバスライン及び前記ゲートバスラインに接続するゲート電極を形成し、前記透明絶縁性基板上部全面に層間絶縁膜を形成し、前記層間絶縁膜上に動作半導体膜を形成し、前記動作半導体膜上に、前記ゲートバスラインと交差するドレインバスライン及び前記ドレインバスラインに接続するドレイン電極を形成し、同時に前記ゲート電極に対して前記ドレイン電極と反対側の前記動作半導体膜上にソース電極を形成することにより、 SUMMARY OF THE INVENTION The above object is, the gate electrode is formed to be connected to the gate bus line and the gate bus line on a transparent insulating substrate, forming the transparent insulating substrate whole upper surface in the interlayer insulating film the form the active semiconductor film on the interlayer insulating film, on the operation semiconductor film, wherein forming a drain electrode connected to the drain bus lines and said drain bus lines crossing the gate bus lines, to the gate electrode simultaneously and forming a source electrode on the opposite side of the active semiconductor film and the drain electrode for,
前記ゲートバスラインと前記ドレインバスラインの各交差部近傍にマトリックス駆動用の薄膜トランジスタを配設した薄膜トランジスタパネルの製造方法において、前記ソース電極、前記ドレイン電極及び前記ドレインバスラインはAlを含む金属層で形成し、前記ソース電極及び前記ドレイン電極の前記金属層表面に酸化被膜を形成し、前記ソース電極表面の前記酸化被膜を除去して、前記ソース電極と画素電極とを接続させることを特徴とする薄膜トランジスタパネルの製造方法によって達成される。 In the manufacturing method of the gate bus lines and said drain bus lines thin film transistor panel which is disposed the thin film transistors for the matrix drive in the vicinity of each intersection of the source electrode, the drain electrode and the drain bus lines with a metal layer containing Al formed, an oxide film is formed on the metal layer surface of the source electrode and the drain electrode, and removing the oxide layer of the source electrode surface, characterized in that it is connecting the source electrode and the pixel electrode It is achieved by the method for manufacturing a thin film transistor panel.

【0008】また上記目的は、透明絶縁性基板上にゲートバスライン及び前記ゲートバスラインに接続するゲート電極を形成し、前記透明絶縁性基板上部全面に層間絶縁膜を形成し、前記層間絶縁膜上に動作半導体膜を形成し、前記動作半導体膜上に、前記ゲートバスラインと交差するドレインバスライン及び前記ドレインバスラインに接続するドレイン電極を形成し、同時に前記ゲート電極に対して前記ドレイン電極と反対側の前記動作半導体膜上にソース電極を形成することにより、前記ゲートバスラインと前記ドレインバスラインの各交差部近傍にマトリックス駆動用の薄膜トランジスタを配設した薄膜トランジスタパネルの製造方法において、前記ソース電極及び前記ドレイン電極を形成した後、レジストを塗布して画素電極の形成 [0008] The above object is to form a gate electrode connected to the gate bus line and the gate bus line on a transparent insulating substrate, forming the transparent insulating substrate whole upper surface in the interlayer insulating film, the interlayer insulating film the active semiconductor film is formed on the on the operation semiconductor film, wherein forming a drain electrode connected to the drain bus lines and said drain bus lines crossing the gate bus lines, the drain electrode to the gate electrode simultaneously and by forming a source electrode on the opposite side of the active semiconductor film, the manufacturing method of the gate bus lines and said drain bus lines thin film transistor panel which is disposed the thin film transistors for the matrix drive in the vicinity of each intersection of the after forming the source electrode and the drain electrode, forming a pixel electrode a resist is applied 域に開口を有するレジスト膜をパターニングし、全面に前記画素電極形成用の透明導電膜を形成し、前記レジスト膜を除去することにより、不要な前記透明導電膜をリフトオフして前記ソース電極と接続する前記画素電極を形成することを特徴とする薄膜トランジスタパネルの製造方法によって達成される。 Patterning a resist film having an opening in the band, to form a transparent conductive film for the pixel electrode formed on the entire surface, by removing the resist film, connected to the source electrode is lifted off the unnecessary the transparent conductive film It is achieved by the method for manufacturing a thin film transistor panel and forming the pixel electrodes.

【0009】 [0009]

【作用】本発明によれば、Alの表面に酸化被膜を形成することにより画素電極(透明導電膜)のエッチングの際のエッチャントによってAlが浸蝕されることがなく、また、表面の酸化被膜によりAlが保護されるので電池効果による破壊を生じさせることがないので、ソース電極等の電極材にAlを用いることができる。 According to the present invention, without Al is eroded by an etchant during etching of the pixel electrode (transparent conductive film) by forming a surface oxide film of Al, In addition, the oxide film on the surface since Al does not give rise to damage by battery effect since it is protected, it is possible to use Al in the electrode material, such as a source electrode.

【0010】また、本発明によれば、画素電極のパターニングをエッチングではなくリフトオフを用いて行うことによりフォトリソグラフィ工程でのマスクを減少させることができ、さらにソース電極等の電極材及び配線材料にAlを用いた薄膜トランジスタパネルを製造することができるようになる。 Further, according to the present invention, the patterning of the pixel electrode can be reduced mask in the photolithography process by performed using a lift-off rather than the etching further electrode material and a wiring material of the source electrode and the like it will allow to manufacture the thin film transistor panel using al. さらに本発明によれば、端子電極にITO等の酸化物導電体を使用できるため、コンタクト抵抗を安定させた薄膜トランジスタパネルを製造することができる。 Further according to the invention, since the oxide conductor such as ITO can be used for the terminal electrode, it is possible to manufacture a thin film transistor panel to stabilize the contact resistance.

【0011】 [0011]

【実施例】本発明の第1の実施例による薄膜トランジスタパネルの製造方法を図1乃至図5を用いて説明する。 The method of manufacturing a thin film transistor panel according to a first embodiment of the embodiment of the present invention will be described with reference to FIGS.
本実施例における薄膜トランジスタパネルの製造方法は、ALD(Atomic Layer Deposi The method of fabricating a thin film transistor panel in the present embodiment, ALD (Atomic Layer Deposi
tion)法によりゲート絶縁膜としてのアルミナを成膜し、SA(セルフアライメント)プロセスを活用して薄膜トランジスタパネルを製造する方法である。 Alumina as a gate insulating film formed by tion) method is a method of manufacturing a thin film transistor panel by utilizing the SA (self-alignment) process. 図5に薄膜トランジスタパネルの平面図を示す。 It shows a plan view of a thin film transistor panel in FIG. 図中のA−A A-A of FIG.
線での断面の製造工程図を図1乃至図4に示している。 It shows a manufacturing process view of a section of a line in FIGS.

【0012】まず、ドラム回転方式であり対向ターゲット方式であるマグネトロンスパッタ電極を有し、基板温度を200℃まで昇温可能なスパッタリング装置を用いて、ガラス基板2上にゲート電極及びゲートバスラインを形成する。 [0012] First, having a magnetron sputter electrodes is is facing a targeted manner a drum rotation system, the substrate temperature to 200 ° C. with a temperature increase can sputtering apparatus, on a glass substrate 2 using the gate electrode and the gate bus line Form. スパッタリング装置内にセットしたガラス基板2を基板温度200℃に加熱してから放置して室温まで冷却した後、回転ドラムを6回転/分で回転させ、 After cooling to room temperature the glass substrate 2 was set in the sputtering apparatus was left was heated to a substrate temperature of 200 ° C., by rotating the rotary drum at 6 rev / min,
圧力約0.001TorrのArガス雰囲気中において、DCスパッタリング法によりAlをスパッタリングし、ガラス基板2上に厚さ約50nmのAl膜4を形成する。 In an Ar gas atmosphere at a pressure of about 0.001 Torr, it was sputtered Al by a DC sputtering method, an Al film 4 having a thickness of about 50nm on the glass substrate 2. 続いて、同一装置内で真空を破らずに室温で、回転ドラムを6回転/分で回転させ、圧力約0.001T Then, at room temperature without breaking the vacuum in the same apparatus, by rotating the rotary drum at 6 rev / min, a pressure of about 0.001T
orrのArガス雰囲気中において、DCスパッタリング法によりCrをスパッタリングし、Al膜4上に厚さ約80nmのCr膜6を形成する(図1(a))。 In Ar gas atmosphere of orr, sputtering Cr by DC sputtering method to form the Cr film 6 having a thickness of about 80nm on the Al film 4 (Figure 1 (a)). このAl膜4とCr膜6の二層膜の上に、幅が5μmのゲートパターンを有するレジスト膜8を形成する。 On the two-layer film of the Al film 4 and the Cr film 6, a resist film 8 having a width having a gate pattern of 5 [mu] m. このレジスト膜8をマスクとして、RIE(反応性イオンエッチング)によりCCl 4 +O 2ガスによりCr膜6をエッチングし、続いてBCl 3 +Cl 2ガスによりAl膜4 The resist film 8 as a mask, RIE by (reactive ion etching) the Cr film 6 is etched by CCl 4 + O 2 gas, followed by BCl 3 + Cl Al film 4 by 2 gas
をエッチングする(図1(b))。 The etched (Figure 1 (b)). その後レジスト膜8 After that, the resist film 8
を除去して、Al膜10aの上層にCr膜10bが形成されたゲート電極10が完成する。 Removal of the gate electrode 10 of Cr film 10b is formed on the upper layer of the Al film 10a is completed.

【0013】次に、ALD法を用い、有機アルミニウムとO 2による雰囲気、或いはH 2 OをN 2ガスで仕切った雰囲気中において、ガラス基板2上及びゲート電極1 [0013] Next, using ALD, atmosphere with organic aluminum and O 2, or of H 2 O in an atmosphere that partitioned by N 2 gas, the upper glass substrate 2 and the gate electrode 1
0上にゲート絶縁膜として厚さ約400nmのAl 2 0 thickness as a gate insulating film on approximately 400nm of Al 2 O
3膜12を画素部のみマスクして成膜する。 3 film 12 is masked only the pixel portion is deposited. 次いで、プラズマCVD法を用い、SiH 4とNH 3の混合ガス雰囲気中でAl 23膜12上に厚さ50nmのSi 3 Then, using the plasma CVD method, a thickness of 50nm on the Al 2 O 3 film 12 in a mixed gas atmosphere of SiH 4 and NH 3 Si 3 N
4膜14を形成する。 4 to form a film 14. 次に、SiH 4のガス雰囲気中において、Si 34膜14上に動作半導体層として厚さ約25nmのa−Si(アモルファスシリコン)膜16 Then, in a gas atmosphere SiH 4, Si 3 N 4 film 14 having a thickness of about 25nm of a-Si (amorphous silicon) as the active semiconductor layer on the membrane 16
を形成し、SiH 4とN 2 Oの混合ガス雰囲気中において、a−Si膜16上に保護膜として厚さ約140nm Forming a, in SiH 4 and N 2 mixed gas atmosphere of O, about the thickness of a protective film on the a-Si film 16 140 nm
のSiO 2膜18を形成する。 Forming a SiO 2 film 18.

【0014】次いで、SiO 2膜18上にレジスト膜2 [0014] Subsequently, the resist film 2 on the SiO 2 film 18
0を塗布する。 0 is applied. ゲート電極10側の面と反対側のガラス基板2面からレジスト膜20に対して背面露光してSA SA and back exposure with the surface of the gate electrode 10 side from the side opposite to the glass substrate 2 side of the resist film 20
(セルフアライメント)プロセスを行い、さらにガラス基板2のゲート電極10側から、ゲート電極10上のレジスト膜だけが残り、ゲートバスライン上のレジスト膜が除去されるようなパターンで露光を行い、ゲート電極10上にレジスト膜20を形成する(図2(a))。 Performed (self-alignment) process, further from the gate electrode 10 side of the glass substrate 2, only the resist film on the gate electrode 10 remains, exposure in a pattern as the resist film on the gate bus line is removed, the gate forming a resist film 20 on the electrode 10 (FIG. 2 (a)). このレジスト膜20をマスクとし、弗化アンモニウム系のエッチング液によりSiO 2膜18の露出部を選択的にエッチング除去し(図2(b))、続いてレジスト膜2 The resist film 20 as a mask, the exposed portions of the SiO 2 film 18 is selectively removed by etching using an etchant of ammonium fluoride system (FIG. 2 (b)), followed by the resist film 2
0を除去する。 0 is removed.

【0015】次にPH 3 (ホスフィン)を加えたSiH [0015] Next, SiH plus PH 3 a (phosphine)
4 (シラン)の雰囲気中において、プラズマCVD法により厚さ約50nmのn + a−Si膜22を形成し、続いて厚さ約100nmのTi膜24を真空蒸着法にて形成し、さらに厚さ約200nmのAl膜26を真空蒸着法にて形成する。 In an atmosphere of 4 (silane), the n + a-Si film 22 having a thickness of about 50nm was formed by a plasma CVD method, followed by the Ti film 24 having a thickness of about 100nm is formed by a vacuum evaporation method, further thickness the Al film 26 of about 200nm is formed by vacuum deposition of. 次いで、全面にレジストを塗布してパターニングし、ソース電極とドレイン(バスライン)電極形成用のレジスト膜28を形成する(図3(a))。 Then, patterning is applied on the entire surface resist, and forming a source electrode and a drain (bus line) resist film 28 for electrode formation (Figure 3 (a)).

【0016】レジスト膜28をマスクとしてBCl 3 [0016] BCl 3 using the resist film 28 as a mask +
Cl 2混合ガス雰囲気中においてRIEにより、Al膜26、Ti膜24、n + a−Si膜22及びa−Si膜16の露出部を除去することにより素子分離を行ない、 By RIE in Cl 2 gas mixture atmosphere, subjected to isolation by removing the exposed portion of the Al film 26, Ti film 24, n + a-Si film 22 and the a-Si film 16,
ソース電極38、ドレイン(バスライン)電極36及び動作半導体層30を形成する。 Source electrode 38, the drain to form the (bus line) electrodes 36 and active semiconductor layer 30. 本工程を実施した後も、 After carrying out the present process,
ゲート絶縁膜のAl 23膜12は画素部に、Si 3 The Al 2 O 3 film 12 of the gate insulating film in the pixel portion, Si 3 N
4膜14は全面に残っている。 4 film 14 is left on the entire surface. 次に陽極酸化法を用い、 Then using the anodic oxidation method,
ソース電極38、ドレイン(バスライン)電極36のA A source electrode 38, the drain (bus line) electrode 36
l膜の表面に酸化被膜40を形成する(図3(b))。 l to form an oxide film 40 on the surface of the membrane (Figure 3 (b)).

【0017】次に、保護膜となるSi 34膜42を形成した後、HF系の酸溶液によるウエットプロセス、C Next, a protective film Si 3 after forming the N 4 film 42, wet process with an acid solution of HF system, C
DE(ケミカルドライエッチング)、RIEによるドライプロセスにより、ソース電極38上のSi 34膜4 DE by (chemical dry etching), dry process by RIE, Si 3 N 4 film 4 on the source electrode 38
2を開口し、開口部に露出したソース電極38の酸化被膜40を除去してコンタクト部を形成する。 2 opened, by removing the oxide film 40 of the source electrode 38 exposed in the opening to form a contact portion. さらに、ゲート絶縁膜を同様にエッチングしてもよい。 Furthermore, it may be similarly etching the gate insulating film.

【0018】次に、画素電極用のITO膜44を形成し、画素電極形成用のレジスト膜46をマスクとしてハロゲン系エッチャントを用いてITO膜44をエッチングする(図4(a))。 [0018] Next, an ITO film 44 for the pixel electrode, an ITO film 44 is etched using a halogen-based etchant resist film 46 for the pixel electrode formed as a mask (Figure 4 (a)). レジスト膜46を除去して薄膜トランジスタパネルが完成する(図4(b))。 The resist film 46 is removed TFT panel is completed (Figure 4 (b)). このように本実施例によれば、ゲート電極形成時にAlの上層部にCrを配置した二層配線構造とすることによりアルミナや絶縁膜をエッチングする際に用いるHF系エッチャントでエッチングされない端子構造が得られるため、 According to this embodiment, the terminal structure which is not etched by the HF-based etchant used in etching the alumina or an insulating film by a two-layer wiring structure in which the Cr at the top of the Al during the gate electrode formation In order to be obtained,
端子形成も同時に可能となる。 Terminal formation it is possible at the same time.

【0019】また、本実施例によれば、高精細パネル等の高密度化で必要とされる低抵抗なAl電極配線の使用が可能となり、画素電極とドレイン(バス)電極との間の短絡による点欠陥やそれらを介しての線欠陥を防止することができ、TFTの高性能・高信頼性を実現することができる。 Further, according to this embodiment, the use of The required low resistance Al electrode wiring density such as high-definition panel enables a short circuit between the pixel electrode and the drain (bus) electrode line defect through the defect and their points by can be prevented, it is possible to realize a high performance and reliability of the TFT. 本発明の第2の実施例による薄膜トランジスタパネルの製造方法を図5乃至図11を用いて説明する。 The method of manufacturing a thin film transistor panel according to a second embodiment of the present invention will be described with reference to FIGS. 5 to 11.

【0020】本実施例における薄膜トランジスタパネルの製造方法は、ALDにより成膜したアルミナをゲート絶縁膜として用い、SA(セルフアライメント)プロセスを用いて薄膜トランジスタパネルを製造する方法である。 The method of manufacturing a thin film transistor panel in the present embodiment, an alumina deposited by ALD as a gate insulating film, a method of fabricating a thin film transistor panel with SA (self-alignment) process. 図5に薄膜トランジスタパネルの平面図を示す。 It shows a plan view of a thin film transistor panel in FIG. 図中のA−A線での断面の製造工程図を図6乃至図10に示している。 Are shown in FIGS. 6 to 10 the manufacturing process diagrams of a cross section at A-A line in FIG. 図11は薄膜トランジスタパネルのゲート端子部での断面を示す図である。 Figure 11 is a diagram showing a cross section at the gate terminal of the thin film transistor panel.

【0021】まず、ドラム回転方式であり対向ターゲット方式であるマグネトロンスパッタ電極を有し、基板温度を200℃まで昇温可能なスパッタリング装置を用いて、ガラス基板2上にゲート電極及びゲートバスラインを形成する。 Firstly, having a magnetron sputter electrodes is is facing a targeted manner a drum rotation system, the substrate temperature to 200 ° C. with a temperature increase can sputtering apparatus, on a glass substrate 2 using the gate electrode and the gate bus line Form. スパッタリング装置内にセットしたガラス基板2を基板温度200℃に加熱してから放置して室温まで冷却した後、回転ドラムを6回転/分で回転させ、 After cooling to room temperature the glass substrate 2 was set in the sputtering apparatus was left was heated to a substrate temperature of 200 ° C., by rotating the rotary drum at 6 rev / min,
圧力約0.001TorrのArガス雰囲気中において、DCスパッタリング法によりAlをスパッタリングし、ガラス基板2上に厚さ約50nmのAl膜4を形成する。 In an Ar gas atmosphere at a pressure of about 0.001 Torr, it was sputtered Al by a DC sputtering method, an Al film 4 having a thickness of about 50nm on the glass substrate 2. 続いて、同一装置内で真空を破らずに室温で回転ドラムを6回転/分で回転させ、圧力約0.001To Subsequently, rotated at 6 rev / min rotating drum at room temperature without breaking the vacuum in the same apparatus, a pressure of about 0.001To
rrのArガス雰囲気中において、DCスパッタリング法によりCrをスパッタリングし、Al膜4上に厚さ約80nmのCr膜6を形成する(図6(a))。 In Ar gas atmosphere of rr, sputtering Cr by DC sputtering method to form the Cr film 6 having a thickness of about 80nm on the Al film 4 (FIG. 6 (a)). このA The A
l膜4とCr膜6の二層膜の上に、幅が5μmのゲートパターンを有するレジスト膜8を形成する。 On the two-layer film of l film 4 and the Cr film 6, a resist film 8 having a width having a gate pattern of 5 [mu] m. このレジスト膜をマスクとして、RIE(反応性イオンエッチング)によりCCl 4 +O 2ガスによりCr膜6をエッチングし、続いてBCl 3 +Cl 2ガスによってAl膜4 The resist film as a mask, RIE of the Cr film 6 by CCl 4 + O 2 gas by (reactive ion etching) etching, followed by BCl 3 + Cl Al film 4 by 2 gas
をエッチングする(図6(b))。 The etched (Figure 6 (b)). その後レジスト膜8 After that, the resist film 8
を除去して、Al膜10aの上層にCr膜10bが形成されたゲート電極10が完成する。 Removal of the gate electrode 10 of Cr film 10b is formed on the upper layer of the Al film 10a is completed.

【0022】次に、ALD法を用い、有機アルミニウムとO 2による雰囲気、或いはH 2 OをN 2ガスで仕切った雰囲気中において、ガラス基板2上及びゲート電極1 Next, using ALD, atmosphere with organic aluminum and O 2, or of H 2 O in an atmosphere that partitioned by N 2 gas, the upper glass substrate 2 and the gate electrode 1
0上にゲート絶縁膜として厚さ約400nmのAl 2 0 thickness as a gate insulating film on approximately 400nm of Al 2 O
3膜12を画素部のみマスクして成膜する。 3 film 12 is masked only the pixel portion is deposited. 次いで、プラズマCVD法を用い、SiH 4とNH 3の混合ガス雰囲気中でAl 23膜12上に厚さ50nmのSi 3 Then, using the plasma CVD method, a thickness of 50nm on the Al 2 O 3 film 12 in a mixed gas atmosphere of SiH 4 and NH 3 Si 3 N
4膜14を形成する。 4 to form a film 14. 次に、SiH 4のガス雰囲気中においてSi 34膜14上に動作半導体層として厚さ約25nmのa−Si膜16を形成し、SiH 4とN 2 Next, the Si 3 N 4 film having a thickness of about 25nm as an active semiconductor layer on 14 a-Si film 16 is formed in a gas atmosphere of SiH 4, SiH 4 and N 2 O
の混合ガス雰囲気中においてa−Si膜16上に保護膜として厚さ約140nmのSiO 2膜18を形成する。 Forming an a-Si film having a thickness of about 140nm as a protective film on the 16 SiO 2 film 18 in a mixed gas atmosphere of.

【0023】次いで、SiO 2膜18上にレジスト膜2 [0023] Subsequently, the resist film 2 on the SiO 2 film 18
0を塗布する。 0 is applied. ゲート電極10側の面と反対側のガラス基板2面からレジスト膜20に対して背面露光してSA SA and back exposure with the surface of the gate electrode 10 side from the side opposite to the glass substrate 2 side of the resist film 20
(セルフアライメント)プロセスを行い、さらにガラス基板2のゲート電極10側から、ゲート電極10上のレジスト膜だけが残り、ゲートバスライン上のレジスト膜が除去されるようなパターンで露光を行い、ゲート電極10上にレジスト膜20を形成する(図7(a))。 Performed (self-alignment) process, further from the gate electrode 10 side of the glass substrate 2, only the resist film on the gate electrode 10 remains, exposure in a pattern as the resist film on the gate bus line is removed, the gate forming a resist film 20 on the electrode 10 (FIG. 7 (a)). このレジスト膜20をマスクとし、弗化アンモニウム系のエッチング液によりSiO 2膜18の露出部を選択的にエッチング除去する。 The resist film 20 as a mask, selectively etching away the exposed portion of the SiO 2 film 18 by the etching solution of ammonium fluoride system. このレジスト膜20を残したまま、PH 3を加えたSiH 4の雰囲気中において、プラズマCVD法により、厚さ約50nmのn + a−Si膜22を形成し、続いて厚さ約100nmのTi膜24を真空蒸着法にて形成する(図7(b))。 While leaving the resist film 20, in an atmosphere of SiH 4 plus PH 3, by a plasma CVD method, to form the n + a-Si film 22 having a thickness of about 50 nm, followed by a thickness of about 100nm of Ti the film 24 is formed by a vacuum deposition method (Fig. 7 (b)).

【0024】次にアセトンでレジスト膜20を溶解して、ゲート電極10上部のn + a−Si膜22とTi膜24をリフトオフする(図8(a))。 [0024] Next, by dissolving the resist film 20 with acetone, lifting off the gate electrode 10 top of n + a-Si film 22 and the Ti film 24 (FIG. 8 (a)). 次いで、ソース電極とドレイン電極形成用のレジスト膜48を形成し、 Then, a resist film 48 for the source electrode and the drain electrode formed,
レジスト膜48をマスクとしてCCl 4 (95%)+O CCl resist film 48 as a mask 4 (95%) + O
2 (5%)混合ガス雰囲気中においてRIEを行い(図8(b))、Ti膜24、n + a−Si膜22及びa− 2 perform RIE (5%) mixed gas atmosphere (FIG. 8 (b)), Ti film 24, n + a-Si film 22 and the a-
Si膜16の露出部を除去することにより素子分離を行い、ソース電極38、ドレイン電極36、及び動作半導体層30を形成する(図9(a))。 It performs isolation by removing the exposed portion of the Si film 16, a source electrode 38, drain electrode 36 and active semiconductor layer 30, (FIG. 9 (a)). 本工程を実施した後も、ゲート絶縁膜であるAl 23膜12は画素部に、Si 34膜14は全面に残っている。 After carrying out the present process, Al 2 O 3 film 12 is a gate insulating film in the pixel portion, Si 3 N 4 film 14 is left on the entire surface.

【0025】次いで、ドレイン電極と接続する、例えばAl膜とTi膜とを積層して厚さ約500nmのドレインバスライン50を形成した後、保護膜としてのSi 3 [0025] Then, it is connected to the drain electrode, for example, after forming an Al film and a Ti film and the drain bus line 50 having a thickness of about 500nm by stacking, Si 3 as a protective film
4膜42を全面に成膜する。 Forming the N 4 film 42 on the entire surface. 次に、ソース電極38と接続する画素電極を形成するために、レジストを全面に塗布してパターニングしてレジスト膜52を形成する(図9(b))。 Next, in order to form a pixel electrode connected to the source electrode 38, a resist to form a resist film 52 is patterned by coating the entire surface (FIG. 9 (b)). レジスト膜52をマスクとしてCDE CDE the resist film 52 as a mask
により、ソース電極38上及びその側部のSi 34膜42、14をエッチング除去する。 By the Si 3 N 4 film 42,14 of the upper source electrode 38 and its side is removed by etching. 次に、スパッタリング法により画素電極を形成するためのITO膜44を全面に形成する(図10(a))。 Next, an ITO film 44 for forming the pixel electrode by sputtering on the entire surface (FIG. 10 (a)).

【0026】次に、レジスト膜52を除去して不要なI Next, unnecessary I by removing the resist film 52
TO膜44をリフトオフし、薄膜トランジスタパネルが完成する(図10(b))。 The TO film 44 is lifted off, the thin film transistor panel is completed (Figure 10 (b)). また、図11に示すように薄膜トランジスタパネルのゲート端子部においても、レジスト膜52を用いてゲート端子54上部のAl 23 Also in the gate terminal of the thin film transistor panel shown in FIG. 11, a resist film 52 to the gate terminal 54 top of Al 2 O 3 with
膜12及びSi 3 Film 12 and the Si 3 N 4膜14をエッチングにより除去し、次にITO膜44を全面に形成した後、レジスト膜52を除去して不要なITO膜44を除去することにより、ゲート端子54上にITO膜44を形成させることができる。 4 film 14 is removed by etching, and then after forming the ITO film 44 on the entire surface by a resist film 52 is removed to remove the unnecessary ITO film 44, thereby forming an ITO film 44 on the gate terminal 54 be able to. なお、ITO膜44下のゲート端子54はゲート電極10と同時に形成され、Al膜の上層にCr膜が形成されている構造である。 The gate terminal 54 of the lower ITO layer 44 is formed simultaneously with the gate electrode 10, a structure Cr film on the upper layer of the Al film is formed.

【0027】このように本実施例によれば、画素電極形成時に、端子形成で必要な層間絶縁膜および最終保護絶縁膜のエッチングを一回のフォトリソグラフィ工程で行うことにより大幅なプロセスの簡略化が実現できると同時に、ゲート端子をITO等の酸化物にすることでコンタクト抵抗等の信頼性を向上させることができ、また、 According to this embodiment, when the pixel electrode is formed, simplifying the significant process by etching the necessary interlayer insulating film and the final protective insulating film in the terminal formation in a single photolithography step There simultaneously be realized, it is possible to improve the reliability of the contact resistance and the like by the gate terminal oxide such as ITO, also,
高精細パネルで必要とされるAl電極配線の使用も可能となる。 The use of Al electrode wiring is required in high-definition panel is also possible.

【0028】本実施例においても、ゲート電極をAlの上層部にCrを配置した二層配線構造とすることにより、アルミナをエッチングする際に用いるHF+HNO [0028] Also in this embodiment, by a two-layer wiring structure of the gate electrode were placed Cr at the top of the Al, HF + HNO used in etching the alumina
3でエッチングされないゲート端子構造を得ることができ、従ってアルミナを全面に成膜することができる。 Gate terminal structure that is not etched by 3 can be obtained, thus it is possible to form the alumina over the entire surface. また、リフトオフに用いるレジスト膜の下地(Si 34 The base of the resist film used for lift-off (Si 3 N 4
膜42)がサイドエッチングによりアンダーカットされるので(図10(a)参照)リフトオフが容易になる。 Since film 42) is undercut by side etching reference (FIG. 10 (a)) liftoff is facilitated.

【0029】本発明は、上記実施例に限らず種々の変形が可能である。 [0029] The present invention can be variously modified without limited to the above embodiment. 例えば、上記実施例では動作半導体層にa−Si(アモルファスシリコン)膜を用いたが、多結晶シリコン膜、CdSe膜その他の半導体膜を用いてもよい。 For example, in the above embodiment, using a-Si (amorphous silicon) film on the active semiconductor layer, a polycrystalline silicon film may be used CdSe film other semiconductor film. また、Si 34膜14を用いず、ゲート絶縁膜のAl 23膜12上にa−Si膜を成膜したり、或いはチャネル保護膜にSi 34膜を用いてもよい。 Further, without using the Si 3 N 4 film 14, or deposited a-Si film on the Al 2 O 3 film 12 of the gate insulating film, or the channel protective film may be used the Si 3 N 4 film.

【0030】 [0030]

【発明の効果】以上の通り、本発明によれば、画素電極形成時に問題となったITOとAlとの電池効果やIT As described above, according to the present invention, according to the present invention, a battery effect and IT the ITO and Al in question at the pixel electrode forming
OのエッチャントによるAlの浸食といった不良をなくすことができる。 By O etchant can be eliminated defects such erosion Al. さらに、ソース(バスラインを含む) In addition, the source (including a bus line)
電極と画素電極の間に異物があるような場合に生じる短絡を原因とした点欠陥や線欠陥を防止し、また従来使用が困難であったAl配線の使用を可能とすることにより高性能かつ高信頼性であり、製造歩留りを向上させた薄膜トランジスタパネルを提供することができる。 High performance and by between the electrode and the pixel electrode to prevent defects and line defects that were caused by short-circuit caused when such that foreign matter, also enables the use of the Al wiring conventionally used has been difficult a high reliability, it is possible to provide a thin film transistor panel with improved manufacturing yield.

【0031】また、本発明によれば、画素電極形成用のフォトリソグラフィ工程で形成したレジストパターンを用いてゲート端子形成の絶縁膜エッチングが可能であり、かつリフトオフが容易となるためマスクを減少させてプロセスの簡略化を図ることができ、また、ITO膜をエッチングしないため、ソース電極等にAl配線を使用することができ、さらにゲート端子電極をITO膜にすることができるためコンタクトの信頼性および製造歩留まりを向上させることができる。 Further, according to the present invention, it is capable of insulating film etching the gate terminal formed using a resist pattern formed by the photolithography process for the formation of a pixel electrode, and lift-off to reduce the mask because is facilitated Te can be simplified process and, since the ITO film is not etched can be Al wiring to the source electrode or the like, the reliability of the contacts for the gate terminal electrode can be ITO film and it is possible to improve the manufacturing yield.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例による薄膜トランジスタパネルの製造方法を説明する図(その1)である。 Diagram for explaining a manufacturing method of the first thin film transistor panel according to an embodiment of the invention, FIG diagram (part 1).

【図2】本発明の第1の実施例による薄膜トランジスタパネルの製造方法を説明する図(その2)である。 FIG. 2 is a diagram explaining a method for manufacturing a thin film transistor panel according to a first embodiment of the present invention (2).

【図3】本発明の第1の実施例による薄膜トランジスタパネルの製造方法を説明する図(その3)である。 FIG. 3 is a diagram explaining a method for manufacturing a thin film transistor panel according to a first embodiment of the present invention (3).

【図4】本発明の第1の実施例による薄膜トランジスタパネルの製造方法を説明する図(その4)である。 Diagram for explaining a manufacturing method of the first thin film transistor panel according to an embodiment of the present invention; FIG is a fourth.

【図5】薄膜トランジスタパネルの平面図である。 5 is a plan view of a thin film transistor panel.

【図6】本発明の第2の実施例による薄膜トランジスタパネルの製造方法を説明する図(その1)である。 6 is a diagram for explaining a method for manufacturing a thin film transistor panel according to a second embodiment of the present invention (1).

【図7】本発明の第2の実施例による薄膜トランジスタパネルの製造方法を説明する図(その2)である。 7 is a diagram for explaining a method for manufacturing a thin film transistor panel according to a second embodiment of the present invention (2).

【図8】本発明の第2の実施例による薄膜トランジスタパネルの製造方法を説明する図(その3)である。 8 is a diagram for explaining a method of manufacturing a thin film transistor panel according to a second embodiment of the present invention (Part 3).

【図9】本発明の第2の実施例による薄膜トランジスタパネルの製造方法を説明する図(その4)である。 9 is a diagram for explaining a method of manufacturing a thin film transistor panel according to a second embodiment of the present invention (Part 4).

【図10】本発明の第2の実施例による薄膜トランジスタパネルの製造方法を説明する図(その5)である。 FIG. 10 is a diagram explaining a method for manufacturing a thin film transistor panel according to a second embodiment of the present invention (5).

【図11】本発明の第2の実施例による薄膜トランジスタパネルの製造方法を説明する図(その6)である。 11 is a diagram for explaining a method of manufacturing a thin film transistor panel according to a second embodiment of the present invention (Part 6).

【符号の説明】 DESCRIPTION OF SYMBOLS

2…ガラス基板 4…Al膜 6…Cr膜 8…レジスト膜 10…ゲート電極 10a…Al膜 10b…Cr膜 12…Al 23膜 14…Si 34膜 16…a−Si膜 18…SiO 2膜 20…レジスト膜 22…n + a−Si膜 24…Ti膜 26…Al膜 28…レジスト膜 30…動作半導体層 36…ドレイン電極 38…ソース電極 40…酸化被膜 42…Si 34膜 44…ITO膜 46…レジスト膜 48…レジスト膜 50…ドレインバスライン 52…レジスト膜 54…ゲート端子 2 ... glass substrate 4 ... Al film 6 ... Cr film 8 ... resist film 10 ... gate electrode 10a ... Al film 10b ... Cr film 12 ... Al 2 O 3 film 14 ... Si 3 N 4 film 16 ... a-Si film 18 ... SiO 2 film 20 ... resist film 22 ... n + a-Si film 24 ... Ti film 26 ... Al film 28 ... resist film 30 ... active semiconductor layer 36 ... drain electrode 38 ... source electrode 40 ... oxide film 42 ... Si 3 n 4 film 44 ... ITO film 46 ... resist film 48 ... resist film 50 ... drain bus line 52 ... resist film 54 ... gate terminal

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 in identification symbol Agency Docket No. FI art display portion H01L 29/784

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 透明絶縁性基板上にゲートバスライン及び前記ゲートバスラインに接続するゲート電極を形成し、 前記透明絶縁性基板上部全面に層間絶縁膜を形成し、 前記層間絶縁膜上に動作半導体膜を形成し、 前記動作半導体膜上に、前記ゲートバスラインと交差するドレインバスライン及び前記ドレインバスラインに接続するドレイン電極を形成し、同時に前記ゲート電極に対して前記ドレイン電極と反対側の前記動作半導体膜上にソース電極を形成することにより、 前記ゲートバスラインと前記ドレインバスラインの各交差部近傍にマトリックス駆動用の薄膜トランジスタを配設した薄膜トランジスタパネルの製造方法において、 前記ソース電極、前記ドレイン電極及び前記ドレインバスラインはAlを含む金属層で形成し、 前記ソ 1. A gate electrode is formed to be connected to the gate bus line and the gate bus line on a transparent insulating substrate, the transparent insulating substrate top is formed on the entire surface of the interlayer insulating film, it operates on the interlayer insulating film the semiconductor film is formed, the on operation semiconductor film, the gate and drain electrodes are formed to be connected to the drain bus lines and said drain bus lines intersecting the bus line, opposite the drain electrode to the gate electrode simultaneously the operation by forming a source electrode on the semiconductor film, the manufacturing method of the gate bus lines and said drain bus lines thin film transistor panel which is disposed the thin film transistors for the matrix drive in the vicinity of each intersection of the source electrode of, the drain electrode and the drain bus line is formed by a metal layer containing Al, the source ース電極及び前記ドレイン電極の前記金属層表面に酸化被膜を形成し、 前記ソース電極表面の前記酸化被膜を除去して、前記ソース電極と画素電極とを接続させることを特徴とする薄膜トランジスタパネルの製造方法。 The oxide film formed on the metal layer surface over the source electrode and the drain electrode, and removing the oxide layer of the source electrode surface, the thin film transistor panel, characterized in that for connecting the source electrode and the pixel electrode Production method.
  2. 【請求項2】 請求項1記載の薄膜トランジスタパネルの製造方法において、 前記金属層表面に酸化被膜を形成した後、前記透明絶縁性基板上部全面に保護膜を形成し、 前記ソース電極上部の前記保護膜にコンタクトホールを開口して、前記コンタクトホール底部に露出した前記ソース電極表面の前記酸化被膜を除去して画素電極とコンタクトさせることを特徴とする薄膜トランジスタパネルの製造方法。 2. A method of manufacturing a thin film transistor panel according to claim 1, wherein, after forming an oxide film on the metal layer surface, forming the transparent insulating substrate the entire upper surface the protective film, the protection of the source electrode upper and a contact hole in the film, method of manufacturing a thin film transistor panel, characterized in that to the contact with the pixel electrode by removing the oxide film of said source electrode surface exposed to the contact hole bottom.
  3. 【請求項3】 請求項1又は2記載の薄膜トランジスタパネルの製造方法において、 前記酸化被膜を陽極酸化法により形成することを特徴とする薄膜トランジスタパネルの製造方法。 3. A method of manufacturing a thin film transistor panel according to claim 1 or 2, wherein, the method of fabricating the thin film transistor panel the oxide film and forming the anodic oxidation method.
  4. 【請求項4】 透明絶縁性基板上にゲートバスライン及び前記ゲートバスラインに接続するゲート電極を形成し、 前記透明絶縁性基板上部全面に層間絶縁膜を形成し、 前記層間絶縁膜上に動作半導体膜を形成し、 前記動作半導体膜上に、前記ゲートバスラインと交差するドレインバスライン及び前記ドレインバスラインに接続するドレイン電極を形成し、同時に前記ゲート電極に対して前記ドレイン電極と反対側の前記動作半導体膜上にソース電極を形成することにより、 前記ゲートバスラインと前記ドレインバスラインの各交差部近傍にマトリックス駆動用の薄膜トランジスタを配設した薄膜トランジスタパネルの製造方法において、 前記ソース電極及び前記ドレイン電極を形成した後、レジストを塗布して画素電極の形成領域に開口を Wherein the gate electrode is formed to be connected to the gate bus line and the gate bus line on a transparent insulating substrate, the transparent insulating substrate top is formed on the entire surface of the interlayer insulating film, it operates on the interlayer insulating film the semiconductor film is formed, the on operation semiconductor film, the gate and drain electrodes are formed to be connected to the drain bus lines and said drain bus lines intersecting the bus line, opposite the drain electrode to the gate electrode simultaneously of by forming a source electrode on the active semiconductor film, the manufacturing method of the gate bus lines and said drain bus lines thin film transistor panel which is disposed the thin film transistors for the matrix drive in the vicinity of each intersection of the source electrode and after forming the drain electrode, an opening resist is applied to the region for forming the pixel electrode するレジスト膜をパターニングし、全面に前記画素電極形成用の透明導電膜を形成し、 前記レジスト膜を除去することにより、不要な前記透明導電膜をリフトオフして前記ソース電極と接続する前記画素電極を形成することを特徴とする薄膜トランジスタパネルの製造方法。 The pixel electrode resist film is patterned to form a transparent conductive film for the pixel electrode formed on the entire surface, by removing the resist film, which is lifted off the unnecessary the transparent conductive film connected to the source electrode of the method of fabricating a thin film transistor panel and forming a.
  5. 【請求項5】 請求項4記載の薄膜トランジスタパネルの製造方法において、前記ソース電極及び前記ドレイン電極の電極材は、Al又はAl合金、或いはAlを含む二層以上の配線構造であることを特徴とする薄膜トランジスタパネルの製造方法。 5. A method of manufacturing a thin film transistor panel according to claim 4, the electrode material of the source electrode and the drain electrode, and wherein the Al or Al alloy, or a two or more layer wiring structure including the Al the method of fabricating a thin film transistor panel.
JP13047892A 1992-05-22 1992-05-22 Production of thin film transistor panel Withdrawn JPH05323373A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP13047892A JPH05323373A (en) 1992-05-22 1992-05-22 Production of thin film transistor panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13047892A JPH05323373A (en) 1992-05-22 1992-05-22 Production of thin film transistor panel

Publications (1)

Publication Number Publication Date
JPH05323373A true true JPH05323373A (en) 1993-12-07

Family

ID=15035213

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13047892A Withdrawn JPH05323373A (en) 1992-05-22 1992-05-22 Production of thin film transistor panel

Country Status (1)

Country Link
JP (1) JPH05323373A (en)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004056153A (en) * 2002-07-19 2004-02-19 Samsung Electronics Co Ltd Thin film transistor display panel and its manufacturing method
KR100737641B1 (en) * 2001-05-07 2007-07-09 비오이 하이디스 테크놀로지 주식회사 Method for manufacturing thin film transistor lcd
JP2008010810A (en) * 2006-06-29 2008-01-17 Lg Phillips Lcd Co Ltd Method for fabricating thin film transistor for use in flat panel display device
US7323717B2 (en) 1996-12-30 2008-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2008511999A (en) * 2004-09-01 2008-04-17 ハネウェル・インターナショナル・インコーポレーテッド Amorphous silicon thin film transistor and manufacturing method thereof
JP2008174842A (en) * 1999-10-06 2008-07-31 Samsung Electronics Co Ltd Thin film forming method using atomic layer deposition method
USRE41363E1 (en) 1995-11-21 2010-06-01 Samsung Electronics Co., Ltd. Thin film transistor substrate
US7787087B2 (en) 1998-05-19 2010-08-31 Samsung Electronics Co., Ltd. Liquid crystal display having wide viewing angle
DE102004048723B4 (en) * 2003-10-10 2011-05-19 Lg Display Co., Ltd. Method of manufacturing a thin film transistor array substrate
JP2012160736A (en) * 2004-09-15 2012-08-23 Semiconductor Energy Lab Co Ltd Semiconductor device, module, and electronic apparatus
JP2013149990A (en) * 2010-02-26 2013-08-01 Semiconductor Energy Lab Co Ltd Semiconductor device
US9041891B2 (en) 1997-05-29 2015-05-26 Samsung Display Co., Ltd. Liquid crystal display having wide viewing angle
US9978878B2 (en) 2010-04-23 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE41363E1 (en) 1995-11-21 2010-06-01 Samsung Electronics Co., Ltd. Thin film transistor substrate
US7550325B2 (en) 1996-12-30 2009-06-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing an active matrix display device
US7323717B2 (en) 1996-12-30 2008-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9041891B2 (en) 1997-05-29 2015-05-26 Samsung Display Co., Ltd. Liquid crystal display having wide viewing angle
US8711309B2 (en) 1998-05-19 2014-04-29 Samsung Display Co., Ltd. Liquid crystal display having wide viewing angle
US8400598B2 (en) 1998-05-19 2013-03-19 Samsung Display Co., Ltd. Liquid crystal display having wide viewing angle
US8054430B2 (en) 1998-05-19 2011-11-08 Samsung Electronics Co., Ltd. Liquid crystal display having wide viewing angle
US7787087B2 (en) 1998-05-19 2010-08-31 Samsung Electronics Co., Ltd. Liquid crystal display having wide viewing angle
US7787086B2 (en) 1998-05-19 2010-08-31 Samsung Electronics Co., Ltd. Liquid crystal display having wide viewing angle
JP2008174842A (en) * 1999-10-06 2008-07-31 Samsung Electronics Co Ltd Thin film forming method using atomic layer deposition method
KR100737641B1 (en) * 2001-05-07 2007-07-09 비오이 하이디스 테크놀로지 주식회사 Method for manufacturing thin film transistor lcd
JP4644417B2 (en) * 2002-07-19 2011-03-02 三星電子株式会社Samsung Electronics Co.,Ltd. A thin film transistor array panel and a manufacturing method thereof
JP2004056153A (en) * 2002-07-19 2004-02-19 Samsung Electronics Co Ltd Thin film transistor display panel and its manufacturing method
DE102004048723B4 (en) * 2003-10-10 2011-05-19 Lg Display Co., Ltd. Method of manufacturing a thin film transistor array substrate
JP2008511999A (en) * 2004-09-01 2008-04-17 ハネウェル・インターナショナル・インコーポレーテッド Amorphous silicon thin film transistor and manufacturing method thereof
JP2012160736A (en) * 2004-09-15 2012-08-23 Semiconductor Energy Lab Co Ltd Semiconductor device, module, and electronic apparatus
US8786794B2 (en) 2004-09-15 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9252227B2 (en) 2004-09-15 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9716180B2 (en) 2004-09-15 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2008010810A (en) * 2006-06-29 2008-01-17 Lg Phillips Lcd Co Ltd Method for fabricating thin film transistor for use in flat panel display device
JP2013149990A (en) * 2010-02-26 2013-08-01 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2017175153A (en) * 2010-02-26 2017-09-28 株式会社半導体エネルギー研究所 Semiconductor device
US9911625B2 (en) 2010-02-26 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9978878B2 (en) 2010-04-23 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device

Similar Documents

Publication Publication Date Title
US6081308A (en) Method for manufacturing liquid crystal display
US6414730B1 (en) Liquid crystal display device and method for manufacturing the same
US5523865A (en) Liquid-crystal display top gate thin film transistor with particular connection between the drain and the display electrode
US6395586B1 (en) Method for fabricating high aperture ratio TFT's and devices formed
US5555112A (en) Liquid crystal display device having multilayer gate busline composed of metal oxide and semiconductor
US5427962A (en) Method of making a thin film transistor
US5153142A (en) Method for fabricating an indium tin oxide electrode for a thin film transistor
US6432755B2 (en) Thin film transistor and manufacturing method therefor
US5397719A (en) Method for manufacturing a display panel
US5777702A (en) Liquid crystal display device and method of fabricating the same by patterning semiconductor, insulator, and gatelines with single mask
US5032531A (en) Method of manufacturing active matrix panel
JP2007157916A (en) Tft board, and manufacturing method therefor
JPH06208137A (en) Manufacture of thin film transistor matrix
US20020001777A1 (en) Pattern forming method and method of manufacturing thin film transistor
JPH11283934A (en) Manufacturing method of thin-film transistor and liquid crystal display device using the same
JPH08338998A (en) Active matrix type liquid crystal display device and its production
JP2000002892A (en) Liquid crystal display device, matrix array substrate, and manufacture thereof
US6514804B1 (en) Thin-film transistor and fabrication method thereof
JPH07263700A (en) Manufacture of thin film transistor
JPH06310533A (en) Manufacture of thin film transistor matrix
JP2002268585A (en) Active matrix substrate and method for manufacturing the same
JPH10209458A (en) Liquid crystal display device, thin film transistor used therefor and its manufacture
JP2001036095A (en) Thin film transistor and manufacture thereof
JPH06291314A (en) Manufacture of thin film transistor
JPH08236775A (en) Film transistor, and its manufacture

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990803