JP2000100881A - 評価テスト用チップ - Google Patents
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】
【課題】 半導体製造装置の性能評価に際して不良検出
が確実に行え、装置性能の評価も確実かつ容易に行える
ようにした評価テスト用チップを提供する。 【解決手段】 Ｐ形のシリコン基板１２と、このシリコ
ン基板１２の片面に酸化シリコン膜１３を介して設けら
れかつ所定ピッチで配列されたパッド１４ａ，１４ｂ
と、一方のパッド１４ａに対応してシリコン基板１２の
上部に設けられたＰ+ 形領域１５ａと、他方のパッド１
４ｂに対応してシリコン基板１２の上部に設けられたを
Ｎ+ 形領域１５ｂと、パッド１４ａ，１４ｂと対応する
Ｐ+ 形領域１５ａ、Ｎ+ 形領域１５ｂとを接続する配線
１７ａ，１７ｂを備えるようにし、例えばワイヤボンダ
の性能の評価に際しては、フレームに搭載してからワイ
ヤボンディングを行い、パッド１４ａ，１４ｂ間に電位
差を加えてシリコン基板１２とＮ+ 形領域１５ｂの接合
部分に形成されたダイオードを流れる電流値等を測定し
て不良検出を行う。
が確実に行え、装置性能の評価も確実かつ容易に行える
ようにした評価テスト用チップを提供する。 【解決手段】 Ｐ形のシリコン基板１２と、このシリコ
ン基板１２の片面に酸化シリコン膜１３を介して設けら
れかつ所定ピッチで配列されたパッド１４ａ，１４ｂ
と、一方のパッド１４ａに対応してシリコン基板１２の
上部に設けられたＰ+ 形領域１５ａと、他方のパッド１
４ｂに対応してシリコン基板１２の上部に設けられたを
Ｎ+ 形領域１５ｂと、パッド１４ａ，１４ｂと対応する
Ｐ+ 形領域１５ａ、Ｎ+ 形領域１５ｂとを接続する配線
１７ａ，１７ｂを備えるようにし、例えばワイヤボンダ
の性能の評価に際しては、フレームに搭載してからワイ
ヤボンディングを行い、パッド１４ａ，１４ｂ間に電位
差を加えてシリコン基板１２とＮ+ 形領域１５ｂの接合
部分に形成されたダイオードを流れる電流値等を測定し
て不良検出を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばワイヤボン
ダ等の半導体製造装置の評価に用いる評価テスト用チッ
プに関する。
ダ等の半導体製造装置の評価に用いる評価テスト用チッ
プに関する。
【０００２】
【従来の技術】従来、半導体製造装置の装置性能を評価
する場合、例えばワイヤボンダでは、フレームに実際の
半導体チップをダイボンディングしたものを使い、半導
体チップとフレームのそれぞれの対応する所定部位とを
ワイヤで結合し、このワイヤ結合がなされた状態の半導
体チップをテスト装置にかけ、電気的に特性解析等を行
うようにしてワイヤボンダの装置性能の評価、例えばワ
イヤボンディングを行った際のショート、オープン、エ
ッジタッチ、クラック等の特有の不良発生について評価
を行っていた。
する場合、例えばワイヤボンダでは、フレームに実際の
半導体チップをダイボンディングしたものを使い、半導
体チップとフレームのそれぞれの対応する所定部位とを
ワイヤで結合し、このワイヤ結合がなされた状態の半導
体チップをテスト装置にかけ、電気的に特性解析等を行
うようにしてワイヤボンダの装置性能の評価、例えばワ
イヤボンディングを行った際のショート、オープン、エ
ッジタッチ、クラック等の特有の不良発生について評価
を行っていた。
【０００３】しかし、テスト装置で特性解析した結果が
不良であっても、その不良が半導体チップそのものの故
障によるものなのか、あるいはワイヤボンディングによ
るダメージに起因するものなのか判断することができ
ず、装置性能の評価を行うことが非常に困難なものとな
っていた。また、ワイヤボンダにかける半導体チップの
種類によりパッドサイズやパッドピッチが異なるため、
これらを変更して装置性能の評価をしようとすると、半
導体チップが変わるごとに解析データが変わって安定せ
ず、装置性能の評価がやり難いものとなっていた。
不良であっても、その不良が半導体チップそのものの故
障によるものなのか、あるいはワイヤボンディングによ
るダメージに起因するものなのか判断することができ
ず、装置性能の評価を行うことが非常に困難なものとな
っていた。また、ワイヤボンダにかける半導体チップの
種類によりパッドサイズやパッドピッチが異なるため、
これらを変更して装置性能の評価をしようとすると、半
導体チップが変わるごとに解析データが変わって安定せ
ず、装置性能の評価がやり難いものとなっていた。
【０００４】このため、評価テスト用チップを作り、こ
の評価テスト用チップを使用して装置性能の評価を行う
ことが考えられる。こうした評価のやり方について、第
１の比較技術、第２の比較技術として、以下にそれぞれ
の平面図を図４及び図５に示して説明する。
の評価テスト用チップを使用して装置性能の評価を行う
ことが考えられる。こうした評価のやり方について、第
１の比較技術、第２の比較技術として、以下にそれぞれ
の平面図を図４及び図５に示して説明する。
【０００５】先ず、第１の比較技術を図４により説明す
る。図４に示す評価テスト用チップ１は、酸化シリコン
の絶縁膜が形成された半導体シリコン基板２の表面の所
定位置に、アルミニウムを蒸着しパターニングして形成
した所定ピッチ、所定数のパッド３を備えている。そし
てワイヤボンダの装置性能の評価に際しては、評価テス
ト用チップ１を図示しないフレームにダイボンディング
し、これを図示しないワイヤボンダにかけて評価テスト
用チップ１のパッド３とフレームの対応する部位とを図
示しないワイヤで結合する。さらに、このワイヤ結合が
なされた状態の評価テスト用チップ１を図示しないテス
ト装置にかけ、ショート、オープン、エッジタッチ、ク
ラック等の不良発生の有無をチェックすることによって
ワイヤボンダの装置性能の評価を行う。
る。図４に示す評価テスト用チップ１は、酸化シリコン
の絶縁膜が形成された半導体シリコン基板２の表面の所
定位置に、アルミニウムを蒸着しパターニングして形成
した所定ピッチ、所定数のパッド３を備えている。そし
てワイヤボンダの装置性能の評価に際しては、評価テス
ト用チップ１を図示しないフレームにダイボンディング
し、これを図示しないワイヤボンダにかけて評価テスト
用チップ１のパッド３とフレームの対応する部位とを図
示しないワイヤで結合する。さらに、このワイヤ結合が
なされた状態の評価テスト用チップ１を図示しないテス
ト装置にかけ、ショート、オープン、エッジタッチ、ク
ラック等の不良発生の有無をチェックすることによって
ワイヤボンダの装置性能の評価を行う。
【０００６】しかし、このように構成した評価テスト用
チップ１では、ショートやパッド間の微少なリークなど
の不良については検出が可能であるが、オープン不良に
ついては、これを評価することができない。
チップ１では、ショートやパッド間の微少なリークなど
の不良については検出が可能であるが、オープン不良に
ついては、これを評価することができない。
【０００７】次に、第２の比較技術を図５により説明す
る。図５に示す評価テスト用チップ４は、酸化シリコン
の絶縁膜が形成された半導体シリコン基板２の表面の所
定位置に、アルミニウムを蒸着しパターニングして形成
した所定ピッチ、所定数のパッド３を備えていると共
に、隣接するパッド３が抵抗５によって接続されてい
る。そしてワイヤボンダの装置性能の評価に際しては、
評価テスト用チップ４を同じくフレームにダイボンディ
ングし、これをワイヤボンダにかけて評価テスト用チッ
プ４のパッド３とフレームの対応する部位とをワイヤで
結合する。さらに、このワイヤ結合がなされた評価テス
ト用チップ４を同様にテスト装置にかけ、ショート、オ
ープン、エッジタッチ、クラック等の不良発生の有無を
チェックすることによってワイヤボンダの装置性能の評
価を行う。
る。図５に示す評価テスト用チップ４は、酸化シリコン
の絶縁膜が形成された半導体シリコン基板２の表面の所
定位置に、アルミニウムを蒸着しパターニングして形成
した所定ピッチ、所定数のパッド３を備えていると共
に、隣接するパッド３が抵抗５によって接続されてい
る。そしてワイヤボンダの装置性能の評価に際しては、
評価テスト用チップ４を同じくフレームにダイボンディ
ングし、これをワイヤボンダにかけて評価テスト用チッ
プ４のパッド３とフレームの対応する部位とをワイヤで
結合する。さらに、このワイヤ結合がなされた評価テス
ト用チップ４を同様にテスト装置にかけ、ショート、オ
ープン、エッジタッチ、クラック等の不良発生の有無を
チェックすることによってワイヤボンダの装置性能の評
価を行う。
【０００８】しかし、このように構成した評価テスト用
チップ４では、オープン不良については検出が可能であ
るが、逆にショートやパッド間の微少なリークなどの不
良については検出できず、これを評価することができな
い。
チップ４では、オープン不良については検出が可能であ
るが、逆にショートやパッド間の微少なリークなどの不
良については検出できず、これを評価することができな
い。
【０００９】また、上記の第１の比較技術や第２の比較
技術では、エッジタッチやパッド下のクラックなどが発
生した場合、こうした不良発生を検出することができな
い。なお、エッジタッチは、ワイヤが垂れ下がって評価
テスト用チップ１，４のエッジに接触する不良であり、
パッド下のクラックは、ワイヤボンダのキャピラリでパ
ッド３を強く叩き過ぎて基板表面の酸化シリコンの絶縁
膜にひび割れを作ってしまう不良である。
技術では、エッジタッチやパッド下のクラックなどが発
生した場合、こうした不良発生を検出することができな
い。なお、エッジタッチは、ワイヤが垂れ下がって評価
テスト用チップ１，４のエッジに接触する不良であり、
パッド下のクラックは、ワイヤボンダのキャピラリでパ
ッド３を強く叩き過ぎて基板表面の酸化シリコンの絶縁
膜にひび割れを作ってしまう不良である。
【００１０】このように、例えばワイヤボンダ等の半導
体製造装置の装置性能を評価する場合、実際の半導体チ
ップを使用したのでは不良が生じた時にそれが半導体チ
ップに起因するものなのか、装置に起因するものなのか
の判別がし難く、また第１の比較技術、あるいは第２の
比較技術に示したような評価テスト用チップ１，４で
は、不良内容によっては不良検出が行えない。このた
め、不良検出が確実に行え、また装置性能の評価を確実
かつ容易に行うことができるよう構成した評価テスト用
チップの実現が要望されていた。
体製造装置の装置性能を評価する場合、実際の半導体チ
ップを使用したのでは不良が生じた時にそれが半導体チ
ップに起因するものなのか、装置に起因するものなのか
の判別がし難く、また第１の比較技術、あるいは第２の
比較技術に示したような評価テスト用チップ１，４で
は、不良内容によっては不良検出が行えない。このた
め、不良検出が確実に行え、また装置性能の評価を確実
かつ容易に行うことができるよう構成した評価テスト用
チップの実現が要望されていた。
【００１１】
【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、半導体製造装置の性能評
価に際し、不良検出が確実に行え、また装置性能の評価
も確実かつ容易に行えるようにした評価テスト用チップ
を提供することを目的とする。
みて本発明はなされたもので、半導体製造装置の性能評
価に際し、不良検出が確実に行え、また装置性能の評価
も確実かつ容易に行えるようにした評価テスト用チップ
を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の評価テスト用チ
ップは、一導電形の半導体基板と、この半導体基板の一
主面に絶縁膜を介して設けられかつ所定ピッチで配列さ
れた第１のパッド及び第２のパッドと、第１のパッドに
対応して半導体基板の上部に設けられた該半導体基板よ
り高い不純物濃度を有する一導電形の第１の領域と、第
２のパッドに対応して半導体基板の上部に設けられた複
数の高不純物濃度を有する逆導電形の第２の領域と、第
１のパッド及び第２のパッドと第１の領域及び第２の領
域の対応するもの同士を接続する配線とを具備してなる
ことを特徴とするものであり、さらに、半導体基板の一
主面に、絶縁膜を介して第１のパッド及び第２のパッド
より小ピッチに配列されると共に、対応する第１の領域
及び第２の領域に導通するよう設けられたパッドを備え
ていることを特徴とするものであり、さらに、半導体基
板の一主面に、絶縁膜を介して第１のパッド及び第２の
パッドより小サイズに形成されると共に、対応する第１
の領域及び第２の領域に導通するよう設けられたパッド
を備えていることを特徴とするものである。
ップは、一導電形の半導体基板と、この半導体基板の一
主面に絶縁膜を介して設けられかつ所定ピッチで配列さ
れた第１のパッド及び第２のパッドと、第１のパッドに
対応して半導体基板の上部に設けられた該半導体基板よ
り高い不純物濃度を有する一導電形の第１の領域と、第
２のパッドに対応して半導体基板の上部に設けられた複
数の高不純物濃度を有する逆導電形の第２の領域と、第
１のパッド及び第２のパッドと第１の領域及び第２の領
域の対応するもの同士を接続する配線とを具備してなる
ことを特徴とするものであり、さらに、半導体基板の一
主面に、絶縁膜を介して第１のパッド及び第２のパッド
より小ピッチに配列されると共に、対応する第１の領域
及び第２の領域に導通するよう設けられたパッドを備え
ていることを特徴とするものであり、さらに、半導体基
板の一主面に、絶縁膜を介して第１のパッド及び第２の
パッドより小サイズに形成されると共に、対応する第１
の領域及び第２の領域に導通するよう設けられたパッド
を備えていることを特徴とするものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１４】先ず第１の実施形態を図１及び図２により
説明する。図１は平面図であり、図２は模式的に示す要
部の断面図である。
説明する。図１は平面図であり、図２は模式的に示す要
部の断面図である。
【００１５】図１及び図２において、評価テスト用チッ
プ１１は、Ｐ形のシリコン基板１２の上表面に酸化シリ
コン膜１３を成層してなる所定の形状、例えば図示しな
いがワイヤボンダ等の半導体製造装置にかける半導体チ
ップと同形状に形成したものとなっている。また酸化シ
リコン膜１３の表面には、半導体チップに設けられたパ
ッドと同位置となる所定位置に、アルミニウムで形成し
た所定ピッチ、所定数のパッド１４ａ，１４ｂを備えて
いる。
プ１１は、Ｐ形のシリコン基板１２の上表面に酸化シリ
コン膜１３を成層してなる所定の形状、例えば図示しな
いがワイヤボンダ等の半導体製造装置にかける半導体チ
ップと同形状に形成したものとなっている。また酸化シ
リコン膜１３の表面には、半導体チップに設けられたパ
ッドと同位置となる所定位置に、アルミニウムで形成し
た所定ピッチ、所定数のパッド１４ａ，１４ｂを備えて
いる。
【００１６】さらに、酸化シリコン膜１３には、各パッ
ド１４ａ，１４ｂの近傍にそれぞれに対応して開口部分
が形成されており、これら開口部分が形成されたシリコ
ン基板１２の上部には、パッド１４ａに対応する開口部
分についてはＰ+ 形領域１５ａが設けられており、また
パッド１４ｂに対応する開口部分についてはＮ+ 形領域
１５ｂが設けられている。これによりシリコン基板１２
のＰ形の領域とＮ+ 形領域１５ｂとの接合部分にダイオ
ード１６が形成される。そして各パッド１４ａ，１４ｂ
と、それぞれに対応するＰ+ 形領域１５ａ、Ｎ+ 形領域
１５ｂとはアルミニウムで形成した配線１７ａ，１７ｂ
によって接続されている。
ド１４ａ，１４ｂの近傍にそれぞれに対応して開口部分
が形成されており、これら開口部分が形成されたシリコ
ン基板１２の上部には、パッド１４ａに対応する開口部
分についてはＰ+ 形領域１５ａが設けられており、また
パッド１４ｂに対応する開口部分についてはＮ+ 形領域
１５ｂが設けられている。これによりシリコン基板１２
のＰ形の領域とＮ+ 形領域１５ｂとの接合部分にダイオ
ード１６が形成される。そして各パッド１４ａ，１４ｂ
と、それぞれに対応するＰ+ 形領域１５ａ、Ｎ+ 形領域
１５ｂとはアルミニウムで形成した配線１７ａ，１７ｂ
によって接続されている。
【００１７】また、上記構成の評価テスト用チップ１１
は、次のようにして製造される。すなわち、Ｐ形のシリ
コン基板１２の上表面に酸化シリコン膜１３を、例えば
高温の熱酸化雰囲気にさらして酸化させて形成した後、
酸化シリコン膜１３のＰ+ 形領域１５ａとＮ+ 形領域１
５ｂを形成する部分を、それぞれフォトリソグラフィ工
程を経て開口し、さらに開口された部分を介してシリコ
ン基板１２の上部にほう素あるいはリンを熱拡散してＰ
+ 形領域１５ａとＮ+ 形領域１５ｂを形成する。その
後、Ｐ+ 形領域１５ａやＮ+ 形領域１５ｂ等が形成され
ているシリコン基板１２の上面にアルミニウムを蒸着
し、さらに蒸着されたアルミニウムを所定形状を有する
ようにパターニングしてパッド１４ａ，１４ｂと配線１
７ａ，１７ｂを形成する。
は、次のようにして製造される。すなわち、Ｐ形のシリ
コン基板１２の上表面に酸化シリコン膜１３を、例えば
高温の熱酸化雰囲気にさらして酸化させて形成した後、
酸化シリコン膜１３のＰ+ 形領域１５ａとＮ+ 形領域１
５ｂを形成する部分を、それぞれフォトリソグラフィ工
程を経て開口し、さらに開口された部分を介してシリコ
ン基板１２の上部にほう素あるいはリンを熱拡散してＰ
+ 形領域１５ａとＮ+ 形領域１５ｂを形成する。その
後、Ｐ+ 形領域１５ａやＮ+ 形領域１５ｂ等が形成され
ているシリコン基板１２の上面にアルミニウムを蒸着
し、さらに蒸着されたアルミニウムを所定形状を有する
ようにパターニングしてパッド１４ａ，１４ｂと配線１
７ａ，１７ｂを形成する。
【００１８】また、上記のように構成された評価テスト
用チップ１１での半導体製造装置の性能の評価は、図示
しないが次のように行われる。例えばワイヤボンダの装
置性能の評価は、評価テスト用チップ１１を先ずフレー
ムのアイランドにダイボンディングし、評価テスト用チ
ップ１１が搭載されたフレームをワイヤボンダにかけ
る。ワイヤボンダで通常の半導体チップが搭載されたフ
レームにおけると同様に、評価テスト用チップ１１のパ
ッド１４ａ，１４ｂと、これらに対応するフレームの部
位とを図示しないワイヤで結合する。
用チップ１１での半導体製造装置の性能の評価は、図示
しないが次のように行われる。例えばワイヤボンダの装
置性能の評価は、評価テスト用チップ１１を先ずフレー
ムのアイランドにダイボンディングし、評価テスト用チ
ップ１１が搭載されたフレームをワイヤボンダにかけ
る。ワイヤボンダで通常の半導体チップが搭載されたフ
レームにおけると同様に、評価テスト用チップ１１のパ
ッド１４ａ，１４ｂと、これらに対応するフレームの部
位とを図示しないワイヤで結合する。
【００１９】そして、評価テスト用チップ１１が搭載さ
れワイヤ結合がなされたフレームを同様にテスト装置に
かけ、ショート、オープン、エッジタッチ、クラック等
の不良発生の有無をチェックする。オープンの有無のチ
ェックに際しては、フレームの対応端子を通じてパッド
１４ａとパッド１４ｂの間に電位差を加え、Ｐ形の領域
とＮ+ 形領域１５ｂとの接合部分に形成されたダイオー
ド１６の順方向特性であるＶｆ特性を測定することで行
う。測定の結果、ダイオード１６の正常なＶｆ特性を得
ることができないと、ワイヤ結合がオープン状態である
ことが判明する。
れワイヤ結合がなされたフレームを同様にテスト装置に
かけ、ショート、オープン、エッジタッチ、クラック等
の不良発生の有無をチェックする。オープンの有無のチ
ェックに際しては、フレームの対応端子を通じてパッド
１４ａとパッド１４ｂの間に電位差を加え、Ｐ形の領域
とＮ+ 形領域１５ｂとの接合部分に形成されたダイオー
ド１６の順方向特性であるＶｆ特性を測定することで行
う。測定の結果、ダイオード１６の正常なＶｆ特性を得
ることができないと、ワイヤ結合がオープン状態である
ことが判明する。
【００２０】またパッド１４ｂ間のショートやリーク
は、隣り合うパッド１４ｂにダイオード１６の逆耐圧以
下の電位差を加えた時の電流値を測定することで検出す
る。電流が流れればパッド１４ｂ間にショート、リーク
があることが判明する。さらに、パッド下のクラックや
エッジタッチ等の検出は、Ｐ+ 形領域１５ａが接続され
たパッド１４ａと、Ｎ+ 形領域１５ｂが接続されたパッ
ド１４ｂの間にダイオード１６の逆耐圧以下の逆方向電
圧を加え、この時の電流値を測定することにより検出す
る。そしてパッド１４ａとパッド１４ｂの間に逆方向電
流が流れれば、クラックやエッジタッチ等があることが
判明する。
は、隣り合うパッド１４ｂにダイオード１６の逆耐圧以
下の電位差を加えた時の電流値を測定することで検出す
る。電流が流れればパッド１４ｂ間にショート、リーク
があることが判明する。さらに、パッド下のクラックや
エッジタッチ等の検出は、Ｐ+ 形領域１５ａが接続され
たパッド１４ａと、Ｎ+ 形領域１５ｂが接続されたパッ
ド１４ｂの間にダイオード１６の逆耐圧以下の逆方向電
圧を加え、この時の電流値を測定することにより検出す
る。そしてパッド１４ａとパッド１４ｂの間に逆方向電
流が流れれば、クラックやエッジタッチ等があることが
判明する。
【００２１】このように、ワイヤボンダの装置性能が、
上記構成の評価テスト用チップ１１を用いてワイヤボン
ディング加工を行い、その結果をチェックすることによ
って不良の有無を確実かつ容易に把握し、評価すること
ができる。
上記構成の評価テスト用チップ１１を用いてワイヤボン
ディング加工を行い、その結果をチェックすることによ
って不良の有無を確実かつ容易に把握し、評価すること
ができる。
【００２２】次に第２の実施形態を図３により説明す
る。図３は平面図である。なお、本実施形態はパッドの
設け方以外は第１の実施形態と同じであるため、第１の
実施形態と同一部位には同符号を付して説明を省略し、
異なる部分について以下説明する。
る。図３は平面図である。なお、本実施形態はパッドの
設け方以外は第１の実施形態と同じであるため、第１の
実施形態と同一部位には同符号を付して説明を省略し、
異なる部分について以下説明する。
【００２３】図３において、評価テスト用チップ２１
は、Ｐ形のシリコン基板１２の上表面に酸化シリコン膜
１３を成層してなる所定の形状、例えば図示しないがワ
イヤボンダ等の半導体製造装置にかける半導体チップと
同形状に形成したものとなっている。また酸化シリコン
膜１３の表面には、半導体チップに設けられたパッドと
同位置となる所定位置に、アルミニウムで形成した所定
ピッチ、所定数の外側のパッド１４ａ，１４ｂと、それ
よりも内方側の位置にパッド１４ａ，１４ｂより小さい
形状、小さいピッチで所定数の中間部分のパッド２２
ａ，２２ｂが設けられており、さらにパッド２２ａ，２
２ｂの内方側にもパッド２２ａ，２２ｂより小さい形
状、小さいピッチで所定数の内側のパッド２３ａ，２３
ｂが設けられている。
は、Ｐ形のシリコン基板１２の上表面に酸化シリコン膜
１３を成層してなる所定の形状、例えば図示しないがワ
イヤボンダ等の半導体製造装置にかける半導体チップと
同形状に形成したものとなっている。また酸化シリコン
膜１３の表面には、半導体チップに設けられたパッドと
同位置となる所定位置に、アルミニウムで形成した所定
ピッチ、所定数の外側のパッド１４ａ，１４ｂと、それ
よりも内方側の位置にパッド１４ａ，１４ｂより小さい
形状、小さいピッチで所定数の中間部分のパッド２２
ａ，２２ｂが設けられており、さらにパッド２２ａ，２
２ｂの内方側にもパッド２２ａ，２２ｂより小さい形
状、小さいピッチで所定数の内側のパッド２３ａ，２３
ｂが設けられている。
【００２４】さらに、パッド２２ａ，２２ｂとパッド１
４ａ，１４ｂとは対応するもの同士がアルミニウムで形
成した配線２４ａ，２４ｂによって接続されており、ま
たさらに、パッド２３ａ，２３ｂとパッド２２ａ，２２
ｂとは対応するもの同士がアルミニウムで形成した配線
２５ａ，２５ｂによって接続されている。これによりパ
ッド２２ａとパッド２３ａはＰ+ 形領域１５ａに導通
し、パッド２２ｂとパッド２３ｂはＮ+ 形領域１５ｂに
導通している。
４ａ，１４ｂとは対応するもの同士がアルミニウムで形
成した配線２４ａ，２４ｂによって接続されており、ま
たさらに、パッド２３ａ，２３ｂとパッド２２ａ，２２
ｂとは対応するもの同士がアルミニウムで形成した配線
２５ａ，２５ｂによって接続されている。これによりパ
ッド２２ａとパッド２３ａはＰ+ 形領域１５ａに導通
し、パッド２２ｂとパッド２３ｂはＮ+ 形領域１５ｂに
導通している。
【００２５】そして、上記構成の評価テスト用チップ２
１の製造工程は、シリコン基板１２の上面の酸化シリコ
ン膜１３上に蒸着されたアルミニウムをパターニングし
て、パッド１４ａ，１４ｂ，２２ａ，２２ｂ，２３ａ，
２３ｂと配線１７ａ，１７ｂ，２４ａ，２４ｂ，２５
ａ，２５ｂを形成する際に用いる図示しないパターン
が、第１の実施形態と異なるだけで、他については第１
の実施形態の製造工程と同様の製造工程となっている。
１の製造工程は、シリコン基板１２の上面の酸化シリコ
ン膜１３上に蒸着されたアルミニウムをパターニングし
て、パッド１４ａ，１４ｂ，２２ａ，２２ｂ，２３ａ，
２３ｂと配線１７ａ，１７ｂ，２４ａ，２４ｂ，２５
ａ，２５ｂを形成する際に用いる図示しないパターン
が、第１の実施形態と異なるだけで、他については第１
の実施形態の製造工程と同様の製造工程となっている。
【００２６】また、上記のように構成された評価テスト
用チップ２１での半導体製造装置の性能の評価は、図示
しないが次のように行われる。例えばワイヤボンダの装
置性能の評価は、評価テスト用チップ２１を先ずフレー
ムのアイランドにダイボンディングし、評価テスト用チ
ップ２１が搭載されたフレームをワイヤボンダにかけ
る。ワイヤボンダでは評価テスト用チップ２１の外側の
パッド１４ａ，１４ｂ、中間部分のパッド２２ａ，２２
ｂ、内側のパッド２３ａ，２３ｂのうちの、例えばをワ
イヤボンダでボンディングするフレームに搭載された半
導体チップと同位置に並ぶパッド１４ａ，１４ｂと、こ
れらに対応するフレームの部位とを図示しないワイヤで
結合する。
用チップ２１での半導体製造装置の性能の評価は、図示
しないが次のように行われる。例えばワイヤボンダの装
置性能の評価は、評価テスト用チップ２１を先ずフレー
ムのアイランドにダイボンディングし、評価テスト用チ
ップ２１が搭載されたフレームをワイヤボンダにかけ
る。ワイヤボンダでは評価テスト用チップ２１の外側の
パッド１４ａ，１４ｂ、中間部分のパッド２２ａ，２２
ｂ、内側のパッド２３ａ，２３ｂのうちの、例えばをワ
イヤボンダでボンディングするフレームに搭載された半
導体チップと同位置に並ぶパッド１４ａ，１４ｂと、こ
れらに対応するフレームの部位とを図示しないワイヤで
結合する。
【００２７】そして、評価テスト用チップ２１が搭載さ
れワイヤ結合がなされたフレームを同様にテスト装置に
かけ、第１の実施形態と同様にしてショート、オープ
ン、エッジタッチ、クラック等の不良発生の有無をチェ
ックすることで、不良内容を確実かつ容易に把握でき、
装置性能を評価することができる。さらに、中間部分の
パッド２２ａ，２２ｂや内側のパッド２３ａ，２３ｂを
使いワイヤボンダでそれぞれワイヤボンディングを行
い、同じように不良発生の有無をチェックすることによ
り、パッドサイズ、パッドピッチのより小さいものに対
し、当該のワイヤボンダがどこまで対応できるものなの
かを知ることができ、ボンディング限界性能試験を行う
ことができる。
れワイヤ結合がなされたフレームを同様にテスト装置に
かけ、第１の実施形態と同様にしてショート、オープ
ン、エッジタッチ、クラック等の不良発生の有無をチェ
ックすることで、不良内容を確実かつ容易に把握でき、
装置性能を評価することができる。さらに、中間部分の
パッド２２ａ，２２ｂや内側のパッド２３ａ，２３ｂを
使いワイヤボンダでそれぞれワイヤボンディングを行
い、同じように不良発生の有無をチェックすることによ
り、パッドサイズ、パッドピッチのより小さいものに対
し、当該のワイヤボンダがどこまで対応できるものなの
かを知ることができ、ボンディング限界性能試験を行う
ことができる。
【００２８】なお、上記の各実施形態ではＰ形のシリコ
ン基板１２を用いたが、これはＮ形のシリコン基板でも
よく、Ｎ形のシリコン基板とした場合はＰ+ 形領域１５
ａをＮ+ 形領域とし、Ｎ+ 形領域１５ｂをＰ+ 形領域と
することによって同様の作用、効果が得られる。
ン基板１２を用いたが、これはＮ形のシリコン基板でも
よく、Ｎ形のシリコン基板とした場合はＰ+ 形領域１５
ａをＮ+ 形領域とし、Ｎ+ 形領域１５ｂをＰ+ 形領域と
することによって同様の作用、効果が得られる。
【００２９】
【発明の効果】以上の説明から明らかなように、本発明
によれば半導体製造装置の性能評価に際して不良検出が
確実に行えると共に、装置性能の評価も確実かつ容易に
行える等の効果を奏する。
によれば半導体製造装置の性能評価に際して不良検出が
確実に行えると共に、装置性能の評価も確実かつ容易に
行える等の効果を奏する。
【図１】本発明の第１の実施形態を示す平面図である。
【図２】本発明の第１の実施形態の要部を模式的に示す
断面図である。
断面図である。
【図３】本発明の第２の実施形態を示す平面図である。
【図４】第１の比較技術を示す平面図である。
【図５】第２の比較技術を示す平面図である。
１２…シリコン基板 １３…酸化シリコン膜 １４ａ，１４ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ…パ
ッド １５ａ…Ｐ+ 形領域 １５ｂ…Ｎ+ 形領域 １７ａ，１７ｂ，２４ａ，２４ｂ，２５ａ，２５ｂ…配
線
ッド １５ａ…Ｐ+ 形領域 １５ｂ…Ｎ+ 形領域 １７ａ，１７ｂ，２４ａ，２４ｂ，２５ａ，２５ｂ…配
線
Claims (3)
- 【請求項１】 一導電形の半導体基板と、この半導体基
板の一主面に絶縁膜を介して設けられかつ所定ピッチで
配列された第１のパッド及び第２のパッドと、前記第１
のパッドに対応して前記半導体基板の上部に設けられた
該半導体基板より高い不純物濃度を有する一導電形の第
１の領域と、前記第２のパッドに対応して前記半導体基
板の上部に設けられた複数の高不純物濃度を有する逆導
電形の第２の領域と、前記第１のパッド及び第２のパッ
ドと前記第１の領域及び第２の領域の対応するもの同士
を接続する配線とを具備してなることを特徴とする評価
テスト用チップ。 - 【請求項２】 半導体基板の一主面に、絶縁膜を介して
第１のパッド及び第２のパッドより小ピッチに配列され
ると共に、対応する前記第１の領域及び第２の領域に導
通するよう設けられたパッドを備えていることを特徴と
する請求項１記載の評価テスト用チップ。 - 【請求項３】 半導体基板の一主面に、絶縁膜を介して
第１のパッド及び第２のパッドより小サイズに形成され
ると共に、対応する前記第１の領域及び第２の領域に導
通するよう設けられたパッドを備えていることを特徴と
する請求項１記載の評価テスト用チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10271607A JP2000100881A (ja) | 1998-09-25 | 1998-09-25 | 評価テスト用チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10271607A JP2000100881A (ja) | 1998-09-25 | 1998-09-25 | 評価テスト用チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100881A true JP2000100881A (ja) | 2000-04-07 |
Family
ID=17502438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10271607A Pending JP2000100881A (ja) | 1998-09-25 | 1998-09-25 | 評価テスト用チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100881A (ja) |
-
1998
- 1998-09-25 JP JP10271607A patent/JP2000100881A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040420 |