JP2000089840A - 突入電流抑制手段を備えた電源回路、およびこの電源回路を備えた集積回路 - Google Patents
突入電流抑制手段を備えた電源回路、およびこの電源回路を備えた集積回路Info
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】 初期動作時の突入電流を抑制可能な電源回路
を、レイアウト面積を小さく保ったまま、実現する。 【解決手段】電源回路は、電源１００から出力端子４に
電流を供給する出力トランジスタ１と、基準電圧ＲＥＦ
と出力電圧ＯＵＴとが等しくなるように出力トランジス
タ１の電流供給を制御する差動増幅回路２とを備えてい
る。差動増幅回路２の出力段の電流パスにソースフォロ
ワの抑制トランジスタ１１が設けられ、そのゲート電位
を動作制御部１５が制御し、そのソース電位によって出
力トランジスタ１のゲート電位が制御される。動作制御
部１５は、電源回路の動作前にコンデンサ１６を充電
し、初期動作時に電流源１７によってコンデンサ１６を
徐々に放電する。これにより、電源回路の初期動作時
に、抑制トランジスタ１１のゲート電位は電源電位から
徐々に低くなり、出力トランジスタ１のゲート−ソース
間電圧が徐々に高くなるので、突入電流の発生が抑制さ
れる。
を、レイアウト面積を小さく保ったまま、実現する。 【解決手段】電源回路は、電源１００から出力端子４に
電流を供給する出力トランジスタ１と、基準電圧ＲＥＦ
と出力電圧ＯＵＴとが等しくなるように出力トランジス
タ１の電流供給を制御する差動増幅回路２とを備えてい
る。差動増幅回路２の出力段の電流パスにソースフォロ
ワの抑制トランジスタ１１が設けられ、そのゲート電位
を動作制御部１５が制御し、そのソース電位によって出
力トランジスタ１のゲート電位が制御される。動作制御
部１５は、電源回路の動作前にコンデンサ１６を充電
し、初期動作時に電流源１７によってコンデンサ１６を
徐々に放電する。これにより、電源回路の初期動作時
に、抑制トランジスタ１１のゲート電位は電源電位から
徐々に低くなり、出力トランジスタ１のゲート−ソース
間電圧が徐々に高くなるので、突入電流の発生が抑制さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧を変換し
て出力する電源回路に関する技術に属するものであっ
て、特に、電源回路の初期動作時の突入電流を抑制する
技術に属する。
て出力する電源回路に関する技術に属するものであっ
て、特に、電源回路の初期動作時の突入電流を抑制する
技術に属する。
【０００２】
【従来の技術】集積回路において、与えられた電源電圧
と異なる電圧で動作する回路部品に電圧を供給するため
に、電源回路が用いられる。電源回路は、電源電圧を任
意の電圧に変換して出力する回路である。
と異なる電圧で動作する回路部品に電圧を供給するため
に、電源回路が用いられる。電源回路は、電源電圧を任
意の電圧に変換して出力する回路である。
【０００３】図１６は従来の電源回路の構成を示す図で
ある。図１６の電源回路は、出力端子４に接続された負
荷に電流を供給する出力トランジスタ１と、基準端子５
に設定された基準電圧ＲＥＦと出力端子４から出力され
る出力電圧ＯＵＴとが等しくなるよう、出力トランジス
タ１の供給電流量を制御する差動増幅回路２と、負荷の
急峻な変動に対応するための平滑コンデンサ３とを備え
ている。
ある。図１６の電源回路は、出力端子４に接続された負
荷に電流を供給する出力トランジスタ１と、基準端子５
に設定された基準電圧ＲＥＦと出力端子４から出力され
る出力電圧ＯＵＴとが等しくなるよう、出力トランジス
タ１の供給電流量を制御する差動増幅回路２と、負荷の
急峻な変動に対応するための平滑コンデンサ３とを備え
ている。
【０００４】
【発明が解決しようとする課題】ところが、図１６に示
すような従来の電源回路では、出力トランジスタ１は、
初期動作時において、供給可能な最大電流を流せる状態
になるため、電源１００から平滑コンデンサ３に出力ト
ランジスタ１を介して過大な電流いわゆる突入電流が流
れてしまう場合があった。この突入電流は、電源回路を
含むＬＳＩデバイスや外部部品に対して損傷等の悪影響
を与えるおそれがあった。
すような従来の電源回路では、出力トランジスタ１は、
初期動作時において、供給可能な最大電流を流せる状態
になるため、電源１００から平滑コンデンサ３に出力ト
ランジスタ１を介して過大な電流いわゆる突入電流が流
れてしまう場合があった。この突入電流は、電源回路を
含むＬＳＩデバイスや外部部品に対して損傷等の悪影響
を与えるおそれがあった。
【０００５】このような突入電流の発生を抑制するため
の１つの手法として、出力トランジスタに直列に突入電
流抑制用のバイポーラトランジスタを設けるものがあっ
た（特開平８−１５４３３８号公報参照）。この構成で
は、バイポーラトランジスタのエミッタ−コレクタ間電
流はベース電流の電流増幅率倍に制限されることを利用
して、突入電流抑制用バイポーラトランジスタのベース
電流を制限することによって、突入電流の発生を抑制し
ている。
の１つの手法として、出力トランジスタに直列に突入電
流抑制用のバイポーラトランジスタを設けるものがあっ
た（特開平８−１５４３３８号公報参照）。この構成で
は、バイポーラトランジスタのエミッタ−コレクタ間電
流はベース電流の電流増幅率倍に制限されることを利用
して、突入電流抑制用バイポーラトランジスタのベース
電流を制限することによって、突入電流の発生を抑制し
ている。
【０００６】しかしながら、この場合、バイポーラトラ
ンジスタを製造可能なプロセスが必要になるので、出力
トランジスタや差動増幅回路を例えばＭＯＳトランジス
タによって構成する場合には、製造プロセスが複雑にな
るという問題があった。
ンジスタを製造可能なプロセスが必要になるので、出力
トランジスタや差動増幅回路を例えばＭＯＳトランジス
タによって構成する場合には、製造プロセスが複雑にな
るという問題があった。
【０００７】また、出力トランジスタ１に直列に突入電
流抑制用のトランジスタを設けるので、出力電流として
大電流を供給するためには、この突入電流抑制用トラン
ジスタのチャネル幅を極めて大きくする必要があった。
このため、電源回路のレイアウト面積が大きくなり、コ
スト高になるという問題もあった。加えて、出力電流と
して大電流を供給するとき、突入電流抑制用トランジス
タのエミッタ−コレクタ間の電圧降下が大きくなるの
で、電源電圧に近い出力電圧の供給ができないという問
題もあった。突入電流抑制用トランジスタによる電圧降
下を小さくするためにはそのチャネル幅を大きくすれば
よいが、この場合、電源回路のレイアウト面積が一層大
きくなり、好ましくない。
流抑制用のトランジスタを設けるので、出力電流として
大電流を供給するためには、この突入電流抑制用トラン
ジスタのチャネル幅を極めて大きくする必要があった。
このため、電源回路のレイアウト面積が大きくなり、コ
スト高になるという問題もあった。加えて、出力電流と
して大電流を供給するとき、突入電流抑制用トランジス
タのエミッタ−コレクタ間の電圧降下が大きくなるの
で、電源電圧に近い出力電圧の供給ができないという問
題もあった。突入電流抑制用トランジスタによる電圧降
下を小さくするためにはそのチャネル幅を大きくすれば
よいが、この場合、電源回路のレイアウト面積が一層大
きくなり、好ましくない。
【０００８】前記の問題に鑑み、本発明は、電源回路と
して、従来と異なる構成によって、初期動作時の突入電
流を抑制できるようにすることを課題とする。特に、突
入電流を抑制可能な電源回路を、レイアウト面積を小さ
く保ったまま実現すること、さらには、ＣＭＯＳ半導体
プロセスのみによって製造可能にすることを課題とす
る。
して、従来と異なる構成によって、初期動作時の突入電
流を抑制できるようにすることを課題とする。特に、突
入電流を抑制可能な電源回路を、レイアウト面積を小さ
く保ったまま実現すること、さらには、ＣＭＯＳ半導体
プロセスのみによって製造可能にすることを課題とす
る。
【０００９】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、電源電圧を
変換して出力する電源回路として、電源から出力端子に
電流を供給する出力トランジスタと、設定された基準電
圧を基に前記出力端子の電圧に応じて前記出力トランジ
スタの電流供給を制御する差動増幅回路と、当該電源回
路の初期動作時に前記出力トランジスタの電流供給量を
徐々に増大させる突入電流抑制手段とを備えたものであ
る。
めに、請求項１の発明が講じた解決手段は、電源電圧を
変換して出力する電源回路として、電源から出力端子に
電流を供給する出力トランジスタと、設定された基準電
圧を基に前記出力端子の電圧に応じて前記出力トランジ
スタの電流供給を制御する差動増幅回路と、当該電源回
路の初期動作時に前記出力トランジスタの電流供給量を
徐々に増大させる突入電流抑制手段とを備えたものであ
る。
【００１０】請求項１の発明によると、出力トランジス
タの電流供給量は、突入電流抑制手段によって、当該電
源回路の初期動作時において徐々に増大するので、初期
動作時の突入電流の発生を、従来とは異なる構成によっ
て抑制することができる。
タの電流供給量は、突入電流抑制手段によって、当該電
源回路の初期動作時において徐々に増大するので、初期
動作時の突入電流の発生を、従来とは異なる構成によっ
て抑制することができる。
【００１１】そして、請求項２の発明では、前記請求項
１の電源回路における突入電流抑制手段は、前記差動増
幅回路の出力段の電流パス上に設けられ、前記出力トラ
ンジスタのゲート電位を制御するソース電位を有する抑
制トランジスタと、前記抑制トランジスタのゲート電位
を制御する動作制御部とを備えたものとする。
１の電源回路における突入電流抑制手段は、前記差動増
幅回路の出力段の電流パス上に設けられ、前記出力トラ
ンジスタのゲート電位を制御するソース電位を有する抑
制トランジスタと、前記抑制トランジスタのゲート電位
を制御する動作制御部とを備えたものとする。
【００１２】請求項２の発明によると、出力トランジス
タのゲート電位は抑制トランジスタのソース電位によっ
て制御され、抑制トランジスタのゲート電位は動作制御
部によって制御される。このため、当該電源回路の初期
動作時において、抑制トランジスタをソースフォロワ回
路動作させて、動作制御部によって、抑制トランジスタ
のゲート電位を出力トランジスタの電流供給量が過大に
ならないように制御することによって、初期動作時の突
入電流の発生を抑制することができる。
タのゲート電位は抑制トランジスタのソース電位によっ
て制御され、抑制トランジスタのゲート電位は動作制御
部によって制御される。このため、当該電源回路の初期
動作時において、抑制トランジスタをソースフォロワ回
路動作させて、動作制御部によって、抑制トランジスタ
のゲート電位を出力トランジスタの電流供給量が過大に
ならないように制御することによって、初期動作時の突
入電流の発生を抑制することができる。
【００１３】またこの抑制トランジスタは例えばＭＯＳ
トランジスタで構成できるので、バイポーラプロセスは
不要になり、突入電流を抑制可能な電源回路をＣＭＯＳ
プロセスのみで製造することができる。
トランジスタで構成できるので、バイポーラプロセスは
不要になり、突入電流を抑制可能な電源回路をＣＭＯＳ
プロセスのみで製造することができる。
【００１４】さらにこの抑制トランジスタは出力トラン
ジスタに直列にではなく、差動増幅回路の出力段の電流
パスに設けられるため、出力電流は抑制トランジスタを
流れない。このため抑制トランジスタのチャネル幅を大
きくする必要がないので、電源回路のレイアウト面積を
小さく保ったまま突入電流の発生を抑制することができ
る。また抑制トランジスタの電圧降下による出力電圧の
低下も生じないので、出力電流として大電流を供給する
場合であっても、電源電圧に近い出力電圧の供給が可能
になる。
ジスタに直列にではなく、差動増幅回路の出力段の電流
パスに設けられるため、出力電流は抑制トランジスタを
流れない。このため抑制トランジスタのチャネル幅を大
きくする必要がないので、電源回路のレイアウト面積を
小さく保ったまま突入電流の発生を抑制することができ
る。また抑制トランジスタの電圧降下による出力電圧の
低下も生じないので、出力電流として大電流を供給する
場合であっても、電源電圧に近い出力電圧の供給が可能
になる。
【００１５】そして、請求項３の発明では、前記請求項
２の電源回路における動作制御部は、前記抑制トランジ
スタのゲート電位を、当該電源回路の初期動作時は、前
記出力トランジスタの電流供給量が過大にならないよう
に制御する一方、通常動作時は、前記抑制トランジスタ
が導通状態になるように設定するものとする。
２の電源回路における動作制御部は、前記抑制トランジ
スタのゲート電位を、当該電源回路の初期動作時は、前
記出力トランジスタの電流供給量が過大にならないよう
に制御する一方、通常動作時は、前記抑制トランジスタ
が導通状態になるように設定するものとする。
【００１６】また、請求項４の発明では、前記請求項２
の電源回路における動作制御部は、一端の電位が前記抑
制トランジスタのゲート電位を制御するコンデンサと、
当該電源回路の動作前に前記コンデンサの電圧を所定電
圧に設定するコンデンサ初期設定手段と、動作の有無を
切替可能に構成され、動作時に前記コンデンサを徐々に
放電させるかまたは充電する電流源とを備えたものとす
る。
の電源回路における動作制御部は、一端の電位が前記抑
制トランジスタのゲート電位を制御するコンデンサと、
当該電源回路の動作前に前記コンデンサの電圧を所定電
圧に設定するコンデンサ初期設定手段と、動作の有無を
切替可能に構成され、動作時に前記コンデンサを徐々に
放電させるかまたは充電する電流源とを備えたものとす
る。
【００１７】そして、請求項５の発明では、前記請求項
４の電源回路におけるコンデンサ初期設定手段は、前記
コンデンサの一端と電源端子またはグランド端子との間
に直列に設けられた、導通非導通が切替可能に構成され
たスイッチと、ダイオード接続されたトランジスタとに
よって構成されているものとする。
４の電源回路におけるコンデンサ初期設定手段は、前記
コンデンサの一端と電源端子またはグランド端子との間
に直列に設けられた、導通非導通が切替可能に構成され
たスイッチと、ダイオード接続されたトランジスタとに
よって構成されているものとする。
【００１８】また、請求項６の発明では、前記請求項４
の電源回路における動作制御部は、前記電流源を複数個
有し、動作する電流源が選択可能に構成されているもの
とする。
の電源回路における動作制御部は、前記電流源を複数個
有し、動作する電流源が選択可能に構成されているもの
とする。
【００１９】また、請求項７の発明では、前記請求項４
の電源回路における動作制御部は、前記コンデンサを複
数個有し、放電・充電対象のコンデンサが選択可能に構
成されているものとする。
の電源回路における動作制御部は、前記コンデンサを複
数個有し、放電・充電対象のコンデンサが選択可能に構
成されているものとする。
【００２０】そして、請求項８の発明では、前記請求項
２の電源回路における動作制御部は、第１および第２の
制御電位が与えられ、当該電源回路の初期動作時は前記
第１の制御電位を選択する一方、通常動作時は前記第２
の制御電位を選択し、選択した制御電位に応じて前記抑
制トランジスタのゲート電位を制御するものとする。
２の電源回路における動作制御部は、第１および第２の
制御電位が与えられ、当該電源回路の初期動作時は前記
第１の制御電位を選択する一方、通常動作時は前記第２
の制御電位を選択し、選択した制御電位に応じて前記抑
制トランジスタのゲート電位を制御するものとする。
【００２１】また、請求項９の発明では、前記請求項２
の電源回路における動作制御部は、直列に接続された複
数個の抵抗からなり、その両端に与えられた電位差を複
数個の電位に分割する抵抗列と、前記抵抗列によって得
られた複数個の電位の中から、一の電位を選択する電位
選択手段とを備え、前記電位選択手段によって選択され
た電位に応じて、前記抑制トランジスタのゲート電位を
制御するものとする。
の電源回路における動作制御部は、直列に接続された複
数個の抵抗からなり、その両端に与えられた電位差を複
数個の電位に分割する抵抗列と、前記抵抗列によって得
られた複数個の電位の中から、一の電位を選択する電位
選択手段とを備え、前記電位選択手段によって選択され
た電位に応じて、前記抑制トランジスタのゲート電位を
制御するものとする。
【００２２】また、請求項１０の発明では、前記請求項
１の電源回路における突入電流抑制手段は、電源と出力
端子との間に前記出力トランジスタと直列に設けられた
抑制トランジスタと、前記抑制トランジスタのゲート電
位を制御する動作制御部とを備えたものとする。
１の電源回路における突入電流抑制手段は、電源と出力
端子との間に前記出力トランジスタと直列に設けられた
抑制トランジスタと、前記抑制トランジスタのゲート電
位を制御する動作制御部とを備えたものとする。
【００２３】そして、請求項１１の発明では、前記請求
項１０の電源回路における動作制御部は、前記抑制トラ
ンジスタのゲート電位を、当該電源回路の初期動作時は
前記出力トランジスタの電流供給量が過大にならないよ
うに制御する一方、通常動作時は前記抑制トランジスタ
が導通状態になるように設定するものとする。
項１０の電源回路における動作制御部は、前記抑制トラ
ンジスタのゲート電位を、当該電源回路の初期動作時は
前記出力トランジスタの電流供給量が過大にならないよ
うに制御する一方、通常動作時は前記抑制トランジスタ
が導通状態になるように設定するものとする。
【００２４】そして、請求項１２の発明では、前記請求
項１０の電源回路における動作制御部は、一端の電位が
前記抑制トランジスタのゲート電位を制御するコンデン
サと、当該電源回路の動作前に前記コンデンサの電圧を
所定電圧に設定するコンデンサ初期設定手段と、動作の
有無が切替可能に構成され、動作時に前記コンデンサを
徐々に放電させるかまたは充電する電流源とを備えたも
のとする。
項１０の電源回路における動作制御部は、一端の電位が
前記抑制トランジスタのゲート電位を制御するコンデン
サと、当該電源回路の動作前に前記コンデンサの電圧を
所定電圧に設定するコンデンサ初期設定手段と、動作の
有無が切替可能に構成され、動作時に前記コンデンサを
徐々に放電させるかまたは充電する電流源とを備えたも
のとする。
【００２５】また、請求項１３の発明では、前記請求項
１の電源回路における突入電流抑制手段は、当該電源回
路の初期動作時に、前記出力トランジスタのゲート・ソ
ース間電圧を微小値から徐々に大きくするものとする。
１の電源回路における突入電流抑制手段は、当該電源回
路の初期動作時に、前記出力トランジスタのゲート・ソ
ース間電圧を微小値から徐々に大きくするものとする。
【００２６】また、請求項１４の発明は、集積回路とし
て、前記請求項１記載の電源回路を備え、この電源回路
によって変換出力された電圧によって動作するものであ
る。
て、前記請求項１記載の電源回路を備え、この電源回路
によって変換出力された電圧によって動作するものであ
る。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２８】（第１の実施形態）図１は本発明の第１の
実施形態に係る突入電流抑制手段を備えた電源回路の構
成を概略的に示す図である。図１に示す電源回路は、電
源端子１００から出力端子４に電流を供給する出力トラ
ンジスタ１、出力端子４の出力電圧ＯＵＴと基準電圧端
子５に設定された基準電圧ＲＥＦとが等しくなるよう、
出力トランジスタ１の電流供給を制御する差動増幅回路
２、および平滑コンデンサ３を備えている。差動増幅回
路２は、電源回路の初期動作時に、出力トランジスタ１
の電流供給量を徐々に増大させる突入電流抑制手段１０
を有している。
実施形態に係る突入電流抑制手段を備えた電源回路の構
成を概略的に示す図である。図１に示す電源回路は、電
源端子１００から出力端子４に電流を供給する出力トラ
ンジスタ１、出力端子４の出力電圧ＯＵＴと基準電圧端
子５に設定された基準電圧ＲＥＦとが等しくなるよう、
出力トランジスタ１の電流供給を制御する差動増幅回路
２、および平滑コンデンサ３を備えている。差動増幅回
路２は、電源回路の初期動作時に、出力トランジスタ１
の電流供給量を徐々に増大させる突入電流抑制手段１０
を有している。
【００２９】差動増幅回路２は、電源回路の初期動作時
に、突入電流抑制手段１０によって、出力トランジスタ
１のゲート−ソース間電圧Ｖｇｓを微小値から徐々に大
きくなるように強制的に制御する。そして、通常動作に
移行した後は、出力電圧ＯＵＴと基準電圧ＲＥＦとが等
しくなるように出力トランジスタ１を制御するという本
来の動作を行う。
に、突入電流抑制手段１０によって、出力トランジスタ
１のゲート−ソース間電圧Ｖｇｓを微小値から徐々に大
きくなるように強制的に制御する。そして、通常動作に
移行した後は、出力電圧ＯＵＴと基準電圧ＲＥＦとが等
しくなるように出力トランジスタ１を制御するという本
来の動作を行う。
【００３０】図２は図１の電源回路の動作を概念的に示
す図である。同図中、（ａ）は出力トランジスタ１のゲ
ート・ソース間電圧Ｖｇｓの時間変化を示すグラフであ
り、実線ａ１は突入電流抑制手段１０があるとき、一点
鎖線ａ２は突入電流抑制手段１０がないときを示す。ま
た（ｂ）は出力トランジスタ１の供給電流Ｉｄの時間変
化を示すグラフであり、実線ｂ１は突入電流抑制手段１
０があるとき、一点鎖線ｂ２は突入電流抑制手段１０が
ないときを示す。
す図である。同図中、（ａ）は出力トランジスタ１のゲ
ート・ソース間電圧Ｖｇｓの時間変化を示すグラフであ
り、実線ａ１は突入電流抑制手段１０があるとき、一点
鎖線ａ２は突入電流抑制手段１０がないときを示す。ま
た（ｂ）は出力トランジスタ１の供給電流Ｉｄの時間変
化を示すグラフであり、実線ｂ１は突入電流抑制手段１
０があるとき、一点鎖線ｂ２は突入電流抑制手段１０が
ないときを示す。
【００３１】図２に示すように、突入電流抑制手段１０
がない場合は、初期動作時はゲート−ソース間電圧Ｖｇ
ｓが高いために、大電流、いわゆる突入電流が流れてし
まう（一点鎖線ａ２，ｂ２）。これに対し、突入電流抑
制手段１０を設けたことによって、ゲート−ソース間電
圧Ｖｇｓは、初期動作時は微小値から徐々に大きくな
り、通常動作に移行した後は突入電流抑制手段１０がな
い場合と同様に制御される。このような制御により、初
期動作時の突入電流の発生は抑制される（実線ａ１，ｂ
１）。なお、初期動作から通常動作への移行は、動作開
始から一定時間が経過したとき、または突入電流抑制手
段１０によって制御された電圧Ｖｇｓが通常動作時の電
圧Ｖｇｓを越えたときに行われる。
がない場合は、初期動作時はゲート−ソース間電圧Ｖｇ
ｓが高いために、大電流、いわゆる突入電流が流れてし
まう（一点鎖線ａ２，ｂ２）。これに対し、突入電流抑
制手段１０を設けたことによって、ゲート−ソース間電
圧Ｖｇｓは、初期動作時は微小値から徐々に大きくな
り、通常動作に移行した後は突入電流抑制手段１０がな
い場合と同様に制御される。このような制御により、初
期動作時の突入電流の発生は抑制される（実線ａ１，ｂ
１）。なお、初期動作から通常動作への移行は、動作開
始から一定時間が経過したとき、または突入電流抑制手
段１０によって制御された電圧Ｖｇｓが通常動作時の電
圧Ｖｇｓを越えたときに行われる。
【００３２】図３は図１の電源回路の具体的な回路構成
を示す図である。図３において、差動増幅回路２の出力
段の電流パスを構成するトランジスタ３１，３２の間に
抑制トランジスタ１１が設けられており、またこの抑制
トランジスタ１１のゲート電位を制御する動作制御部１
５が設けられている。抑制トランジスタ１１および動作
制御部１５によって突入電流抑制手段１０が構成されて
いる。
を示す図である。図３において、差動増幅回路２の出力
段の電流パスを構成するトランジスタ３１，３２の間に
抑制トランジスタ１１が設けられており、またこの抑制
トランジスタ１１のゲート電位を制御する動作制御部１
５が設けられている。抑制トランジスタ１１および動作
制御部１５によって突入電流抑制手段１０が構成されて
いる。
【００３３】抑制トランジスタ１１が設けられていない
回路構成の場合、初期動作時は、基準電圧ＲＥＦが出力
電圧ＯＵＴよりも高いので、トランジスタ３１は出力ト
ランジスタ１のゲートに電荷を供給せず、一方、トラン
ジスタ３２は出力トランジスタ１のゲートから電荷を引
きぬく動作を行う。このため出力トランジスタ１のゲー
ト電位が低くなり、これにより突入電流が発生してしま
う。
回路構成の場合、初期動作時は、基準電圧ＲＥＦが出力
電圧ＯＵＴよりも高いので、トランジスタ３１は出力ト
ランジスタ１のゲートに電荷を供給せず、一方、トラン
ジスタ３２は出力トランジスタ１のゲートから電荷を引
きぬく動作を行う。このため出力トランジスタ１のゲー
ト電位が低くなり、これにより突入電流が発生してしま
う。
【００３４】そこで本実施形態では、抑制トランジスタ
１１を設けて、トランジスタ３２が出力トランジスタ１
のゲートから電荷を引き抜く動作を制限することによっ
て突入電流を抑制する。抑制トランジスタ１１は実際に
はソースフォロワ回路として動作するため、出力トラン
ジスタ１のゲート電位は抑制トランジスタ１１のゲート
電位とトランジスタ閾値電圧との和になる。したがっ
て、抑制トランジスタ１１のゲート電位を制御すること
によって、出力トランジスタ１のゲート−ソース間電圧
Ｖｇｓを制御することが可能になる。
１１を設けて、トランジスタ３２が出力トランジスタ１
のゲートから電荷を引き抜く動作を制限することによっ
て突入電流を抑制する。抑制トランジスタ１１は実際に
はソースフォロワ回路として動作するため、出力トラン
ジスタ１のゲート電位は抑制トランジスタ１１のゲート
電位とトランジスタ閾値電圧との和になる。したがっ
て、抑制トランジスタ１１のゲート電位を制御すること
によって、出力トランジスタ１のゲート−ソース間電圧
Ｖｇｓを制御することが可能になる。
【００３５】そこで動作制御部１５は、電源回路の初期
動作時に、抑制トランジスタ１１のゲート電位を当初は
高く設定し、時間経過とともに徐々に低くする。これに
よって、出力トランジスタ１のゲート−ソース間電圧Ｖ
ｇｓは微小値から徐々に高くなり、したがって突入電流
の発生を抑制することができる。所定の時間が経過した
後は抑制トランジスタ１１のゲート電位は十分低くな
り、また基準電圧ＲＥＦと出力電圧ＯＵＴとが等しくな
ってトランジスタ３１が出力トランジスタ１のゲートに
電荷を供給し始めるので、抑制トランジスタ１１は差動
増幅回路２の動作に影響を与えなくなり、電源回路は自
動的に通常動作に移行する。
動作時に、抑制トランジスタ１１のゲート電位を当初は
高く設定し、時間経過とともに徐々に低くする。これに
よって、出力トランジスタ１のゲート−ソース間電圧Ｖ
ｇｓは微小値から徐々に高くなり、したがって突入電流
の発生を抑制することができる。所定の時間が経過した
後は抑制トランジスタ１１のゲート電位は十分低くな
り、また基準電圧ＲＥＦと出力電圧ＯＵＴとが等しくな
ってトランジスタ３１が出力トランジスタ１のゲートに
電荷を供給し始めるので、抑制トランジスタ１１は差動
増幅回路２の動作に影響を与えなくなり、電源回路は自
動的に通常動作に移行する。
【００３６】動作制御部１５はコンデンサ１６、スイッ
チ付き電流源１７および充電用スイッチ１８によって構
成されている。コンデンサ１６は一端が抑制トランジス
タ１１のゲートに接続されるとともに他端が接地されて
おり、この一端の電位が抑制トランジスタ１１のゲート
電位を制御する。スイッチ付き電流源１３は正端がコン
デンサ１６の前記一端に接続されるとともに負端が接地
されており、スイッチがオンのとき動作して、コンデン
サ１６の電荷を徐々に引き抜く。コンデンサ初期設定手
段としての充電用スイッチ１８はコンデンサ１６の前記
一端と電源との間に設けられており、導通状態のときに
コンデンサ１６を電源電圧に充電する。
チ付き電流源１７および充電用スイッチ１８によって構
成されている。コンデンサ１６は一端が抑制トランジス
タ１１のゲートに接続されるとともに他端が接地されて
おり、この一端の電位が抑制トランジスタ１１のゲート
電位を制御する。スイッチ付き電流源１３は正端がコン
デンサ１６の前記一端に接続されるとともに負端が接地
されており、スイッチがオンのとき動作して、コンデン
サ１６の電荷を徐々に引き抜く。コンデンサ初期設定手
段としての充電用スイッチ１８はコンデンサ１６の前記
一端と電源との間に設けられており、導通状態のときに
コンデンサ１６を電源電圧に充電する。
【００３７】動作制御部１５は電源回路が動作する前
に、スイッチ付き電流源１７を動作させないで充電用ス
イッチ１８を導通状態にし、コンデンサ１６のプリチャ
ージを行う。この結果、コンデンサ１６は電源電圧に充
電され、抑制トランジスタ１１のゲート電位は電源電位
に設定される。電源回路が動作を開始すると、充電用ス
イッチ１８を非導通状態に切り替えるとともにスイッチ
付き電流源１７を動作させる。これにより、初期動作時
においてコンデンサ１６は徐々にディスチャージされ、
その電圧が徐々に低くなる。この結果、抑制トランジス
タ１１のゲート電位は徐々に低くなる。
に、スイッチ付き電流源１７を動作させないで充電用ス
イッチ１８を導通状態にし、コンデンサ１６のプリチャ
ージを行う。この結果、コンデンサ１６は電源電圧に充
電され、抑制トランジスタ１１のゲート電位は電源電位
に設定される。電源回路が動作を開始すると、充電用ス
イッチ１８を非導通状態に切り替えるとともにスイッチ
付き電流源１７を動作させる。これにより、初期動作時
においてコンデンサ１６は徐々にディスチャージされ、
その電圧が徐々に低くなる。この結果、抑制トランジス
タ１１のゲート電位は徐々に低くなる。
【００３８】図４は図１の電源回路をＯＴＡ（Operatio
nal Transconductance Amplifier）型の差動増幅回路を
用いて構成した場合の具体的な回路構成を示す図であ
る。図４において抑制トランジスタ１１は、ＯＴＡ型の
差動増幅回路２Ａの出力段の電流パスを構成するトラン
ジスタ４１，４２間に設けられている。動作制御部１５
は図３と同様の構成からなる。図４の突入電流抑制手段
１０の動作は図３の構成の場合と同様であるのでここで
は説明を省略する。
nal Transconductance Amplifier）型の差動増幅回路を
用いて構成した場合の具体的な回路構成を示す図であ
る。図４において抑制トランジスタ１１は、ＯＴＡ型の
差動増幅回路２Ａの出力段の電流パスを構成するトラン
ジスタ４１，４２間に設けられている。動作制御部１５
は図３と同様の構成からなる。図４の突入電流抑制手段
１０の動作は図３の構成の場合と同様であるのでここで
は説明を省略する。
【００３９】本実施形態に係る電源回路では、従来の構
成と異なり、電源端子１００と出力端子４との間に出力
トランジスタ１以外のトランジスタを設ける必要がな
い。すなわち、出力トランジスタ１に直列接続された大
きなトランジスタが不要であるので、電源回路のレイア
ウト面積を小さく保ったまま突入電流の発生を抑制する
ことができる。また、出力電流として大電流を供給する
場合であっても、電源電圧に近い出力電圧の供給が可能
になる。
成と異なり、電源端子１００と出力端子４との間に出力
トランジスタ１以外のトランジスタを設ける必要がな
い。すなわち、出力トランジスタ１に直列接続された大
きなトランジスタが不要であるので、電源回路のレイア
ウト面積を小さく保ったまま突入電流の発生を抑制する
ことができる。また、出力電流として大電流を供給する
場合であっても、電源電圧に近い出力電圧の供給が可能
になる。
【００４０】なお本実施形態では、差動増幅回路として
一段の差動増幅回路やＯＴＡ型差動増幅回路を用いた電
源回路を示したが、本発明はこれらの構成には限定され
るものではなく、例えば二段差動増幅回路などの他の構
成の差動増幅回路を用いてもかまわない。この場合、本
実施形態と同様に、差動増幅回路の出力段の電流パス上
に抑制トランジスタを設けて、突入電流抑制手段を容易
に構成することができる。また本実施形態ではｎ型差動
増幅回路を用いたが、ｐ型差動増幅回路を用いてももち
ろんかまわない。
一段の差動増幅回路やＯＴＡ型差動増幅回路を用いた電
源回路を示したが、本発明はこれらの構成には限定され
るものではなく、例えば二段差動増幅回路などの他の構
成の差動増幅回路を用いてもかまわない。この場合、本
実施形態と同様に、差動増幅回路の出力段の電流パス上
に抑制トランジスタを設けて、突入電流抑制手段を容易
に構成することができる。また本実施形態ではｎ型差動
増幅回路を用いたが、ｐ型差動増幅回路を用いてももち
ろんかまわない。
【００４１】以下、本実施形態に係る突入電流抑制手段
の他の構成例について説明する。
の他の構成例について説明する。
【００４２】（第１例）図５は本実施形態に係る突入電
流抑制手段の第１の他の構成例を示す図である。図５に
示す動作制御部１５Ａでは、コンデンサ１６の一端と電
源との間に充電用スイッチ１８とダイオード接続された
トランジスタ２１，２２とが直列に接続されており、こ
れらによりコンデンサ初期設定手段が構成されている。
ダイオード接続されたトランジスタ２１，２２を付加し
たことによって、電源回路の動作前におけるコンデンサ
１６の充電電圧を（電源電圧−トランジスタ閾値電圧×
２）に相当する電圧に設定することができる。
流抑制手段の第１の他の構成例を示す図である。図５に
示す動作制御部１５Ａでは、コンデンサ１６の一端と電
源との間に充電用スイッチ１８とダイオード接続された
トランジスタ２１，２２とが直列に接続されており、こ
れらによりコンデンサ初期設定手段が構成されている。
ダイオード接続されたトランジスタ２１，２２を付加し
たことによって、電源回路の動作前におけるコンデンサ
１６の充電電圧を（電源電圧−トランジスタ閾値電圧×
２）に相当する電圧に設定することができる。
【００４３】出力トランジスタ１は、そのゲート電位が
（電源電位−トランジスタ閾値電圧）になったとき、す
なわち、抑制トランジスタ１１のゲート電位が（電源電
位−トランジスタ閾値電圧×２）になったときに電流供
給を始める。したがって、突入電流抑制手段が図５の構
成をとることによって、出力トランジスタ１のゲート電
位が電源電位からトランジスタ閾値電圧分下がるのに要
する時間だけ、図３や図４の電源回路よりも早く通常状
態に移行することが可能になる。
（電源電位−トランジスタ閾値電圧）になったとき、す
なわち、抑制トランジスタ１１のゲート電位が（電源電
位−トランジスタ閾値電圧×２）になったときに電流供
給を始める。したがって、突入電流抑制手段が図５の構
成をとることによって、出力トランジスタ１のゲート電
位が電源電位からトランジスタ閾値電圧分下がるのに要
する時間だけ、図３や図４の電源回路よりも早く通常状
態に移行することが可能になる。
【００４４】なお、ダイオード接続されたトランジスタ
は１個であっても、同様の効果すなわち図３や図４の電
源回路よりも早く通常状態に移行できるという効果を得
ることができる。
は１個であっても、同様の効果すなわち図３や図４の電
源回路よりも早く通常状態に移行できるという効果を得
ることができる。
【００４５】（第２例）図６は本実施形態に係る突入電
流抑制手段の第２の他の構成例を示す図である。図６に
示す動作制御部１５Ｂでは、スイッチ付き電流源１７が
複数個設けられており、動作する電流源１７が選択可能
に構成されている。図３および図４のようにスイッチ付
き電流源１７が１個しかない場合は、コンデンサ１６の
放電速度はこの１個の電流源１７の能力によって規定さ
れるので、電源回路の立ち上げ時間は固定されてしま
う。これに対して図６の構成では、動作する電流源１７
を選択することによってコンデンサ１６の放電速度を可
変にできるので、例えば突入電流が発生するおそれのな
いときは、コンデンサ１６の放電速度を高くして、電源
回路の立ち上げ時間を短縮することが可能になる。
流抑制手段の第２の他の構成例を示す図である。図６に
示す動作制御部１５Ｂでは、スイッチ付き電流源１７が
複数個設けられており、動作する電流源１７が選択可能
に構成されている。図３および図４のようにスイッチ付
き電流源１７が１個しかない場合は、コンデンサ１６の
放電速度はこの１個の電流源１７の能力によって規定さ
れるので、電源回路の立ち上げ時間は固定されてしま
う。これに対して図６の構成では、動作する電流源１７
を選択することによってコンデンサ１６の放電速度を可
変にできるので、例えば突入電流が発生するおそれのな
いときは、コンデンサ１６の放電速度を高くして、電源
回路の立ち上げ時間を短縮することが可能になる。
【００４６】例えば、平滑コンデンサ３に電荷が蓄積さ
れていないときは、突入電流が発生する可能性が高いの
で、小さい電流源（または１個の電流源）のみを動作さ
せて突入電流を抑制する一方、平滑コンデンサ３に電荷
がある程度蓄積されているときは、突入電流が発生する
可能性は低いので、大きい電流源（または複数の電流
源）を動作させて電源回路を急速に立ち上げる、といっ
た制御が可能になる。
れていないときは、突入電流が発生する可能性が高いの
で、小さい電流源（または１個の電流源）のみを動作さ
せて突入電流を抑制する一方、平滑コンデンサ３に電荷
がある程度蓄積されているときは、突入電流が発生する
可能性は低いので、大きい電流源（または複数の電流
源）を動作させて電源回路を急速に立ち上げる、といっ
た制御が可能になる。
【００４７】この場合、電流源１７の能力を別個に設定
し、動作する電流源１７を切り替えることによってコン
デンサ１６の放電速度を変更してもよいし、動作する電
流源１７の個数を切り替えることによって、コンデンサ
１６の放電速度を変更してもよい。
し、動作する電流源１７を切り替えることによってコン
デンサ１６の放電速度を変更してもよいし、動作する電
流源１７の個数を切り替えることによって、コンデンサ
１６の放電速度を変更してもよい。
【００４８】（第３例）図７は本実施形態に係る突入電
流抑制手段の第３の他の構成例を示す図である。図７に
示す動作制御部１５Ｃでは、図６のようにスイッチ付き
電流源１７を複数個設ける代わりにコンデンサ１６を複
数個設けており、また放電・充電対象のコンデンサ１６
を選択できるように、抑制トランジスタ１１のゲートと
各コンデンサ１６の一端との間にスイッチ２３をそれぞ
れ設けている。図７の構成において、放電・充電対象の
コンデンサ１６をスイッチ２３によって選択することに
よって、コンデンサ１６の全容量を可変にできる。
流抑制手段の第３の他の構成例を示す図である。図７に
示す動作制御部１５Ｃでは、図６のようにスイッチ付き
電流源１７を複数個設ける代わりにコンデンサ１６を複
数個設けており、また放電・充電対象のコンデンサ１６
を選択できるように、抑制トランジスタ１１のゲートと
各コンデンサ１６の一端との間にスイッチ２３をそれぞ
れ設けている。図７の構成において、放電・充電対象の
コンデンサ１６をスイッチ２３によって選択することに
よって、コンデンサ１６の全容量を可変にできる。
【００４９】コンデンサ１６の全容量が大きいときは、
電流源１７がコンデンサ１６を放電させるために要する
時間が長くなるので、突入電流が抑制される。一方、コ
ンデンサ１６の全容量が小さいときは、コンデンサ１６
は速く放電するので、電源回路は短時間で立ち上がる。
すなわち、コンデンサ１６の全容量の設定に応じて、抑
制トランジスタ１１のゲート電位が低下する速度が変わ
る。したがって、図６の構成と同様の機能を実現するこ
とができる。
電流源１７がコンデンサ１６を放電させるために要する
時間が長くなるので、突入電流が抑制される。一方、コ
ンデンサ１６の全容量が小さいときは、コンデンサ１６
は速く放電するので、電源回路は短時間で立ち上がる。
すなわち、コンデンサ１６の全容量の設定に応じて、抑
制トランジスタ１１のゲート電位が低下する速度が変わ
る。したがって、図６の構成と同様の機能を実現するこ
とができる。
【００５０】この場合、コンデンサ１６の容量値を別個
に設定し、放電・充電対象のコンデンサ１６を切り替え
ることによってコンデンサ１６の全容量を変更してもよ
いし、放電・充電対象のコンデンサ１６の個数を切り替
えることによって、コンデンサ１６の全容量を変更して
もよい。
に設定し、放電・充電対象のコンデンサ１６を切り替え
ることによってコンデンサ１６の全容量を変更してもよ
いし、放電・充電対象のコンデンサ１６の個数を切り替
えることによって、コンデンサ１６の全容量を変更して
もよい。
【００５１】（第４例）図８は本実施形態に係る突入電
流抑制手段の第４の他の構成例を示す図である。図８に
示す動作制御部１５Ｄは、第１の制御電位ＣＴＬ１が設
定される端子２４ａおよび第２の制御電位ＣＴＬ１が設
定される端子２４ｂ、並びに、第１の制御電位ＣＴＬ１
が抑制トランジスタ１１のゲートに印加されるか否かを
切替制御するスイッチ２５ａおよび第２の制御電位ＣＴ
Ｌ２が抑制トランジスタ１１のゲートに印加されるか否
かを切替制御するスイッチ２５ｂによって構成されてい
る。
流抑制手段の第４の他の構成例を示す図である。図８に
示す動作制御部１５Ｄは、第１の制御電位ＣＴＬ１が設
定される端子２４ａおよび第２の制御電位ＣＴＬ１が設
定される端子２４ｂ、並びに、第１の制御電位ＣＴＬ１
が抑制トランジスタ１１のゲートに印加されるか否かを
切替制御するスイッチ２５ａおよび第２の制御電位ＣＴ
Ｌ２が抑制トランジスタ１１のゲートに印加されるか否
かを切替制御するスイッチ２５ｂによって構成されてい
る。
【００５２】第１の制御電位ＣＴＬ１は、抑制トランジ
スタ１１のゲートに印加されたとき、抑制トランジスタ
１１の動作によって突入電流の発生が抑制されるような
電位に設定されている。第２の制御電位ＣＴＬ２は、抑
制トランジスタ１１のゲートに印加されたとき、抑制ト
ランジスタ１１が差動増幅回路の通常動作に影響を与え
ないような電位に設定されている。
スタ１１のゲートに印加されたとき、抑制トランジスタ
１１の動作によって突入電流の発生が抑制されるような
電位に設定されている。第２の制御電位ＣＴＬ２は、抑
制トランジスタ１１のゲートに印加されたとき、抑制ト
ランジスタ１１が差動増幅回路の通常動作に影響を与え
ないような電位に設定されている。
【００５３】電源回路の初期動作時にはスイッチ２５ａ
がオンし、第１の制御電位ＣＴＬ１が抑制トランジスタ
１１のゲートに印加される。一定時間経過後、電源回路
が通常動作に移行したとき、スイッチ２５ｂがオンし
て、第２の制御電位ＣＴＬ２が抑制トランジスタ１１の
ゲートに印加される。このような動作によって突入電流
の発生が抑制される。
がオンし、第１の制御電位ＣＴＬ１が抑制トランジスタ
１１のゲートに印加される。一定時間経過後、電源回路
が通常動作に移行したとき、スイッチ２５ｂがオンし
て、第２の制御電位ＣＴＬ２が抑制トランジスタ１１の
ゲートに印加される。このような動作によって突入電流
の発生が抑制される。
【００５４】なお、第１の制御電位ＣＴＬ１を複数種類
設けて、動作に応じて切り替えて用いてもよい。
設けて、動作に応じて切り替えて用いてもよい。
【００５５】（第５例）図９は本実施形態に係る突入電
流抑制手段の第５の他の構成例を示す図である。図９に
示す動作制御部１５Ｅは、図８の第１および第２の制御
電位ＣＴＬ１，ＣＴＬ２に相当する電位を、電源電圧の
抵抗分割によって設定するものである。すなわち、電源
とグランドとの間に直列に接続された複数個の抵抗から
なる抵抗列２６を設けて、電源−グランド間の電位差を
複数個の電位に分割する。そして、複数個のスイッチか
らなる電位選択手段２７によって、抵抗列２６によって
得られた複数個の電位の中から一の電位を選択する。選
択された電位は抑制トランジスタ１１のゲートに印加さ
れる。
流抑制手段の第５の他の構成例を示す図である。図９に
示す動作制御部１５Ｅは、図８の第１および第２の制御
電位ＣＴＬ１，ＣＴＬ２に相当する電位を、電源電圧の
抵抗分割によって設定するものである。すなわち、電源
とグランドとの間に直列に接続された複数個の抵抗から
なる抵抗列２６を設けて、電源−グランド間の電位差を
複数個の電位に分割する。そして、複数個のスイッチか
らなる電位選択手段２７によって、抵抗列２６によって
得られた複数個の電位の中から一の電位を選択する。選
択された電位は抑制トランジスタ１１のゲートに印加さ
れる。
【００５６】電源回路の初期動作時は、電位選択手段２
７によって、複数個の電位を高い方から順に抑制トラン
ジスタ１１のゲートに入力する。これにより、突入電流
の発生が抑制される。一方、通常動作時は、電位選択手
段２７によって接地電位を抑制トランジスタ１１のゲー
トに入力する。これにより、抑制トランジスタ１１は導
通状態になり、差動増幅回路は通常の動作を行う。
７によって、複数個の電位を高い方から順に抑制トラン
ジスタ１１のゲートに入力する。これにより、突入電流
の発生が抑制される。一方、通常動作時は、電位選択手
段２７によって接地電位を抑制トランジスタ１１のゲー
トに入力する。これにより、抑制トランジスタ１１は導
通状態になり、差動増幅回路は通常の動作を行う。
【００５７】（第６例）図１０は本実施形態に係る突入
電流抑制手段の第６の他の構成例を示す図である。図１
０に示す動作制御部１５Ｆは、図９に示す動作制御部１
５Ｅにおいて、抵抗列２６と電源との間にダイオード接
続されたトランジスタ２８，２９を介在させた構成にな
っている。
電流抑制手段の第６の他の構成例を示す図である。図１
０に示す動作制御部１５Ｆは、図９に示す動作制御部１
５Ｅにおいて、抵抗列２６と電源との間にダイオード接
続されたトランジスタ２８，２９を介在させた構成にな
っている。
【００５８】第１の他の構成例で説明したように、出力
トランジスタ１は、抑制トランジスタ１１のゲート電位
が（電源電位−トランジスタ閾値電圧×２）になったと
きに電流供給を始める。したがって、図１０の構成で
は、ダイオード接続されたトランジスタ２８，２９を設
けることによって、抵抗列２６の上端の電位を（電源電
圧−トランジスタ閾値電圧×２）に設定している。この
ような構成によって、抵抗列２６の抵抗値を図９の場合
よりも小さくすることができる。
トランジスタ１は、抑制トランジスタ１１のゲート電位
が（電源電位−トランジスタ閾値電圧×２）になったと
きに電流供給を始める。したがって、図１０の構成で
は、ダイオード接続されたトランジスタ２８，２９を設
けることによって、抵抗列２６の上端の電位を（電源電
圧−トランジスタ閾値電圧×２）に設定している。この
ような構成によって、抵抗列２６の抵抗値を図９の場合
よりも小さくすることができる。
【００５９】なお、ダイオード接続されたトランジスタ
は１個であっても、同様の効果を得ることができる。
は１個であっても、同様の効果を得ることができる。
【００６０】（図３の電源回路の変形例）図１１は図３
の電源回路の変形例を示す図である。図１１では、出力
電圧ＯＵＴを抵抗５１，５２によって抵抗分割して差動
増幅回路２に帰還させている。このような構成により、
出力電圧ＯＵＴを基準電圧ＲＥＦよりも大きい電圧に設
定することができる。
の電源回路の変形例を示す図である。図１１では、出力
電圧ＯＵＴを抵抗５１，５２によって抵抗分割して差動
増幅回路２に帰還させている。このような構成により、
出力電圧ＯＵＴを基準電圧ＲＥＦよりも大きい電圧に設
定することができる。
【００６１】また図３の電源回路はＭＯＳトランジスタ
を用いて構成したが、本発明はこれに限定されるもので
はない。例えば図１２に示すように、出力トランジスタ
１Ａおよび差動増幅回路２Ｂをバイポーラトランジスタ
を用いて構成した電源回路であっても、本発明は容易に
適用可能である。
を用いて構成したが、本発明はこれに限定されるもので
はない。例えば図１２に示すように、出力トランジスタ
１Ａおよび差動増幅回路２Ｂをバイポーラトランジスタ
を用いて構成した電源回路であっても、本発明は容易に
適用可能である。
【００６２】また図３の電源回路では、出力トランジス
タ１としてｐ型トランジスタを用いたが、図１３に示す
ように、出力トランジスタ１Ｂとしてｎ型トランジスタ
を用いてももちろんかまわない。この場合には、突入電
流抑制手段１０Ａによって、電源回路の初期動作時に、
出力トランジスタ１Ｂのゲート電位を接地電位から徐々
に高くする制御を行う。
タ１としてｐ型トランジスタを用いたが、図１３に示す
ように、出力トランジスタ１Ｂとしてｎ型トランジスタ
を用いてももちろんかまわない。この場合には、突入電
流抑制手段１０Ａによって、電源回路の初期動作時に、
出力トランジスタ１Ｂのゲート電位を接地電位から徐々
に高くする制御を行う。
【００６３】図１３に示す突入電流抑制手段１０Ａは、
図３の突入電流抑制手段１０と異なり、差動増幅回路２
Ｃの出力段の電流パスを構成するトランジスタ３１，３
２間に設けられたｎ型の抑制トランジスタ５１と、この
抑制トランジスタ５１のゲート電位を制御する動作制御
部５５によって構成されている。
図３の突入電流抑制手段１０と異なり、差動増幅回路２
Ｃの出力段の電流パスを構成するトランジスタ３１，３
２間に設けられたｎ型の抑制トランジスタ５１と、この
抑制トランジスタ５１のゲート電位を制御する動作制御
部５５によって構成されている。
【００６４】動作制御部５５はコンデンサ５６、スイッ
チ付き電流源５７および放電用スイッチ５８によって構
成されている。コンデンサ５６は一端が抑制トランジス
タ５１のゲートに接続されるとともに他端が接地されて
おり、この一端の電位が抑制トランジスタ５１のゲート
電位を制御する。スイッチ付き電流源５７は正端が電源
端子に接続されるとともに負端がコンデンサ５６の前記
一端に接続されており、スイッチがオンのとき動作し
て、コンデンサ５６に電荷を徐々に供給する。コンデン
サ初期設定手段としての放電用スイッチ５８はコンデン
サ５６の前記一端と電源との間に設けられており、導通
状態のときにコンデンサ５６を放電させる。
チ付き電流源５７および放電用スイッチ５８によって構
成されている。コンデンサ５６は一端が抑制トランジス
タ５１のゲートに接続されるとともに他端が接地されて
おり、この一端の電位が抑制トランジスタ５１のゲート
電位を制御する。スイッチ付き電流源５７は正端が電源
端子に接続されるとともに負端がコンデンサ５６の前記
一端に接続されており、スイッチがオンのとき動作し
て、コンデンサ５６に電荷を徐々に供給する。コンデン
サ初期設定手段としての放電用スイッチ５８はコンデン
サ５６の前記一端と電源との間に設けられており、導通
状態のときにコンデンサ５６を放電させる。
【００６５】動作制御部５５は電源回路が動作する前
に、スイッチ付き電流源５７を動作させないで放電用ス
イッチ５８を導通状態にし、コンデンサ５６のプリディ
スチャージを行う。この結果、コンデンサ５６の電圧は
０Ｖになり、抑制トランジスタ５１のゲート電位は接地
電位に設定される。電源回路が動作を開始すると、放電
用スイッチ５８を非導通状態に切り替えるとともにスイ
ッチ付き電流源５７を動作させる。これにより、初期動
作時においてコンデンサ５６は徐々にチャージされ、そ
の電圧が徐々に高くなる。この結果、抑制トランジスタ
５１のゲート電位は徐々に高くなる。抑制トランジスタ
５１はソースフォロワ回路として動作するため、出力ト
ランジスタ１Ｂのゲート電位は徐々に高くなり、これに
より、突入電流の発生が抑制される。
に、スイッチ付き電流源５７を動作させないで放電用ス
イッチ５８を導通状態にし、コンデンサ５６のプリディ
スチャージを行う。この結果、コンデンサ５６の電圧は
０Ｖになり、抑制トランジスタ５１のゲート電位は接地
電位に設定される。電源回路が動作を開始すると、放電
用スイッチ５８を非導通状態に切り替えるとともにスイ
ッチ付き電流源５７を動作させる。これにより、初期動
作時においてコンデンサ５６は徐々にチャージされ、そ
の電圧が徐々に高くなる。この結果、抑制トランジスタ
５１のゲート電位は徐々に高くなる。抑制トランジスタ
５１はソースフォロワ回路として動作するため、出力ト
ランジスタ１Ｂのゲート電位は徐々に高くなり、これに
より、突入電流の発生が抑制される。
【００６６】（第２の実施形態）図１４は本発明の第２
の実施形態に係る突入電流抑制手段を備えた電源回路の
構成を示す図である。図１４では、出力トランジスタ１
に直列に抑制トランジスタ６１を設け、この抑制トラン
ジスタ６１のゲートに、第１の実施形態において示した
ものと同様の、コンデンサ６６、スイッチ付き電流源６
７および充電用スイッチ６８からなる動作制御部６５を
接続した回路構成をとっている。抑制トランジスタ６１
および動作制御部６５によって、突入電流抑制手段６０
が構成されている。
の実施形態に係る突入電流抑制手段を備えた電源回路の
構成を示す図である。図１４では、出力トランジスタ１
に直列に抑制トランジスタ６１を設け、この抑制トラン
ジスタ６１のゲートに、第１の実施形態において示した
ものと同様の、コンデンサ６６、スイッチ付き電流源６
７および充電用スイッチ６８からなる動作制御部６５を
接続した回路構成をとっている。抑制トランジスタ６１
および動作制御部６５によって、突入電流抑制手段６０
が構成されている。
【００６７】動作制御部６５は、電源回路の初期動作時
は、電源電位から徐々に低くなるコンデンサ６６の一端
の電位を抑制トランジスタ６１のゲートに印加すること
によって、突入電流の発生を抑制する。一方、電源回路
の通常動作時は、抑制トランジスタ６１のゲート電位は
接地電位になるため、抑制トランジスタ６１は導通状態
になり、電源回路の動作にほとんど影響を与えない。た
だし本実施形態では、電源回路の通常動作時において抑
制トランジスタ６１に出力電流に相当する電流が流れる
ので、抑制トランジスタ６１としては大きなトランジス
タを必要とする。このため、第１の実施形態の回路構成
に比べるとレイアウト面積はかなり大きくなる。
は、電源電位から徐々に低くなるコンデンサ６６の一端
の電位を抑制トランジスタ６１のゲートに印加すること
によって、突入電流の発生を抑制する。一方、電源回路
の通常動作時は、抑制トランジスタ６１のゲート電位は
接地電位になるため、抑制トランジスタ６１は導通状態
になり、電源回路の動作にほとんど影響を与えない。た
だし本実施形態では、電源回路の通常動作時において抑
制トランジスタ６１に出力電流に相当する電流が流れる
ので、抑制トランジスタ６１としては大きなトランジス
タを必要とする。このため、第１の実施形態の回路構成
に比べるとレイアウト面積はかなり大きくなる。
【００６８】図１５は図１４の電源回路の変形例であ
り、動作制御部６５Ａは、第１の実施形態に係る図５の
動作制御部１５Ａと同様に、電源端子とコンデンサ６６
との間に充電用スイッチ６８およびダイオード接続され
たトランジスタ７１が直列に接続された構成になってい
る。抑制トランジスタ６１は、そのゲート電位が（電源
電位−トランジスタ閾値電圧）になったときに電流の供
給を始める。そこで、コンデンサ６６の充電電位をダイ
オード接続されたトランジスタ７１を用いて（電源電位
−トランジスタ閾値電圧）に相当する電位に設定するこ
とによって、電源回路をより早く立ち上げることが可能
になる。
り、動作制御部６５Ａは、第１の実施形態に係る図５の
動作制御部１５Ａと同様に、電源端子とコンデンサ６６
との間に充電用スイッチ６８およびダイオード接続され
たトランジスタ７１が直列に接続された構成になってい
る。抑制トランジスタ６１は、そのゲート電位が（電源
電位−トランジスタ閾値電圧）になったときに電流の供
給を始める。そこで、コンデンサ６６の充電電位をダイ
オード接続されたトランジスタ７１を用いて（電源電位
−トランジスタ閾値電圧）に相当する電位に設定するこ
とによって、電源回路をより早く立ち上げることが可能
になる。
【００６９】また第１の実施形態において示した突入電
流抑制手段の他の構成例も、本実施形態において同様に
適用可能である。
流抑制手段の他の構成例も、本実施形態において同様に
適用可能である。
【００７０】なお、第１および第２の実施形態におい
て、突入電流抑制手段を無効化する制御手段をさらに設
けてもよい。
て、突入電流抑制手段を無効化する制御手段をさらに設
けてもよい。
【００７１】突入電流が発生するのは、電源回路の動作
前に平滑コンデンサ３に電荷がほとんど蓄積されておら
ず、設定された基準電圧に比べて動作前の出力電圧が非
常に低い場合である。一方、電源回路の動作前に平滑コ
ンデンサ３が基準電圧に近い電圧まで充電されていると
きは、突入電流は発生しない。
前に平滑コンデンサ３に電荷がほとんど蓄積されておら
ず、設定された基準電圧に比べて動作前の出力電圧が非
常に低い場合である。一方、電源回路の動作前に平滑コ
ンデンサ３が基準電圧に近い電圧まで充電されていると
きは、突入電流は発生しない。
【００７２】このため、電源回路の動作前に平滑コンデ
ンサ３がすでに充電状態にあるときは、本発明に係る突
入電流抑制手段は動作させる必要はない。仮に動作させ
たときは、逆に、電源回路の立ち上げ時間が長くなると
いう問題が生じてしまう。したがって、突入電流抑制手
段を無効化する制御手段を設けることによって、突入電
流の発生を抑制可能であり、かつ、突入電流の抑制が不
要なときは、突入電流抑制手段を無効化して急峻に電源
回路を立ち上げ可能なシステムを構築できる。
ンサ３がすでに充電状態にあるときは、本発明に係る突
入電流抑制手段は動作させる必要はない。仮に動作させ
たときは、逆に、電源回路の立ち上げ時間が長くなると
いう問題が生じてしまう。したがって、突入電流抑制手
段を無効化する制御手段を設けることによって、突入電
流の発生を抑制可能であり、かつ、突入電流の抑制が不
要なときは、突入電流抑制手段を無効化して急峻に電源
回路を立ち上げ可能なシステムを構築できる。
【００７３】突入電流抑制手段を無効化する制御手段が
必要なシステムの例としては、出力電流が小さい場合
に、消費電力の抑制のために電源回路を間欠的に動作さ
せるシステムが考えられる。このとき、電源回路は平滑
コンデンサが充電された状態でオン／オフを繰り返すの
で、突入電流抑制手段を動作させる必要があるのは最初
のオンのときのみである。最初のオン以外のときは短時
間で電源回路を立ち上げる必要があるので、突入電流抑
制手段は動作させない方がよい。したがって、このよう
なシステムでは、突入電流抑制手段を無効化する制御手
段を設けるのが好ましい。
必要なシステムの例としては、出力電流が小さい場合
に、消費電力の抑制のために電源回路を間欠的に動作さ
せるシステムが考えられる。このとき、電源回路は平滑
コンデンサが充電された状態でオン／オフを繰り返すの
で、突入電流抑制手段を動作させる必要があるのは最初
のオンのときのみである。最初のオン以外のときは短時
間で電源回路を立ち上げる必要があるので、突入電流抑
制手段は動作させない方がよい。したがって、このよう
なシステムでは、突入電流抑制手段を無効化する制御手
段を設けるのが好ましい。
【００７４】
【発明の効果】以上のように本発明によると、出力トラ
ンジスタの電流供給量は、突入電流抑制手段によって、
当該電源回路の初期動作時において徐々に増大するの
で、電源回路の初期動作時の突入電流の発生を、従来と
は異なる構成によって抑制することができる。また、突
入電流抑制手段を構成する抑制トランジスタは例えばＭ
ＯＳトランジスタで構成できるので、バイポーラプロセ
スは不要になり、突入電流抑制可能な電源回路をＣＭＯ
Ｓプロセスのみで製造することができる。さらに、この
抑制トランジスタを差動増幅回路の出力段の電流パスに
設けることにより、レイアウト面積を小さく保ったま
ま、突入電流の発生を抑制することができる。また出力
電流として大電流を供給する場合であっても、電源電圧
に近い出力電圧の供給が可能になる。
ンジスタの電流供給量は、突入電流抑制手段によって、
当該電源回路の初期動作時において徐々に増大するの
で、電源回路の初期動作時の突入電流の発生を、従来と
は異なる構成によって抑制することができる。また、突
入電流抑制手段を構成する抑制トランジスタは例えばＭ
ＯＳトランジスタで構成できるので、バイポーラプロセ
スは不要になり、突入電流抑制可能な電源回路をＣＭＯ
Ｓプロセスのみで製造することができる。さらに、この
抑制トランジスタを差動増幅回路の出力段の電流パスに
設けることにより、レイアウト面積を小さく保ったま
ま、突入電流の発生を抑制することができる。また出力
電流として大電流を供給する場合であっても、電源電圧
に近い出力電圧の供給が可能になる。
【図１】本発明の第１の実施形態に係る突入電流抑制手
段を備えた電源回路の構成を概略的に示す図である。
段を備えた電源回路の構成を概略的に示す図である。
【図２】図１に示す電源回路の動作を概念的に示す図で
あり、（ａ）はゲート・ソース間電圧Ｖｇｓの時間変化
を示すグラフ、（ｂ）は出力トランジスタの供給電流Ｉ
ｄの時間変化を示すグラフである。
あり、（ａ）はゲート・ソース間電圧Ｖｇｓの時間変化
を示すグラフ、（ｂ）は出力トランジスタの供給電流Ｉ
ｄの時間変化を示すグラフである。
【図３】図１に示す電源回路の回路構成を示す図であ
る。
る。
【図４】図１に示す電源回路の他の回路構成を示す図で
ある。
ある。
【図５】突入電流抑制手段の第１の他の構成例を示す図
である。
である。
【図６】突入電流抑制手段の第２の他の構成例を示す図
である。
である。
【図７】突入電流抑制手段の第３の他の構成例を示す図
である。
である。
【図８】突入電流抑制手段の第４の他の構成例を示す図
である。
である。
【図９】突入電流抑制手段の第５の他の構成例を示す図
である。
である。
【図１０】突入電流抑制手段の第６の他の構成例を示す
図である。
図である。
【図１１】図３の電源回路の変形例であり、出力電圧を
抵抗分割して差動増幅回路に帰還するものの構成を示す
図である。
抵抗分割して差動増幅回路に帰還するものの構成を示す
図である。
【図１２】図３の電源回路の変形例であり、出力トラン
ジスタおよび差動増幅回路をバイポーラトランジスタを
用いて構成したものを示す図である。
ジスタおよび差動増幅回路をバイポーラトランジスタを
用いて構成したものを示す図である。
【図１３】図３の電源回路の変形例であり、出力トラン
ジスタをｎ型トランジスタで構成したものの構成を示す
図である。
ジスタをｎ型トランジスタで構成したものの構成を示す
図である。
【図１４】本発明の第２の実施形態に係る電源回路の回
路構成を示す図である。
路構成を示す図である。
【図１５】本発明の第２の実施形態に係る電源回路の他
の回路構成を示す図である。
の回路構成を示す図である。
【図１６】従来の突入電流抑制手段を有しない電源回路
の回路構成を示す図である。
の回路構成を示す図である。
ＯＵＴ 出力電圧 ＲＥＦ 基準電圧 ＣＴＬ１ 第１の制御電位 ＣＴＬ２ 第２の制御電位 Ｖｇｓ 出力トランジスタのゲート−ソース間電圧 Ｉｄ 出力トランジスタの供給電流 １，１Ａ，１Ｂ 出力トランジスタ ２，２Ａ，２Ｂ，２Ｃ 差動増幅回路 ４ 出力端子 １０，１０Ａ，６０ 突入電流抑制手段 １１，１１Ａ，５１，６１ 抑制トランジスタ １５，１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ，１５Ｅ，１５
Ｆ，５５，６５，６５Ａ 動作制御部 １６，５６，６６ コンデンサ １７，５７，６７ スイッチ付き電流源（電流源） １８，６８ 充電用スイッチ（スイッチ） ２１，２２，７１ ダイオード接続されたトランジスタ ２６ 抵抗列 ２７ 電位選択手段 ５８ 放電用スイッチ（スイッチ） １００ 電源
Ｆ，５５，６５，６５Ａ 動作制御部 １６，５６，６６ コンデンサ １７，５７，６７ スイッチ付き電流源（電流源） １８，６８ 充電用スイッチ（スイッチ） ２１，２２，７１ ダイオード接続されたトランジスタ ２６ 抵抗列 ２７ 電位選択手段 ５８ 放電用スイッチ（スイッチ） １００ 電源
フロントページの続き (72)発明者 梶原 準 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 里見 勝治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山本 裕雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 大谷 一弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5H430 BB01 BB05 BB09 BB11 EE06 FF01 FF13 GG01 HH03 KK02 KK07 LA08
Claims (14)
- 【請求項１】 電源電圧を変換して出力する電源回路で
あって、 電源から出力端子に電流を供給する出力トランジスタ
と、 設定された基準電圧を基に、前記出力端子の電圧に応じ
て、前記出力トランジスタの電流供給を制御する差動増
幅回路と、 当該電源回路の初期動作時に、前記出力トランジスタの
電流供給量を、徐々に増大させる突入電流抑制手段とを
備えたことを特徴とする電源回路。 - 【請求項２】 請求項１記載の電源回路において、 前記突入電流抑制手段は、 前記差動増幅回路の出力段の電流パス上に設けられ、前
記出力トランジスタのゲート電位を制御するソース電位
を有する抑制トランジスタと、 前記抑制トランジスタのゲート電位を制御する動作制御
部とを備えたものであることを特徴とする電源回路。 - 【請求項３】 請求項２記載の電源回路において、 前記動作制御部は、 前記抑制トランジスタのゲート電位を、当該電源回路の
初期動作時は、前記出力トランジスタの電流供給量が過
大にならないように制御する一方、通常動作時は、前記
抑制トランジスタが導通状態になるように設定するもの
であることを特徴とする電源回路。 - 【請求項４】 請求項２記載の電源回路において、 前記動作制御部は、 一端の電位が、前記抑制トランジスタのゲート電位を制
御するコンデンサと、 当該電源回路の動作前に、前記コンデンサの電圧を所定
電圧に設定するコンデンサ初期設定手段と、 動作の有無が切替可能に構成され、動作時に、前記コン
デンサを徐々に放電させるかまたは充電する電流源とを
備えたものであることを特徴とする電源回路。 - 【請求項５】 請求項４記載の電源回路において、 前記コンデンサ初期設定手段は、 前記コンデンサの一端と電源端子またはグランド端子と
の間に直列に設けられた、導通非導通が切替可能に構成
されたスイッチと、ダイオード接続されたトランジスタ
とによって構成されていることを特徴とする電源回路。 - 【請求項６】 請求項４記載の電源回路において、 前記動作制御部は、 前記電流源を複数個有し、動作する電流源が選択可能に
構成されていることを特徴とする電源回路。 - 【請求項７】 請求項４記載の電源回路において、 前記動作制御部は、 前記コンデンサを複数個有し、放電・充電対象のコンデ
ンサが選択可能に構成されていることを特徴とする電源
回路。 - 【請求項８】 請求項２記載の電源回路において、 前記動作制御部は、 第１および第２の制御電位が与えられ、当該電源回路の
初期動作時は前記第１の制御電位を選択する一方、通常
動作時は前記第２の制御電位を選択し、選択した制御電
位に応じて前記抑制トランジスタのゲート電位を制御す
るものであることを特徴とする電源回路。 - 【請求項９】 請求項２記載の電源回路において、 前記動作制御部は、 直列に接続された複数個の抵抗からなり、その両端に与
えられた電位差を複数個の電位に分割する抵抗列と、 前記抵抗列によって得られた複数個の電位の中から、一
の電位を選択する電位選択手段とを備え、 前記電位選択手段によって選択された電位に応じて、前
記抑制トランジスタのゲート電位を制御するものである
ことを特徴とする電源回路。 - 【請求項１０】 請求項１記載の電源回路において、 前記突入電流抑制手段は、 電源と出力端子との間に、前記出力トランジスタと直列
に設けられた抑制トランジスタと、 前記抑制トランジスタのゲート電位を制御する動作制御
部とを備えたものであることを特徴とする電源回路。 - 【請求項１１】 請求項１０記載の電源回路において、 前記動作制御部は、 前記抑制トランジスタのゲート電位を、当該電源回路の
初期動作時は、前記出力トランジスタの電流供給量が過
大にならないように制御する一方、通常動作時は、前記
抑制トランジスタが導通状態になるように設定するもの
であることを特徴とする電源回路。 - 【請求項１２】 請求項１０記載の電源回路において、 前記動作制御部は、 一端の電位が、前記抑制トランジスタのゲート電位を制
御するコンデンサと、当該電源回路の動作前に、前記コ
ンデンサの電圧を所定電圧に設定するコンデンサ初期設
定手段と、 動作の有無が切替可能に構成され、動作時に、前記コン
デンサを徐々に放電させるかまたは充電する電流源とを
備えたものであることを特徴とする電源回路。 - 【請求項１３】 請求項１記載の電源回路において、 前記突入電流抑制手段は、 当該電源回路の初期動作時に、前記出力トランジスタの
ゲート・ソース間電圧を、微小値から徐々に大きくする
ものであることを特徴とする電源回路。 - 【請求項１４】 請求項１記載の電源回路を備え、この
電源回路によって変換出力された電圧によって動作する
集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26104298A JP3456904B2 (ja) | 1998-09-16 | 1998-09-16 | 突入電流抑制手段を備えた電源回路、およびこの電源回路を備えた集積回路 |
| CNB991190637A CN100517933C (zh) | 1998-09-16 | 1999-09-13 | 具有突入电流抑制手段的电源电路及具有该电源电路的集成电路 |
| US09/395,971 US6150800A (en) | 1998-09-16 | 1999-09-15 | Power circuit including inrush current limiter, and integrated circuit including the power circuit |
| DE69935099T DE69935099T2 (de) | 1998-09-16 | 1999-09-15 | Leistungsschaltung mit Einschaltstrombegrenzung, und integrierte Schaltung mit dieser Leistungsschaltung |
| EP99118330A EP0987615B1 (en) | 1998-09-16 | 1999-09-15 | Power circuit including inrush current limiter, and integrated circuit including the power circuit |
| KR1019990039459A KR100606529B1 (ko) | 1998-09-16 | 1999-09-15 | 돌입전류 억제수단을 구비한 전원회로 및 이 전원회로를 구비한 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26104298A JP3456904B2 (ja) | 1998-09-16 | 1998-09-16 | 突入電流抑制手段を備えた電源回路、およびこの電源回路を備えた集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000089840A true JP2000089840A (ja) | 2000-03-31 |
| JP3456904B2 JP3456904B2 (ja) | 2003-10-14 |
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ID=17356256
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|---|---|---|---|
| JP26104298A Expired - Fee Related JP3456904B2 (ja) | 1998-09-16 | 1998-09-16 | 突入電流抑制手段を備えた電源回路、およびこの電源回路を備えた集積回路 |
Country Status (6)
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|---|---|
| US (1) | US6150800A (ja) |
| EP (1) | EP0987615B1 (ja) |
| JP (1) | JP3456904B2 (ja) |
| KR (1) | KR100606529B1 (ja) |
| CN (1) | CN100517933C (ja) |
| DE (1) | DE69935099T2 (ja) |
Cited By (7)
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|---|---|---|---|---|
| JP2007215300A (ja) * | 2006-02-08 | 2007-08-23 | Toshiba Tec Corp | 電源装置 |
| JP2009003764A (ja) * | 2007-06-22 | 2009-01-08 | Seiko Epson Corp | 半導体集積回路装置及び電子機器 |
| US7737924B2 (en) | 2001-12-07 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electric equipment using the same |
| KR100985659B1 (ko) | 2007-08-27 | 2010-10-05 | 산요 세미컨덕터 컴퍼니 리미티드 | 저컨덕터 앰프 |
| JP2012208867A (ja) * | 2011-03-30 | 2012-10-25 | Seiko Instruments Inc | ボルテージレギュレータ |
| US8806271B2 (en) | 2008-12-09 | 2014-08-12 | Samsung Electronics Co., Ltd. | Auxiliary power supply and user device including the same |
| WO2020110959A1 (ja) * | 2018-11-26 | 2020-06-04 | 株式会社村田製作所 | 電流出力回路 |
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| JP3456904B2 (ja) | 2003-10-14 |
| EP0987615B1 (en) | 2007-02-14 |
| EP0987615A1 (en) | 2000-03-22 |
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| CN1248090A (zh) | 2000-03-22 |
| CN100517933C (zh) | 2009-07-22 |
| KR100606529B1 (ko) | 2006-07-31 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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