JPH064157A - 定電圧電源装置 - Google Patents
定電圧電源装置Info
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- JPH064157A JPH064157A JP16607192A JP16607192A JPH064157A JP H064157 A JPH064157 A JP H064157A JP 16607192 A JP16607192 A JP 16607192A JP 16607192 A JP16607192 A JP 16607192A JP H064157 A JPH064157 A JP H064157A
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Abstract
(57)【要約】
【目的】 定電圧電源装置の電源投入直後に発生する出
力トランジスタへの悪影響を防止する。 【構成】 定電圧電源装置１を構成する出力トランジス
タＱ1 をフィードバック制御する比較回路６の、その一
方に与えられる基準電圧Ｖref を作成する基準電源回路
Ｅ2 を、定電圧素子ＺＤと積分回路７とで構成する。定
電圧素子ＺＤは基準電圧を設定し、積分回路７は電源投
入後の電圧上昇傾度を規制し、所定の基準電圧レベルに
達するまでの時間を遅延させる。出力トランジスタＱ1
から、負荷と並列に接続される大容量出力コンデンサへ
Ｃ1 の充電電流はこれによって制限され、前記出力コン
デンサＣ1 に起因するラッシュ電流が抑制され、出力ト
ランジスタＱ1 への悪影響が防止される。
力トランジスタへの悪影響を防止する。 【構成】 定電圧電源装置１を構成する出力トランジス
タＱ1 をフィードバック制御する比較回路６の、その一
方に与えられる基準電圧Ｖref を作成する基準電源回路
Ｅ2 を、定電圧素子ＺＤと積分回路７とで構成する。定
電圧素子ＺＤは基準電圧を設定し、積分回路７は電源投
入後の電圧上昇傾度を規制し、所定の基準電圧レベルに
達するまでの時間を遅延させる。出力トランジスタＱ1
から、負荷と並列に接続される大容量出力コンデンサへ
Ｃ1 の充電電流はこれによって制限され、前記出力コン
デンサＣ1 に起因するラッシュ電流が抑制され、出力ト
ランジスタＱ1 への悪影響が防止される。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、定電圧電源装置に関す
る。 【０００２】 【従来の技術】たとえば整流回路から得られる直流電源
電圧を、負荷に直列に接続された出力トランジスタを通
して出力電圧として導出する電源装置であって、基準電
源を備え、基準電源から導出される予め定められた基準
電圧と、前記出力電圧とを比較し、その比較出力を前記
出力トランジスタのベースにフィードバック制御するこ
とにより、出力電圧を一定に保つようにした定電圧電源
装置が知られている。 【０００３】図４は、従来の技術によるそのような定電
圧電源装置の構成を示す回路図である。参照符Ｅ１１で
示されるのは、たとえば交流電圧を全波整流器などで整
流して得られる直流電源であって、その電圧ＶIN は入
力端子１１,１２間に入力電圧として印加される。一
方、出力端子１５，１６には負荷ＲＬが接続される。入
力端子１２と出力端子１６は、接地されるラインＧＬに
共通に接続される。 【０００４】ＰＮＰ型出力トランジスタＱのエミッタ、
コレクタが端子１１−１５間、すなわち直流電源Ｅ11と
負荷ＲＬ間に直列に接続されている。 【０００５】リプル吸収用のコンデンサＣと、抵抗
Ｒ11，Ｒ12の直列接続による分圧回路とが出力端子１５
−１６間に接続されている。 【０００６】オペアンプなどにより実現される比較回路
１４が、前記出力トランジスタＱのベースと接地ライン
ＧＬ間に介在し、その非反転入力端子は、前記分圧回路
を構成する抵抗Ｒ11，Ｒ12の接続点に接続される。非反
転入力端子に印加される電圧ＶR11 は 【０００７】 【数１】ＶR11 ＝ ＶOUT・Ｒ11／（Ｒ11＋Ｒ12） ここにＶOUT は、出力トランジスタＱを通じて得られる
出力電圧である。一方、反転入力端子には基準電源Ｅ12
からの一定レベルの基準電圧Ｖref が印加される。基準
電源Ｅ12 は、たとえば入力電圧ＶINの分圧回路により
形成される。 【０００８】比較回路１４は、入力された基準電圧Ｖ
refと電圧ＶR11とを比較し、その差電圧（ＶR11−
ＶREF）に対応する出力を出力トランジスタＱのベース
に与え、出力トランジスタＱを制御する。すなわち出力
トランジスタＱと、比較回路１４と、基準電源Ｅ１２と
により、シリーズレギュレータが形成される。なお制御
回路１３は、たとえばアナログスイッチで形成されるス
イッチを含み、そのＯＮ／ＯＦＦによって出力トランジ
スタＱの導通／遮断が制御される。 【０００９】今、何らかの原因で出力電圧ＶOUT が低下
すれば、比較回路１４の出力、したがって出力トランジ
スタＱのベース電位も低下するため、出力トランジスタ
Ｑに流入する入力電流Ｉ1 が増加する。したがって出力
電流Ｉ2 が増加し、出力電圧ＶOUT の低下を補償し、そ
のレベルを常に一定に保つように動作する。 【００１０】 【発明が解決しようとする課題】しかしながら、従来技
術による定電圧電源装置では、電源投入直後に、出力ト
ランジスタＱを通って出力側に接続されたリプル吸収用
の出力コンデンサＣに過大な充電電流Ｉ0 が流入し、こ
のため出力トランジスタＱが発熱したリ、入力につなが
る安定性の良くない電源に悪影響を及ぼすという不具合
が発生していた。 【００１１】コンデンサＣは、リプルの吸収と出力電圧
ＶOUT の安定化のために大容量のものが使用される。よ
く知られているようにコンデンサの充電電荷ＱC は、コ
ンデンサの容量をＣ、印加される電圧をＶとすれば、Ｑ
C＝Ｃ・Ｖで、電圧と容量に比例する。一方で充電電流Ｉ
0 は、Ｉ0＝ｄＱC／ｄｔで表され、印加される電圧とコ
ンデンサの容量が大きい程、大なる電流がコンデンサＣ
に流入する。 【００１２】図５は、従来技術による前記入力電流ＩIN
と出力電圧ＶOUT の時間ｔについての変化を示すグラフ
である。図５において、時刻ｔ0 で電源が投入される
と、出力電圧ＶOUT は同図(ｂ)のグラフで示されるよう
に、ステップ状に立ち上がる。一方、入力電流ＩINは、
同図(ａ)で示されるように、電源投入直後ラッシュ電流
となってトランジスタＱに突入する。電流ＩINは、コン
デンサＣが充電されるにつれて漸減し、最終的には負荷
抵抗ＲＬによって定まる負荷電流Ｉ2 とほぼ等しくなる
が、電源投入直後のラッシュ電流はトランジスタＱの破
壊に十分な値をもつことがある。 【００１３】このことは次のようにも理解される。電源
投入直後はコンデンサＣの充電電荷は０で、これは出力
回路が直流的に短絡状態にあることに等しい。他方、基
準電圧Ｖref は電源投入と同時に導出されるから、出力
トランジスタＱは瞬時に導通し、当然に過大なラッシュ
電流が流入して、トランジスタＱが破壊される原因とな
る。またこのような過大電流によって、電源の安定性が
良くないときには入力電圧ＶINが変動し、動作の安定性
が損なわれる原因ともなる。 【００１４】本発明の目的は、上述のような問題点を解
決し、電源投入直後におけるラッシュ電流を抑制し、出
力トランジスタへの悪影響を排除して動作の安定性を向
上させるようにした定電圧電源装置を提供することであ
る。 【００１５】 【課題を解決するための手段】本発明は、電源と負荷と
の間に直列に接続される出力トランジスタと、予め定め
られた基準電圧を発生させるための定電圧素子と、電源
からの出力を前記定電圧素子に供給する積分回路と、前
記出力トランジスタを介して得られる出力電圧と、前記
定電圧素子によって発生される電圧とを比較する比較回
路と、負荷に並列に接続される出力コンデンサとを含
み、前記比較回路を介して、前記出力トランジスタをフ
ィードバック制御することによって前記出力電圧を一定
に保つことを特徴とする定電圧電源装置である。 【００１６】 【作用】本発明に従えば、電源と負荷との間に直列に出
力トランジスタを接続し、該出力トランジスタを比較回
路の出力によりフィードバック制御する。比較回路の一
方の入力端子には出力電圧を分圧して得られるレベルを
与え、他方には電源からの出力が積分回路を介して供給
される定電圧素子によって発生される電圧が与えられ
る。 【００１７】定電圧素子は基準電圧のレベルを定める。
また積分回路は電圧の上昇傾度を規制し、基準電圧レベ
ルに達するまでの時間を遅延させる。これにより出力ト
ランジスタに突入するラッシュ電流を抑制することがで
き、出力トランジスタへの悪影響を排除し、動作を安定
化させる。 【００１８】 【実施例】図１は、本発明の一実施例による定電圧電源
装置１の電気的構成を示す回路図である。参照符Ｅ１で
示されるのは、たとえば交流電圧を全波整流器などで整
流して得られる直流電源であって、その電圧は入力電圧
ＶINとして入力端子２，３間に印加される。一方、出力
端子４，５には負荷ＲＬが接続される。入力端子３と出
力端子５は、接地ラインＧＬに共通に接続されている。 【００１９】端子２−４間には、ＰＮＰ型出力トランジ
スタＱ1のエミッタ、コレクタが直流電源Ｅ1 と負荷Ｒ
Ｌとに直列に接続されている。 【００２０】リプル吸収用のコンデンサＣ1 と、抵抗Ｒ
1,Ｒ2 の直列接続による分圧回路が出力端子５−６間に
並列に接続されている。 【００２１】オペアンプなどによって実現される比較回
路６が、前記出力トランジスタＱ1のベースと接地ライ
ンＧＬ間に介在し、その非反転入力端子は、前記分圧回
路を構成する抵抗Ｒ1 ，Ｒ2 の接続点に接続される。反
転入力端子には、二点鎖線で囲んで示す基準電源回路Ｅ
2 から導出される基準電圧Ｖref が印加される。 【００２２】非反転入力端子に印加される電圧ＶR1 は 【００２３】 【数２】ＶR1 ＝ ＶOUT・Ｒ1 ／（Ｒ1＋Ｒ2） ここにＶOUT は、出力トランジスタＱ1 を通じて得られ
る出力電圧である。 【００２４】比較回路６は、入力された基準電圧Ｖref
と電圧ＶR1とを比較し、その差電圧（ＶR1 −Ｖref）に
対応する出力を出力トランジスタＱ1 のベースに与え、
出力トランジスタＱ1をフィードバック制御する。すな
わち出力トランジスタＱ1と、比較回路６と、 基準電源
回路Ｅ2 とによってシリーズレギュレータが形成され
る。いま、なんらかの原因で出力電圧ＶOUT が低下すれ
ば、比較回路６の非反転入力端子のレベルが低下し、反
転入力端子のレベルは基準電圧Ｖref で一定のため、比
較回路６の出力、したがって出力トランジスタＱ1 のベ
ース電位が低下する。このため出力トランジスタＱ1 に
流入する入力電流Ｉ1 が増加、したがって出力電流Ｉ2
が増加し、出力電圧ＶOUT の低下を補償し、そのレベル
を常に一定に保つように、比較回路６を介してフィード
バック制御が行われる。 【００２５】ここで、従来技術の項で述べた電源投入時
のラッシュ電流を抑えるためには、出力電圧ＶOUT の立
上がりを図５(ｂ)のような急峻なものとせず、緩やかに
立上がるようにすればよい。そのためには、比較回路６
に与える基準電圧Ｖref の立上がりを緩やかなものとす
ればよい。本発明の特徴は、二点鎖線で囲んだ部分の基
準電源回路Ｅ2 の構成と、その動作にあり、以下これに
ついて詳しく説明する。 【００２６】基準電源回路Ｅ2 は、図からも明らかなよ
うに、定電圧素子であるツェナーダイオードＺＤと、抵
抗Ｒ0 およびコンデンサＣ0 による積分回路７と、動作
スイッチ８とから構成されている。積分回路７のコンデ
ンサＣ0 と抵抗Ｒ0 との接続点には、前記ツェナーダイ
オードＺＤがコンデンサＣ0 と並列になるように接続さ
れ、さらに比較回路６の反転入力端子が接続されてい
る。したがってコンデンサＣ0の両端電圧ＶCがツェナー
ダイオードＺＤのツェナー電圧ＶZDより大きくなれば、
ツェナー電圧ＶZDが基準電圧Ｖref として比較回路６の
反転入力端子に印加されることになる。 【００２７】動作スイッチ８を閉じると、比較回路６の
反転入力端子は接地ラインＧＬに落ち、同時にコンデン
サＣ0 の両端が短絡され、基準電圧Ｖref 、すなわち比
較回路６の反転入力端子のレベルは０Ｖとなる。このた
め出力トランジスタＱ1 は不能動化され、この状態で電
源が投入され入力端子２−３間に入力電圧ＶINが印加さ
れても、出力端子４−５間には出力電圧ＶOUT は導出さ
れない。動作スイッチ８は、たとえばアナログスイッチ
で形成され、そのＯＮ／ＯＦＦによって比較回路６を介
して出力トランジスタＱ1の導通／遮断が制御される。 【００２８】動作スイッチ８を開き、電源を投入すれ
ば、抵抗Ｒ0とコンデンサＣ0の直列回路が入力端子２−
３間に接続されるので、コンデンサＣ0 は充電され始め
る。その両端の電圧ＶC は 【００２９】 【数３】ＶC ＝ ＶIN（１−ｅ-t/R0 C0） で表される変化によって上昇する。ここにｅは自然対数
（＝２．７１８）である。また抵抗Ｒ0とコンデンサＣ0
との積Ｒ0・Ｃ0が時間ｔと等しくなったとき、すなわち 【００３０】 【数４】ＶC ＝ ＶIN（１−ｅ-1） となったとき、ＶC ＝ ０.６３２ＶIN となる（ｅ-1＝
０.３６８）。 このようにコンデンサＣ0 の両端の電圧
ＶC が上昇して０.６３２ＶIN となる時間を時定数と呼
び、一般に記号τが用いられることは公知である。 【００３１】さて、コンデンサＣ0 の両端の電圧ＶC は
時間ｔとともに上昇するが、ツエナーダイオードＺＤが
コンデンサＣ0 に並列に接続されているので、ＶC＝Ｖ
ZD となった以後は一定となる。すなわち、比較回路６
に与えられる基準電圧Ｖref は、積分回路Ｅ２の抵抗Ｒ
0 とコンデンサＣ0 およびツェナー電圧ＶZDによって定
まる時間後に所定のレベルとなる。 【００３２】図２は、本実施例による定電圧電源装置１
の、各部の電流と電圧の波形図である。図１をあわせて
参照しつつ説明する。 【００３３】図２は、縦軸に電圧レベル、横軸に時間ｔ
をとり、基準電圧Ｖref と出力電圧ＶOUT の変化を表し
たグラフである。時刻ｔ0 で入力電圧ＶINが印加される
と前述したようにコンデンサＣ0 の両端の電圧ＶC は、
積分回路７の時定数特性により漸次増加する。これは比
較回路６の反転入力端子のレベルが漸増することであ
り、比較回路６を介して出力トランジスタＱ1 に与えら
れるベース電位の変化と、これにともなう入力電流Ｉ1
の増加は図２のグラフに示されるように緩やかとなり、
出力電圧ＶOUT も追随して漸増してゆく。したがって出
力コンデンサＣ1は緩やかに充電され、入力電流Ｉ1 の
突入ラッシュが抑制され、出力トランジスタＱ1 の破壊
を防止する。 【００３４】時刻ｔa でコンデンサＣ0 の両端の電圧Ｖ
C がツェナー電圧ＶZDのレベルと等しくなると、以後コ
ンデンサＣ0 の両端の電圧ＶC の上昇は止まり、ツェナ
ー電圧ＶZD の一定レベルが基準電圧Ｖrefとして比較回
路６の反転入力端子に与えられることになる。これによ
って出力電圧ＶOUT も一定レベルＶ2 となり、負荷電流
Ｉ2 が負荷ＲＬに流れる。 【００３５】時刻ｔoff で動作スイッチ８を閉じると、
コンデンサＣ0 は短絡され、基準電圧Ｖrefのレベルは
０となり、出力トランジスタＱ1 は遮断され、出力電圧
ＶOUTも０となる。 【００３６】図３は、図１図示の実施例における入力電
流ＩINと出力電圧ＶOUT との時間ｔに対する変化を示
す。時刻ｔo で電源が投入されるときのラッシュ電流が
減少することが判る。 【００３７】 【発明の効果】以上のように、本発明による定電圧電源
装置は、電源と負荷との間に直列に接続される出力トラ
ンジスタをフィードバック制御する比較回路の、その一
方の入力端子に与える基準電圧を作成するにあたって、
電源から定電圧素子に供給する出力を積分回路を介して
与えるように構成した。定電圧素子は基準電圧レベルを
設定し、積分回路は電源投入後の電圧上昇傾度を規制
し、所定の基準電圧レベルに達するまでの時間を遅延さ
せる。前記比較回路によって制御される出力トランジス
タから流出する出力電流は、これにより漸増し、負荷と
並列に接続される大容量の出力コンデンサへの充電電流
は、これがために制限される。 【００３８】したがって電源投入直後に前記出力コンデ
ンサに起因するラッシュ電流が抑制され、出力トランジ
スタへの悪影響が防止され、動作の安定性が向上する。
その効果はきわめて大きいものである。
る。 【０００２】 【従来の技術】たとえば整流回路から得られる直流電源
電圧を、負荷に直列に接続された出力トランジスタを通
して出力電圧として導出する電源装置であって、基準電
源を備え、基準電源から導出される予め定められた基準
電圧と、前記出力電圧とを比較し、その比較出力を前記
出力トランジスタのベースにフィードバック制御するこ
とにより、出力電圧を一定に保つようにした定電圧電源
装置が知られている。 【０００３】図４は、従来の技術によるそのような定電
圧電源装置の構成を示す回路図である。参照符Ｅ１１で
示されるのは、たとえば交流電圧を全波整流器などで整
流して得られる直流電源であって、その電圧ＶIN は入
力端子１１,１２間に入力電圧として印加される。一
方、出力端子１５，１６には負荷ＲＬが接続される。入
力端子１２と出力端子１６は、接地されるラインＧＬに
共通に接続される。 【０００４】ＰＮＰ型出力トランジスタＱのエミッタ、
コレクタが端子１１−１５間、すなわち直流電源Ｅ11と
負荷ＲＬ間に直列に接続されている。 【０００５】リプル吸収用のコンデンサＣと、抵抗
Ｒ11，Ｒ12の直列接続による分圧回路とが出力端子１５
−１６間に接続されている。 【０００６】オペアンプなどにより実現される比較回路
１４が、前記出力トランジスタＱのベースと接地ライン
ＧＬ間に介在し、その非反転入力端子は、前記分圧回路
を構成する抵抗Ｒ11，Ｒ12の接続点に接続される。非反
転入力端子に印加される電圧ＶR11 は 【０００７】 【数１】ＶR11 ＝ ＶOUT・Ｒ11／（Ｒ11＋Ｒ12） ここにＶOUT は、出力トランジスタＱを通じて得られる
出力電圧である。一方、反転入力端子には基準電源Ｅ12
からの一定レベルの基準電圧Ｖref が印加される。基準
電源Ｅ12 は、たとえば入力電圧ＶINの分圧回路により
形成される。 【０００８】比較回路１４は、入力された基準電圧Ｖ
refと電圧ＶR11とを比較し、その差電圧（ＶR11−
ＶREF）に対応する出力を出力トランジスタＱのベース
に与え、出力トランジスタＱを制御する。すなわち出力
トランジスタＱと、比較回路１４と、基準電源Ｅ１２と
により、シリーズレギュレータが形成される。なお制御
回路１３は、たとえばアナログスイッチで形成されるス
イッチを含み、そのＯＮ／ＯＦＦによって出力トランジ
スタＱの導通／遮断が制御される。 【０００９】今、何らかの原因で出力電圧ＶOUT が低下
すれば、比較回路１４の出力、したがって出力トランジ
スタＱのベース電位も低下するため、出力トランジスタ
Ｑに流入する入力電流Ｉ1 が増加する。したがって出力
電流Ｉ2 が増加し、出力電圧ＶOUT の低下を補償し、そ
のレベルを常に一定に保つように動作する。 【００１０】 【発明が解決しようとする課題】しかしながら、従来技
術による定電圧電源装置では、電源投入直後に、出力ト
ランジスタＱを通って出力側に接続されたリプル吸収用
の出力コンデンサＣに過大な充電電流Ｉ0 が流入し、こ
のため出力トランジスタＱが発熱したリ、入力につなが
る安定性の良くない電源に悪影響を及ぼすという不具合
が発生していた。 【００１１】コンデンサＣは、リプルの吸収と出力電圧
ＶOUT の安定化のために大容量のものが使用される。よ
く知られているようにコンデンサの充電電荷ＱC は、コ
ンデンサの容量をＣ、印加される電圧をＶとすれば、Ｑ
C＝Ｃ・Ｖで、電圧と容量に比例する。一方で充電電流Ｉ
0 は、Ｉ0＝ｄＱC／ｄｔで表され、印加される電圧とコ
ンデンサの容量が大きい程、大なる電流がコンデンサＣ
に流入する。 【００１２】図５は、従来技術による前記入力電流ＩIN
と出力電圧ＶOUT の時間ｔについての変化を示すグラフ
である。図５において、時刻ｔ0 で電源が投入される
と、出力電圧ＶOUT は同図(ｂ)のグラフで示されるよう
に、ステップ状に立ち上がる。一方、入力電流ＩINは、
同図(ａ)で示されるように、電源投入直後ラッシュ電流
となってトランジスタＱに突入する。電流ＩINは、コン
デンサＣが充電されるにつれて漸減し、最終的には負荷
抵抗ＲＬによって定まる負荷電流Ｉ2 とほぼ等しくなる
が、電源投入直後のラッシュ電流はトランジスタＱの破
壊に十分な値をもつことがある。 【００１３】このことは次のようにも理解される。電源
投入直後はコンデンサＣの充電電荷は０で、これは出力
回路が直流的に短絡状態にあることに等しい。他方、基
準電圧Ｖref は電源投入と同時に導出されるから、出力
トランジスタＱは瞬時に導通し、当然に過大なラッシュ
電流が流入して、トランジスタＱが破壊される原因とな
る。またこのような過大電流によって、電源の安定性が
良くないときには入力電圧ＶINが変動し、動作の安定性
が損なわれる原因ともなる。 【００１４】本発明の目的は、上述のような問題点を解
決し、電源投入直後におけるラッシュ電流を抑制し、出
力トランジスタへの悪影響を排除して動作の安定性を向
上させるようにした定電圧電源装置を提供することであ
る。 【００１５】 【課題を解決するための手段】本発明は、電源と負荷と
の間に直列に接続される出力トランジスタと、予め定め
られた基準電圧を発生させるための定電圧素子と、電源
からの出力を前記定電圧素子に供給する積分回路と、前
記出力トランジスタを介して得られる出力電圧と、前記
定電圧素子によって発生される電圧とを比較する比較回
路と、負荷に並列に接続される出力コンデンサとを含
み、前記比較回路を介して、前記出力トランジスタをフ
ィードバック制御することによって前記出力電圧を一定
に保つことを特徴とする定電圧電源装置である。 【００１６】 【作用】本発明に従えば、電源と負荷との間に直列に出
力トランジスタを接続し、該出力トランジスタを比較回
路の出力によりフィードバック制御する。比較回路の一
方の入力端子には出力電圧を分圧して得られるレベルを
与え、他方には電源からの出力が積分回路を介して供給
される定電圧素子によって発生される電圧が与えられ
る。 【００１７】定電圧素子は基準電圧のレベルを定める。
また積分回路は電圧の上昇傾度を規制し、基準電圧レベ
ルに達するまでの時間を遅延させる。これにより出力ト
ランジスタに突入するラッシュ電流を抑制することがで
き、出力トランジスタへの悪影響を排除し、動作を安定
化させる。 【００１８】 【実施例】図１は、本発明の一実施例による定電圧電源
装置１の電気的構成を示す回路図である。参照符Ｅ１で
示されるのは、たとえば交流電圧を全波整流器などで整
流して得られる直流電源であって、その電圧は入力電圧
ＶINとして入力端子２，３間に印加される。一方、出力
端子４，５には負荷ＲＬが接続される。入力端子３と出
力端子５は、接地ラインＧＬに共通に接続されている。 【００１９】端子２−４間には、ＰＮＰ型出力トランジ
スタＱ1のエミッタ、コレクタが直流電源Ｅ1 と負荷Ｒ
Ｌとに直列に接続されている。 【００２０】リプル吸収用のコンデンサＣ1 と、抵抗Ｒ
1,Ｒ2 の直列接続による分圧回路が出力端子５−６間に
並列に接続されている。 【００２１】オペアンプなどによって実現される比較回
路６が、前記出力トランジスタＱ1のベースと接地ライ
ンＧＬ間に介在し、その非反転入力端子は、前記分圧回
路を構成する抵抗Ｒ1 ，Ｒ2 の接続点に接続される。反
転入力端子には、二点鎖線で囲んで示す基準電源回路Ｅ
2 から導出される基準電圧Ｖref が印加される。 【００２２】非反転入力端子に印加される電圧ＶR1 は 【００２３】 【数２】ＶR1 ＝ ＶOUT・Ｒ1 ／（Ｒ1＋Ｒ2） ここにＶOUT は、出力トランジスタＱ1 を通じて得られ
る出力電圧である。 【００２４】比較回路６は、入力された基準電圧Ｖref
と電圧ＶR1とを比較し、その差電圧（ＶR1 −Ｖref）に
対応する出力を出力トランジスタＱ1 のベースに与え、
出力トランジスタＱ1をフィードバック制御する。すな
わち出力トランジスタＱ1と、比較回路６と、 基準電源
回路Ｅ2 とによってシリーズレギュレータが形成され
る。いま、なんらかの原因で出力電圧ＶOUT が低下すれ
ば、比較回路６の非反転入力端子のレベルが低下し、反
転入力端子のレベルは基準電圧Ｖref で一定のため、比
較回路６の出力、したがって出力トランジスタＱ1 のベ
ース電位が低下する。このため出力トランジスタＱ1 に
流入する入力電流Ｉ1 が増加、したがって出力電流Ｉ2
が増加し、出力電圧ＶOUT の低下を補償し、そのレベル
を常に一定に保つように、比較回路６を介してフィード
バック制御が行われる。 【００２５】ここで、従来技術の項で述べた電源投入時
のラッシュ電流を抑えるためには、出力電圧ＶOUT の立
上がりを図５(ｂ)のような急峻なものとせず、緩やかに
立上がるようにすればよい。そのためには、比較回路６
に与える基準電圧Ｖref の立上がりを緩やかなものとす
ればよい。本発明の特徴は、二点鎖線で囲んだ部分の基
準電源回路Ｅ2 の構成と、その動作にあり、以下これに
ついて詳しく説明する。 【００２６】基準電源回路Ｅ2 は、図からも明らかなよ
うに、定電圧素子であるツェナーダイオードＺＤと、抵
抗Ｒ0 およびコンデンサＣ0 による積分回路７と、動作
スイッチ８とから構成されている。積分回路７のコンデ
ンサＣ0 と抵抗Ｒ0 との接続点には、前記ツェナーダイ
オードＺＤがコンデンサＣ0 と並列になるように接続さ
れ、さらに比較回路６の反転入力端子が接続されてい
る。したがってコンデンサＣ0の両端電圧ＶCがツェナー
ダイオードＺＤのツェナー電圧ＶZDより大きくなれば、
ツェナー電圧ＶZDが基準電圧Ｖref として比較回路６の
反転入力端子に印加されることになる。 【００２７】動作スイッチ８を閉じると、比較回路６の
反転入力端子は接地ラインＧＬに落ち、同時にコンデン
サＣ0 の両端が短絡され、基準電圧Ｖref 、すなわち比
較回路６の反転入力端子のレベルは０Ｖとなる。このた
め出力トランジスタＱ1 は不能動化され、この状態で電
源が投入され入力端子２−３間に入力電圧ＶINが印加さ
れても、出力端子４−５間には出力電圧ＶOUT は導出さ
れない。動作スイッチ８は、たとえばアナログスイッチ
で形成され、そのＯＮ／ＯＦＦによって比較回路６を介
して出力トランジスタＱ1の導通／遮断が制御される。 【００２８】動作スイッチ８を開き、電源を投入すれ
ば、抵抗Ｒ0とコンデンサＣ0の直列回路が入力端子２−
３間に接続されるので、コンデンサＣ0 は充電され始め
る。その両端の電圧ＶC は 【００２９】 【数３】ＶC ＝ ＶIN（１−ｅ-t/R0 C0） で表される変化によって上昇する。ここにｅは自然対数
（＝２．７１８）である。また抵抗Ｒ0とコンデンサＣ0
との積Ｒ0・Ｃ0が時間ｔと等しくなったとき、すなわち 【００３０】 【数４】ＶC ＝ ＶIN（１−ｅ-1） となったとき、ＶC ＝ ０.６３２ＶIN となる（ｅ-1＝
０.３６８）。 このようにコンデンサＣ0 の両端の電圧
ＶC が上昇して０.６３２ＶIN となる時間を時定数と呼
び、一般に記号τが用いられることは公知である。 【００３１】さて、コンデンサＣ0 の両端の電圧ＶC は
時間ｔとともに上昇するが、ツエナーダイオードＺＤが
コンデンサＣ0 に並列に接続されているので、ＶC＝Ｖ
ZD となった以後は一定となる。すなわち、比較回路６
に与えられる基準電圧Ｖref は、積分回路Ｅ２の抵抗Ｒ
0 とコンデンサＣ0 およびツェナー電圧ＶZDによって定
まる時間後に所定のレベルとなる。 【００３２】図２は、本実施例による定電圧電源装置１
の、各部の電流と電圧の波形図である。図１をあわせて
参照しつつ説明する。 【００３３】図２は、縦軸に電圧レベル、横軸に時間ｔ
をとり、基準電圧Ｖref と出力電圧ＶOUT の変化を表し
たグラフである。時刻ｔ0 で入力電圧ＶINが印加される
と前述したようにコンデンサＣ0 の両端の電圧ＶC は、
積分回路７の時定数特性により漸次増加する。これは比
較回路６の反転入力端子のレベルが漸増することであ
り、比較回路６を介して出力トランジスタＱ1 に与えら
れるベース電位の変化と、これにともなう入力電流Ｉ1
の増加は図２のグラフに示されるように緩やかとなり、
出力電圧ＶOUT も追随して漸増してゆく。したがって出
力コンデンサＣ1は緩やかに充電され、入力電流Ｉ1 の
突入ラッシュが抑制され、出力トランジスタＱ1 の破壊
を防止する。 【００３４】時刻ｔa でコンデンサＣ0 の両端の電圧Ｖ
C がツェナー電圧ＶZDのレベルと等しくなると、以後コ
ンデンサＣ0 の両端の電圧ＶC の上昇は止まり、ツェナ
ー電圧ＶZD の一定レベルが基準電圧Ｖrefとして比較回
路６の反転入力端子に与えられることになる。これによ
って出力電圧ＶOUT も一定レベルＶ2 となり、負荷電流
Ｉ2 が負荷ＲＬに流れる。 【００３５】時刻ｔoff で動作スイッチ８を閉じると、
コンデンサＣ0 は短絡され、基準電圧Ｖrefのレベルは
０となり、出力トランジスタＱ1 は遮断され、出力電圧
ＶOUTも０となる。 【００３６】図３は、図１図示の実施例における入力電
流ＩINと出力電圧ＶOUT との時間ｔに対する変化を示
す。時刻ｔo で電源が投入されるときのラッシュ電流が
減少することが判る。 【００３７】 【発明の効果】以上のように、本発明による定電圧電源
装置は、電源と負荷との間に直列に接続される出力トラ
ンジスタをフィードバック制御する比較回路の、その一
方の入力端子に与える基準電圧を作成するにあたって、
電源から定電圧素子に供給する出力を積分回路を介して
与えるように構成した。定電圧素子は基準電圧レベルを
設定し、積分回路は電源投入後の電圧上昇傾度を規制
し、所定の基準電圧レベルに達するまでの時間を遅延さ
せる。前記比較回路によって制御される出力トランジス
タから流出する出力電流は、これにより漸増し、負荷と
並列に接続される大容量の出力コンデンサへの充電電流
は、これがために制限される。 【００３８】したがって電源投入直後に前記出力コンデ
ンサに起因するラッシュ電流が抑制され、出力トランジ
スタへの悪影響が防止され、動作の安定性が向上する。
その効果はきわめて大きいものである。
【図面の簡単な説明】
【図１】本発明の一実施例の定電圧電源装置の電気的構
成を示す回路図である。 【図２】図１図示の実施例の定電圧電源装置の各部の電
圧、電流の時間経過にともなう変化を示す波形図であ
る。 【図３】図１図示の実施例の定電圧電源装置の各部の電
圧、電流の時間経過にともなう変化を示す波形図であ
る。 【図４】従来の技術による定電圧電源装置の電気的構成
を示す回路図である。 【図５】図４図示の定電圧電源装置の各部の電圧、電流
の時間経過にともなう変化を示す波形図である。 【符号説明】 １ 定電圧電源装置 ２，３ 入力端子 ４，５ 出力端子 ６ 比較回路 ７ 積分回路 ８ 動作スイッチ Ｃ0 積分コンデンサ Ｃ1 出力コンデンサ Ｅ1 電源 Ｅ2 基準電源回路 Ｑ 出力トランジスタ Ｒ0，Ｒ1，Ｒ2 抵抗 ＲＬ 負荷抵抗 Ｖref 基準電圧 ＺＤ ツェナーダイオード
成を示す回路図である。 【図２】図１図示の実施例の定電圧電源装置の各部の電
圧、電流の時間経過にともなう変化を示す波形図であ
る。 【図３】図１図示の実施例の定電圧電源装置の各部の電
圧、電流の時間経過にともなう変化を示す波形図であ
る。 【図４】従来の技術による定電圧電源装置の電気的構成
を示す回路図である。 【図５】図４図示の定電圧電源装置の各部の電圧、電流
の時間経過にともなう変化を示す波形図である。 【符号説明】 １ 定電圧電源装置 ２，３ 入力端子 ４，５ 出力端子 ６ 比較回路 ７ 積分回路 ８ 動作スイッチ Ｃ0 積分コンデンサ Ｃ1 出力コンデンサ Ｅ1 電源 Ｅ2 基準電源回路 Ｑ 出力トランジスタ Ｒ0，Ｒ1，Ｒ2 抵抗 ＲＬ 負荷抵抗 Ｖref 基準電圧 ＺＤ ツェナーダイオード
Claims (1)
- 【特許請求の範囲】 電源と負荷との間に直列に接続される出力トランジスタ
と、 予め定められた基準電圧を発生させるための定電圧素子
と、 電源からの出力を前記定電圧素子に供給する積分回路
と、 前記出力トランジスタを介して得られる出力電圧と、前
記定電圧素子によって発生される電圧とを比較する比較
回路と、 負荷と並列に接続される出力コンデンサとを含み、 前記比較回路を介して、前記出力トランジスタをフィー
ドバック制御することによって前記出力電圧を一定に保
つことを特徴とする定電圧電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16607192A JPH064157A (ja) | 1992-06-24 | 1992-06-24 | 定電圧電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16607192A JPH064157A (ja) | 1992-06-24 | 1992-06-24 | 定電圧電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064157A true JPH064157A (ja) | 1994-01-14 |
Family
ID=15824446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16607192A Pending JPH064157A (ja) | 1992-06-24 | 1992-06-24 | 定電圧電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064157A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606529B1 (ko) * | 1998-09-16 | 2006-07-31 | 마츠시타 덴끼 산교 가부시키가이샤 | 돌입전류 억제수단을 구비한 전원회로 및 이 전원회로를 구비한 집적회로 |
| JP2007328680A (ja) * | 2006-06-09 | 2007-12-20 | Rohm Co Ltd | 電源回路 |
-
1992
- 1992-06-24 JP JP16607192A patent/JPH064157A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606529B1 (ko) * | 1998-09-16 | 2006-07-31 | 마츠시타 덴끼 산교 가부시키가이샤 | 돌입전류 억제수단을 구비한 전원회로 및 이 전원회로를 구비한 집적회로 |
| JP2007328680A (ja) * | 2006-06-09 | 2007-12-20 | Rohm Co Ltd | 電源回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981013 |