JP2000077513A - 半導体層と該半導体層の製造方法 - Google Patents
半導体層と該半導体層の製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】 （修正有）
【課題】 トレンチの深さ全体に渡って同じ表面電荷密
度を有する、横方向にドーピング形態の変化する半導体
層と該半導体層の作製方法を提供すること。 【解決手段】 半導体層４に設けられた少なくとも１つ
のトレンチ５と、該トレンチに設けられた電荷補償のた
めの少なくとも１つの層とを備えた横方向にドーピング
形態が変化する半導体層であって、前記トレンチは、表
面から所定の深さまで前記半導体層に入り込んで延在し
ており、前記ドーピング層は、前記トレンチのトレンチ
壁８に隣接する形式の半導体層において、前記ドーピン
グ層は、前記トレンチの前記深さ全体に渡ってほぼ同じ
層厚ｄ２を有し、ドーピング層の厚さの２倍は、トレン
チ壁相互の距離ｄ１の最小値よりも小さいことを特徴と
する半導体層を構成する。
度を有する、横方向にドーピング形態の変化する半導体
層と該半導体層の作製方法を提供すること。 【解決手段】 半導体層４に設けられた少なくとも１つ
のトレンチ５と、該トレンチに設けられた電荷補償のた
めの少なくとも１つの層とを備えた横方向にドーピング
形態が変化する半導体層であって、前記トレンチは、表
面から所定の深さまで前記半導体層に入り込んで延在し
ており、前記ドーピング層は、前記トレンチのトレンチ
壁８に隣接する形式の半導体層において、前記ドーピン
グ層は、前記トレンチの前記深さ全体に渡ってほぼ同じ
層厚ｄ２を有し、ドーピング層の厚さの２倍は、トレン
チ壁相互の距離ｄ１の最小値よりも小さいことを特徴と
する半導体層を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、請求項１の上位概
念による、横方向にドーピング形態が変化する半導体層
および請求項１１の上位概念による前記半導体層の製造
方法に関する。ここで横方向にドーピングが変化すると
は例えば、ドーピング濃度が横方向に変化にすることお
よび／またはドーピング形式が横方向に変化することを
いう。
念による、横方向にドーピング形態が変化する半導体層
および請求項１１の上位概念による前記半導体層の製造
方法に関する。ここで横方向にドーピングが変化すると
は例えば、ドーピング濃度が横方向に変化にすることお
よび／またはドーピング形式が横方向に変化することを
いう。
【０００２】本発明は例えばドーピングにより構造化さ
れた、半導体素子の半導体層に関する。ここでこの半導
体層のドーピングは、トレンチをエッチングし、このト
レンチをドーピングされた半導体材料で充填することに
より形成される。例えば高い阻止電圧耐力を備えた高電
圧半導体素子例えばＭＯＳＦＥＴおよびＩＧＢＴでは、
線路領域の横方向の構造化により、いわゆる対になった
排除領域と、この排除領域に相補する排除領域が作製さ
れる。この排除領域および相補形排除領域は通例、正確
に調整可能なドーピング濃度を有する。
れた、半導体素子の半導体層に関する。ここでこの半導
体層のドーピングは、トレンチをエッチングし、このト
レンチをドーピングされた半導体材料で充填することに
より形成される。例えば高い阻止電圧耐力を備えた高電
圧半導体素子例えばＭＯＳＦＥＴおよびＩＧＢＴでは、
線路領域の横方向の構造化により、いわゆる対になった
排除領域と、この排除領域に相補する排除領域が作製さ
れる。この排除領域および相補形排除領域は通例、正確
に調整可能なドーピング濃度を有する。
【０００３】排除領域と相補形排除領域は、高いドーピ
ング濃度により極めて良好な導電性を有するため、半導
体素子の阻止動作モードでは排除領域と相補排除領域が
相互に排除を行い、これにより高い阻止電圧が保持され
ることが保証される。さらに排除領域の総ドーピング量
は相補排除領域の総ドーピング量にほぼ相応するため
に、阻止電圧が上昇した場合に、上記のように形成され
た、排除領域と相補排除領域との間のｐｎ接合は、交互
に完全に排除を行うことが保証される。すなわちこのｐ
ｎ接合は理想的にも絶縁領域のように動作し、これによ
り極めて高い阻止電圧が保証され保持されるのである。
ング濃度により極めて良好な導電性を有するため、半導
体素子の阻止動作モードでは排除領域と相補排除領域が
相互に排除を行い、これにより高い阻止電圧が保持され
ることが保証される。さらに排除領域の総ドーピング量
は相補排除領域の総ドーピング量にほぼ相応するため
に、阻止電圧が上昇した場合に、上記のように形成され
た、排除領域と相補排除領域との間のｐｎ接合は、交互
に完全に排除を行うことが保証される。すなわちこのｐ
ｎ接合は理想的にも絶縁領域のように動作し、これによ
り極めて高い阻止電圧が保証され保持されるのである。
【０００４】上記のような排除領域および相補排除領域
の詳しい機能ならびに構造および製造方法は、ＷＯ９７
／２９５０８ならびにＵＳ４７５４３１０に記載されて
おり、ここに引用しておく（文献の援用）。
の詳しい機能ならびに構造および製造方法は、ＷＯ９７
／２９５０８ならびにＵＳ４７５４３１０に記載されて
おり、ここに引用しておく（文献の援用）。
【０００５】半導体素子のアクティブ領域において横方
向にドーピング形態が変化する半導体層を、表面抵抗を
格段に下げることを目的として横方向に構造化すると、
この半導体層を製造するためには、深いトレンチをエッ
チングおよび充填するために極めて繁雑な技術を必要と
する。このいわゆるトレンチ技術ないしは溝技術に対す
る重要な要求とは、垂直ないしやや斜めに設けられたト
レンチ壁を作製することである。しかしながらトレンチ
壁は、深さが増すのに伴い、ならびに横方向のエッチン
グ速度が高い場合には、湾曲した形状をとるようにな
る。
向にドーピング形態が変化する半導体層を、表面抵抗を
格段に下げることを目的として横方向に構造化すると、
この半導体層を製造するためには、深いトレンチをエッ
チングおよび充填するために極めて繁雑な技術を必要と
する。このいわゆるトレンチ技術ないしは溝技術に対す
る重要な要求とは、垂直ないしやや斜めに設けられたト
レンチ壁を作製することである。しかしながらトレンチ
壁は、深さが増すのに伴い、ならびに横方向のエッチン
グ速度が高い場合には、湾曲した形状をとるようにな
る。
【０００６】極めて正確な異方性トレンチプロセスにお
いてさえ、トレンチは通例、半導体基体の深さ方向にわ
ずかに先細りする。このトレンチの傾斜角が比較的わず
かな８９゜である場合でさえ、２μｍ幅のトレンチは、
深さが４０μｍの場合にすでに１μｍだけ先細りする。
このトレンチに完全に充填すると、先細りの結果として
好ましくないことに、深さの関数として２次関数的（円
形のトレンチの場合）または線形（ストライプ状のトレ
ンチの場合）に減少する表面電荷密度が発生することに
なる。しかしこれにより正確な電荷補償はもはや保証さ
れず、結果的に半導体素子の阻止電圧特性は望ましくな
いことに、同様に深さの関数として減少してしまう。
いてさえ、トレンチは通例、半導体基体の深さ方向にわ
ずかに先細りする。このトレンチの傾斜角が比較的わず
かな８９゜である場合でさえ、２μｍ幅のトレンチは、
深さが４０μｍの場合にすでに１μｍだけ先細りする。
このトレンチに完全に充填すると、先細りの結果として
好ましくないことに、深さの関数として２次関数的（円
形のトレンチの場合）または線形（ストライプ状のトレ
ンチの場合）に減少する表面電荷密度が発生することに
なる。しかしこれにより正確な電荷補償はもはや保証さ
れず、結果的に半導体素子の阻止電圧特性は望ましくな
いことに、同様に深さの関数として減少してしまう。
【０００７】横方向にドーピング形態が変化する半導体
層であって、横方向に異なるドーピング形態がトレンチ
の深さ全体に渡って同じ表面電荷密度を有するような半
導体層は、傾斜角が実際上無視できないためにいまのと
ころ満足できるようには実現されていない。
層であって、横方向に異なるドーピング形態がトレンチ
の深さ全体に渡って同じ表面電荷密度を有するような半
導体層は、傾斜角が実際上無視できないためにいまのと
ころ満足できるようには実現されていない。
【０００８】
【発明が解決しようとする課題】本発明の課題は、横方
向にドーピング形態が変化する請求項１の上位概念によ
る半導体層において、この横方向のドーピング形態が、
トレンチの深さ全体に渡って同じ表面電荷密度を有する
ように構成することである。本発明の別の課題は、前記
半導体層の作製方法を提供することである。
向にドーピング形態が変化する請求項１の上位概念によ
る半導体層において、この横方向のドーピング形態が、
トレンチの深さ全体に渡って同じ表面電荷密度を有する
ように構成することである。本発明の別の課題は、前記
半導体層の作製方法を提供することである。
【０００９】
【課題を解決するための手段】上記課題は、半導体層に
設けられた少なくとも１つのトレンチと、該トレンチに
設けられた電荷補償のための少なくとも１つの層とを備
えた横方向にドーピング形態が変化する半導体層であっ
て、前記トレンチは、表面から所定の深さまで前記半導
体層に入り込んで延在しており、前記ドーピング層は、
前記トレンチのトレンチ壁に隣接する形式の半導体層に
おいて、前記ドーピング層は、前記トレンチの前記深さ
全体に渡って広範囲に同じ層厚を有し、ドーピング層の
厚さの２倍は、トレンチ壁相互の距離の最小値よりも小
さいことを特徴とする半導体層ことを特徴とする半導体
層と該半導体層を作製する方法とによって解決される。
設けられた少なくとも１つのトレンチと、該トレンチに
設けられた電荷補償のための少なくとも１つの層とを備
えた横方向にドーピング形態が変化する半導体層であっ
て、前記トレンチは、表面から所定の深さまで前記半導
体層に入り込んで延在しており、前記ドーピング層は、
前記トレンチのトレンチ壁に隣接する形式の半導体層に
おいて、前記ドーピング層は、前記トレンチの前記深さ
全体に渡って広範囲に同じ層厚を有し、ドーピング層の
厚さの２倍は、トレンチ壁相互の距離の最小値よりも小
さいことを特徴とする半導体層ことを特徴とする半導体
層と該半導体層を作製する方法とによって解決される。
【００１０】
【発明の実施の形態と利点】本発明が殊に有利であるの
は、最適かつトレンチの深さ全体に渡って均一な表面電
荷密度を得るために、もはやトレンチ壁を可能な限り垂
直に設ける必要がないことである。ここではトレンチは
むしろ任意の大きさの傾斜角を有することができる。こ
こではトレンチを、ドーピングされた半導体材料によっ
て完全に充填しない。むしろドーピングされた排除層を
ある程度、トレンチ壁に膜としてデポジットする。この
排除層は所定かつトレンチの深さ全体に渡って一定の層
厚を有する。さらにドーピング濃度ならびに排除層の層
厚を調整設定して、補償に必要な電荷が既にこの排除層
に含まれているようにする。
は、最適かつトレンチの深さ全体に渡って均一な表面電
荷密度を得るために、もはやトレンチ壁を可能な限り垂
直に設ける必要がないことである。ここではトレンチは
むしろ任意の大きさの傾斜角を有することができる。こ
こではトレンチを、ドーピングされた半導体材料によっ
て完全に充填しない。むしろドーピングされた排除層を
ある程度、トレンチ壁に膜としてデポジットする。この
排除層は所定かつトレンチの深さ全体に渡って一定の層
厚を有する。さらにドーピング濃度ならびに排除層の層
厚を調整設定して、補償に必要な電荷が既にこの排除層
に含まれているようにする。
【００１１】これにより先細りの結果として、円形のト
レンチの場合には表面電荷が深さの関数としてほぼ線形
に減少するだけであり、ストライプ状のトレンチの場合
には一定の表面電荷が得られるため有利である。
レンチの場合には表面電荷が深さの関数としてほぼ線形
に減少するだけであり、ストライプ状のトレンチの場合
には一定の表面電荷が得られるため有利である。
【００１２】ここでの前提は単に、排除層の層厚を十分
に小さく選択して、トレンチがいずれの箇所においても
癒着しないようにすることだけである。
に小さく選択して、トレンチがいずれの箇所においても
癒着しないようにすることだけである。
【００１３】極めて有利な別の実施形態では例えば円形
のトレンチの場合に、深さの増加に伴って線形に減少す
る表面電荷はつぎのように補償される。すなわち排除層
の層厚を深さの関数として、表面電荷密度がトレンチ壁
の傾斜角により減少するのと同程度に増加させることに
よって補償される。深さの関数として増加するこの層厚
は、有利には温度勾配を介して、デポジット中にエッチ
ングガスを添加することにより、または構造に応じたエ
ッチングバックステップにより得ることができる。例え
ば表面電荷を相対的に減少させるためには、円形のトレ
ンチの場合には、個々のトレンチの初期の直径を介し
て、したがって設計寸法を介して調整することもでき
る。
のトレンチの場合に、深さの増加に伴って線形に減少す
る表面電荷はつぎのように補償される。すなわち排除層
の層厚を深さの関数として、表面電荷密度がトレンチ壁
の傾斜角により減少するのと同程度に増加させることに
よって補償される。深さの関数として増加するこの層厚
は、有利には温度勾配を介して、デポジット中にエッチ
ングガスを添加することにより、または構造に応じたエ
ッチングバックステップにより得ることができる。例え
ば表面電荷を相対的に減少させるためには、円形のトレ
ンチの場合には、個々のトレンチの初期の直径を介し
て、したがって設計寸法を介して調整することもでき
る。
【００１４】上記の場合にはトレンチがエッチングされ
た半導体層が、ドーピングされしたがって半導体基体の
線路領域が形成される。ここで排除層は、表面電荷補償
のためにこの排除層を包囲する線路領域に注入される。
しかしながら半導体層をドーピングしないことないしは
極めて弱くドーピングすることも可能である。この場合
に殊に有利であるのは、トレンチにそれぞれ逆の導電形
の２つの隣接する領域が存在するようにした場合であ
る。１つの領域は線路領域であり、それぞれ別の領域
は、阻止動作モードで線路領域の電荷補償を行うための
排除層である。電荷補償のために２つの領域において必
要とされる表面電荷密度は、２つの領域において（傾き
が大きいトレンチの場合にも）その層の厚さならびにそ
のドーピング量により極めて正確に調整することができ
る。
た半導体層が、ドーピングされしたがって半導体基体の
線路領域が形成される。ここで排除層は、表面電荷補償
のためにこの排除層を包囲する線路領域に注入される。
しかしながら半導体層をドーピングしないことないしは
極めて弱くドーピングすることも可能である。この場合
に殊に有利であるのは、トレンチにそれぞれ逆の導電形
の２つの隣接する領域が存在するようにした場合であ
る。１つの領域は線路領域であり、それぞれ別の領域
は、阻止動作モードで線路領域の電荷補償を行うための
排除層である。電荷補償のために２つの領域において必
要とされる表面電荷密度は、２つの領域において（傾き
が大きいトレンチの場合にも）その層の厚さならびにそ
のドーピング量により極めて正確に調整することができ
る。
【００１５】本発明のトレンチは殊に有利にも、半導体
素子の縁部構造ないしは縁部を形成するために使用する
ことができる。ここで線路領域の表面ドーピングは、電
場強度特性を最適に設計するという意味では、半導体素
子の縁部領域の方向に段階的に増加しなればならない。
縁部領域において外側に向かってトレンチの直径を減少
させることにより、半導体層における基本ドーピングの
電荷補償を減少させることができる。この減少は外側に
向かい正味ドーピングが増加するように行う。原理的に
はトレンチの深さを減少させることによって、ないしは
深さの関数として表面電荷をトレンチ内で縁部に向かっ
て減少させることよっても同じ結果を得ることができ
る。
素子の縁部構造ないしは縁部を形成するために使用する
ことができる。ここで線路領域の表面ドーピングは、電
場強度特性を最適に設計するという意味では、半導体素
子の縁部領域の方向に段階的に増加しなればならない。
縁部領域において外側に向かってトレンチの直径を減少
させることにより、半導体層における基本ドーピングの
電荷補償を減少させることができる。この減少は外側に
向かい正味ドーピングが増加するように行う。原理的に
はトレンチの深さを減少させることによって、ないしは
深さの関数として表面電荷をトレンチ内で縁部に向かっ
て減少させることよっても同じ結果を得ることができ
る。
【００１６】本発明の有利な実施形態と別の実施形態は
従属請求項に記載されている。
従属請求項に記載されている。
【００１７】
【実施例】以下、本発明を図面に示した実施例により詳
しく説明する。
しく説明する。
【００１８】図面では同じ素子または機能的に同一であ
る素子は、特にことわらない限り同じ参照符号を有す
る。
る素子は、特にことわらない限り同じ参照符号を有す
る。
【００１９】図１は、ストライプ状のトレンチを備えた
半導体層の部分断面図である。このトレンチは、トレン
チ壁に配置された、本発明による排除層を有している。
半導体層の部分断面図である。このトレンチは、トレン
チ壁に配置された、本発明による排除層を有している。
【００２０】図１では符号１で半導体基体を示してい
る。半導体基体１は、第１の表面２と第２の表面３とを
有している。半導体基体１は通例、強くドーピングされ
ているが、半導体基体１の導電形ないしドーピング濃度
は本発明の以下の説明に対しては重要ではない。半導体
基体１の第１表面２と境界面６との間で、半導体層４
が、半導体基体内に配置されている。この実施例では半
導体層４は、半導体素子のｎドーピングされた線路領域
４ａを形成している。境界面６は、半導体基体１の半導
体層４とバルク領域との間のｐｎ接合として構成するこ
とができる。
る。半導体基体１は、第１の表面２と第２の表面３とを
有している。半導体基体１は通例、強くドーピングされ
ているが、半導体基体１の導電形ないしドーピング濃度
は本発明の以下の説明に対しては重要ではない。半導体
基体１の第１表面２と境界面６との間で、半導体層４
が、半導体基体内に配置されている。この実施例では半
導体層４は、半導体素子のｎドーピングされた線路領域
４ａを形成している。境界面６は、半導体基体１の半導
体層４とバルク領域との間のｐｎ接合として構成するこ
とができる。
【００２１】さらに半導体層４には多数のトレンチ５が
設けられている。図１では分かり易くするためにその内
の１つだけが示されている。トレンチ５は、半導体層４
の表面２からこの半導体層４を貫通して深さｔだけ半導
体基体１に入り込んでいる。トレンチ５を半導体層４内
だけに配置することも当然可能である。また原理的には
トレンチ５が表面２から半導体基体１の裏面３まで貫通
することも可能である。
設けられている。図１では分かり易くするためにその内
の１つだけが示されている。トレンチ５は、半導体層４
の表面２からこの半導体層４を貫通して深さｔだけ半導
体基体１に入り込んでいる。トレンチ５を半導体層４内
だけに配置することも当然可能である。また原理的には
トレンチ５が表面２から半導体基体１の裏面３まで貫通
することも可能である。
【００２２】トレンチ５は図１の実施例ではストライプ
状に形成されている。しかしトレンチ５はそれぞれ任意
の別の形状を有することができ、例えば円形（図２参
照）、楕円形、矩形、六角形、格子状などに形成でき
る。ここでトレンチ５は、第１表面２に対してほぼ平行
に延在するトレンチ底部７およびトレンチ壁８を有し、
このトレンチ壁８は理想的には表面２に対して直角に設
けられる。しかし通例このトレンチ壁８は水平方向に対
して傾斜角αで角度が付けられている。以下では水平
を、第１表面２に平面により、垂直をこれに垂直に立つ
平面により定める。傾斜角αの大きさはこの実施例の場
合には９０゜未満であるが、傾斜角αならびにトレンチ
５の形状は以下では本発明に対しては重要ではない。ト
レンチ５は、９０゜よりも大きいまたは小さい傾斜角を
備えた任意の形状を有することができる。
状に形成されている。しかしトレンチ５はそれぞれ任意
の別の形状を有することができ、例えば円形（図２参
照）、楕円形、矩形、六角形、格子状などに形成でき
る。ここでトレンチ５は、第１表面２に対してほぼ平行
に延在するトレンチ底部７およびトレンチ壁８を有し、
このトレンチ壁８は理想的には表面２に対して直角に設
けられる。しかし通例このトレンチ壁８は水平方向に対
して傾斜角αで角度が付けられている。以下では水平
を、第１表面２に平面により、垂直をこれに垂直に立つ
平面により定める。傾斜角αの大きさはこの実施例の場
合には９０゜未満であるが、傾斜角αならびにトレンチ
５の形状は以下では本発明に対しては重要ではない。ト
レンチ５は、９０゜よりも大きいまたは小さい傾斜角を
備えた任意の形状を有することができる。
【００２３】図１ではトレンチ５内にトレンチ壁８と隣
接する排除層９が設けられている。線路領域４ａとは逆
の導電形を有するこの排除層９はここで、トレンチ５全
体で、ほぼ一定の層厚ｄ２を有する。
接する排除層９が設けられている。線路領域４ａとは逆
の導電形を有するこの排除層９はここで、トレンチ５全
体で、ほぼ一定の層厚ｄ２を有する。
【００２４】以下では半導体層に設けられる排除層９の
有利な製造方法について説明する。
有利な製造方法について説明する。
【００２５】例えばエピタキシャル成長、拡散またはイ
オン打ち込みにより製造された、比較的高くドーピング
された第１導電形の半導体層を準備する。半導体基体１
の表面２を構造化した後、ストライプ状のトレンチ５が
半導体層４にエッチングされる。ここではトレンチ５を
製造するために異方性エッチングだけでなく等方性エッ
チングも考えられる。ドーピングのためのデポジット過
程を介して、第２導電形の薄い排除層９がトレンチ壁８
に形成される。この薄い排除層９を作製する場合にはそ
の総電荷量は、排除層９と線路領域４ａとの正味ドーピ
ング量がほぼ「０」になり、かつ表面電荷がいずれの空
間方向においても通過電荷を上回らないように調整され
る。さらに層厚ｄ２を十分に薄くないしはトレンチ幅ｄ
１を十分に大きくして、これにより排除層９がトレンチ
５のいずれの個所でも癒着しないようにする。デポジッ
ト過程において不可避に発生する、排除層９のトレンチ
底部７での癒着は、異方性エッチング過程により取り除
くことができる。
オン打ち込みにより製造された、比較的高くドーピング
された第１導電形の半導体層を準備する。半導体基体１
の表面２を構造化した後、ストライプ状のトレンチ５が
半導体層４にエッチングされる。ここではトレンチ５を
製造するために異方性エッチングだけでなく等方性エッ
チングも考えられる。ドーピングのためのデポジット過
程を介して、第２導電形の薄い排除層９がトレンチ壁８
に形成される。この薄い排除層９を作製する場合にはそ
の総電荷量は、排除層９と線路領域４ａとの正味ドーピ
ング量がほぼ「０」になり、かつ表面電荷がいずれの空
間方向においても通過電荷を上回らないように調整され
る。さらに層厚ｄ２を十分に薄くないしはトレンチ幅ｄ
１を十分に大きくして、これにより排除層９がトレンチ
５のいずれの個所でも癒着しないようにする。デポジッ
ト過程において不可避に発生する、排除層９のトレンチ
底部７での癒着は、異方性エッチング過程により取り除
くことができる。
【００２６】ここで排除層９のドーピング濃度と層厚ｄ
２は次のように調整設定される。すなわち排除層９の総
電荷がほぼ、この排除層９を包囲する線路領域４ａの総
電荷に等しくなるようにする。この場合に排除層９の層
厚ｄ２とドーピング濃度は、デポジット過程のパラメタ
例えばこのデポジット過程の持続時間、添加されるドー
ピング量、温度、処理圧力などを介して適切に調整設定
することができる。
２は次のように調整設定される。すなわち排除層９の総
電荷がほぼ、この排除層９を包囲する線路領域４ａの総
電荷に等しくなるようにする。この場合に排除層９の層
厚ｄ２とドーピング濃度は、デポジット過程のパラメタ
例えばこのデポジット過程の持続時間、添加されるドー
ピング量、温度、処理圧力などを介して適切に調整設定
することができる。
【００２７】引き続きこの段階ではまだ空であり、トレ
ンチ５内の排除層９の間の中間室１０をエピタキシャル
成長により充填する。この中間室１０に対する充填材料
としては、ドーピングが行われていない半導体材料、ホ
ウリン酸塩ケイ酸ガラス（ＢＰＳＧ）または類似のドー
ピングされていない材料を使用することができる。エピ
タキシャル成長によりデポジットした、ドーピングされ
ていないシリコンないしはＢＰＳＧにより充填を行わず
にトレンチ５の中間室１０に空の空間が残っていてもよ
い。ただし排除層９の壁が中間室１０までパッシブ化
（passiveren)され、かつ中間室１０が上方に向かって
例えばＢＰＳＧ材料のカバーによって閉じているように
する。
ンチ５内の排除層９の間の中間室１０をエピタキシャル
成長により充填する。この中間室１０に対する充填材料
としては、ドーピングが行われていない半導体材料、ホ
ウリン酸塩ケイ酸ガラス（ＢＰＳＧ）または類似のドー
ピングされていない材料を使用することができる。エピ
タキシャル成長によりデポジットした、ドーピングされ
ていないシリコンないしはＢＰＳＧにより充填を行わず
にトレンチ５の中間室１０に空の空間が残っていてもよ
い。ただし排除層９の壁が中間室１０までパッシブ化
（passiveren)され、かつ中間室１０が上方に向かって
例えばＢＰＳＧ材料のカバーによって閉じているように
する。
【００２８】上記の排除層９を製造するためのデポジッ
ト過程の代わりに、この排除層９を有利には別の方法で
製造することも可能である。ここではトレンチ５内の中
間室１０は、ドーピングされたシリコン、ポリシリコン
または第２の導電形のドーピングがなされたリン酸塩ケ
イ酸ガラスＰＳＧをエピタキシャル法によりデポジット
することによって充填される。引き続きドーピングを、
拡散ステップを介して、周囲を取り囲む第１導電形の線
路領域４ａに行うことができ、これによりそこに薄い排
除層９が形成される。つぎにエピタキシャル法によりデ
ポジットされた膜がトレンチ５からエッチングによって
取り除かれる。引き続き中間室１０は公知のようにして
閉じられる。排除層９と線路領域４ａをきちんと分離す
るために、この場合にはこれらのドーピング材料は極め
て差の大きい拡散係数を有しなければならない。
ト過程の代わりに、この排除層９を有利には別の方法で
製造することも可能である。ここではトレンチ５内の中
間室１０は、ドーピングされたシリコン、ポリシリコン
または第２の導電形のドーピングがなされたリン酸塩ケ
イ酸ガラスＰＳＧをエピタキシャル法によりデポジット
することによって充填される。引き続きドーピングを、
拡散ステップを介して、周囲を取り囲む第１導電形の線
路領域４ａに行うことができ、これによりそこに薄い排
除層９が形成される。つぎにエピタキシャル法によりデ
ポジットされた膜がトレンチ５からエッチングによって
取り除かれる。引き続き中間室１０は公知のようにして
閉じられる。排除層９と線路領域４ａをきちんと分離す
るために、この場合にはこれらのドーピング材料は極め
て差の大きい拡散係数を有しなければならない。
【００２９】このドーピングを、補償に必要な全電荷が
すでに排除層９に含まれるようにする。この排除層９
は、トレンチがストライプ状に構成されている場合に
は、深さｔ全体に渡って一定の表面電荷を発生させ、こ
れにより線路領域４ａと排除層９の電荷は阻止動作モー
ドでは相互に排除し合う。しかしこの深さｔ全体に渡っ
て一定の表面電荷は実質的に、ストライプ状ないしは矩
形状のトレンチ５の場合にのみ得られる。しかしながら
円形ないしは楕円形に形成されたトレンチ５でも、トレ
ンチ５が深さｔに向かって先細りになっていることによ
り、表面電荷が深さｔの関数としてほぼ線形に減少す
る。しかし円形ないしは楕円形のトレンチの場合にも同
様に深さｔ全体に渡って一定の表面電荷を得ることがで
きれば望ましい。
すでに排除層９に含まれるようにする。この排除層９
は、トレンチがストライプ状に構成されている場合に
は、深さｔ全体に渡って一定の表面電荷を発生させ、こ
れにより線路領域４ａと排除層９の電荷は阻止動作モー
ドでは相互に排除し合う。しかしこの深さｔ全体に渡っ
て一定の表面電荷は実質的に、ストライプ状ないしは矩
形状のトレンチ５の場合にのみ得られる。しかしながら
円形ないしは楕円形に形成されたトレンチ５でも、トレ
ンチ５が深さｔに向かって先細りになっていることによ
り、表面電荷が深さｔの関数としてほぼ線形に減少す
る。しかし円形ないしは楕円形のトレンチの場合にも同
様に深さｔ全体に渡って一定の表面電荷を得ることがで
きれば望ましい。
【００３０】図２の実施例ではこのことが考慮されてい
る。ここではトレンチ５は円形に構成されている。この
トレンチ５が円形に構成されている場合には、半導体素
子のセル領域のレイアウトにおいては最も面積効率のよ
い高い実装が得られる。
る。ここではトレンチ５は円形に構成されている。この
トレンチ５が円形に構成されている場合には、半導体素
子のセル領域のレイアウトにおいては最も面積効率のよ
い高い実装が得られる。
【００３１】ここでは排除層９の厚さｄ２が、半導体基
体１の深さｔの増加に伴って同様に増加するように構成
されている。排除層９の厚さｄ２は、深さｔの増加に伴
ってつぎのように増加する。すなわち表面電荷が深さｔ
の関数として上記のように線形に減少するのを補償する
ように増加するのである。これにより円形または楕円形
のトレンチの場合にも同様に、トレンチ５の深さｔ全体
に渡って一定の表面電荷が保証される。逆に深さｔに伴
ってトレンチが広がる場合には当然、排除層９の厚さｄ
２は減少し、ひいては表面電荷が相応に減少する。
体１の深さｔの増加に伴って同様に増加するように構成
されている。排除層９の厚さｄ２は、深さｔの増加に伴
ってつぎのように増加する。すなわち表面電荷が深さｔ
の関数として上記のように線形に減少するのを補償する
ように増加するのである。これにより円形または楕円形
のトレンチの場合にも同様に、トレンチ５の深さｔ全体
に渡って一定の表面電荷が保証される。逆に深さｔに伴
ってトレンチが広がる場合には当然、排除層９の厚さｄ
２は減少し、ひいては表面電荷が相応に減少する。
【００３２】排除層９の厚さｄ２の最適な調整設定は、
例えばデポジット過程中にＨＣＬを添加することによっ
て得られる。ＨＣＬを付加することにより例えば、リン
のドーピングされたシリコンがエッチングされる度合い
が少なくなる。これはデポジット過程は深さに依存する
からである。このことが意味するのは排除層９が、トレ
ンチの表面に近い領域では深い領域よりも強くエッチン
グされることである。厚さが変化する排除層９を作製す
る手段は、トレンチ５の深さｔに沿って温度勾配を調整
することである。
例えばデポジット過程中にＨＣＬを添加することによっ
て得られる。ＨＣＬを付加することにより例えば、リン
のドーピングされたシリコンがエッチングされる度合い
が少なくなる。これはデポジット過程は深さに依存する
からである。このことが意味するのは排除層９が、トレ
ンチの表面に近い領域では深い領域よりも強くエッチン
グされることである。厚さが変化する排除層９を作製す
る手段は、トレンチ５の深さｔに沿って温度勾配を調整
することである。
【００３３】図３は半導体層４の別の実施例の断面図を
示している。ここではストライプ状に形成されたトレン
チ５は、第１の排除層９およびこれに対して相補形の第
２の排除層１１を有する。
示している。ここではストライプ状に形成されたトレン
チ５は、第１の排除層９およびこれに対して相補形の第
２の排除層１１を有する。
【００３４】図３では半導体層４はドーピングされてい
ないかまたは極めて弱くドーピングされている。ここで
はトレンチ５は第１の排除層９およびこれに対して相補
形の第２の排除層１１を有する。この場合には、第１の
排除層はｐドーピングされており、第２の排除層はｎド
ーピングされている。この場合、排除層９，１１のうち
それぞれ一方は半導体素子の線路領域を形成し、また他
方の排除層９，１１はこの半導体素子の阻止動作モード
での電荷を補償するために設けられている。
ないかまたは極めて弱くドーピングされている。ここで
はトレンチ５は第１の排除層９およびこれに対して相補
形の第２の排除層１１を有する。この場合には、第１の
排除層はｐドーピングされており、第２の排除層はｎド
ーピングされている。この場合、排除層９，１１のうち
それぞれ一方は半導体素子の線路領域を形成し、また他
方の排除層９，１１はこの半導体素子の阻止動作モード
での電荷を補償するために設けられている。
【００３５】排除層９，１１はトレンチ壁８に並んで配
置され、相互に接続されている。必須ではないが通例、
これらの２つの排除層９，１１は同じドーピング濃度を
有する。しかし第１排除層９の厚さｄ２と第２排除層１
１の厚さｄ３を変えることも可能である。ここで重要な
のは単に、２つの排除層９，１１の総電荷をほぼ同じ大
きさにし、かつ阻止動作モードにおいて相互に補償し合
うことである。
置され、相互に接続されている。必須ではないが通例、
これらの２つの排除層９，１１は同じドーピング濃度を
有する。しかし第１排除層９の厚さｄ２と第２排除層１
１の厚さｄ３を変えることも可能である。ここで重要な
のは単に、２つの排除層９，１１の総電荷をほぼ同じ大
きさにし、かつ阻止動作モードにおいて相互に補償し合
うことである。
【００３６】これらの排除層９，１１は、２つの連続す
る処理ステップにより形成することができる。ここで上
記の製造方法によるそれぞれのドーピングは、デポジッ
ト過程、または拡散ステップを使用して膜からのドーピ
ングを行うことによって形成することができる。通常は
ドーピングされない半導体層４に逆の導電形の２つの薄
い排除層９，１１を有するトレンチ５の利点は、トレン
チ５がその作製の際に微粒子またはラック上の問題(Lac
kproblem)により破損した場合でも半導体素子が完全に
動作可能に維持されることである。
る処理ステップにより形成することができる。ここで上
記の製造方法によるそれぞれのドーピングは、デポジッ
ト過程、または拡散ステップを使用して膜からのドーピ
ングを行うことによって形成することができる。通常は
ドーピングされない半導体層４に逆の導電形の２つの薄
い排除層９，１１を有するトレンチ５の利点は、トレン
チ５がその作製の際に微粒子またはラック上の問題(Lac
kproblem)により破損した場合でも半導体素子が完全に
動作可能に維持されることである。
【００３７】公知のように半導体素子における電圧破壊
は殊にドーピング領域の縁部領域に発生する。その理由
はこの縁部領域では電界強度が、同じドーピングを有す
る濃度領域が縁部部であるために湾曲し、結果として減
少するからである。このような電圧破壊を回避するため
に、半導体素子の縁部領域にいわゆる縁部構造が使用さ
れている。この縁部構造により半導体素子の縁部領域に
おける局所的な電場強度のピークが緩和される。この縁
部構造に対しては、相応の設計パラメタが最大許容電界
強度から導出される。この設計パラメタは、垂直に延在
するｐｎ接合の領域において最大限界表面電荷を確実に
下回ることに大いに関係している。
は殊にドーピング領域の縁部領域に発生する。その理由
はこの縁部領域では電界強度が、同じドーピングを有す
る濃度領域が縁部部であるために湾曲し、結果として減
少するからである。このような電圧破壊を回避するため
に、半導体素子の縁部領域にいわゆる縁部構造が使用さ
れている。この縁部構造により半導体素子の縁部領域に
おける局所的な電場強度のピークが緩和される。この縁
部構造に対しては、相応の設計パラメタが最大許容電界
強度から導出される。この設計パラメタは、垂直に延在
するｐｎ接合の領域において最大限界表面電荷を確実に
下回ることに大いに関係している。
【００３８】縁部領域を均一に形成するためには普通は
トレンチ５の直径ｄ１を、縁部領域への方向に常に減少
させる。これによりトレンチ５内の排除層９により生じ
る補償電荷の総量も同様に減少する。このようにして半
導体素子のセル領域のアクティブ領域から縁部領域まで
の均一な移行が保証される。
トレンチ５の直径ｄ１を、縁部領域への方向に常に減少
させる。これによりトレンチ５内の排除層９により生じ
る補償電荷の総量も同様に減少する。このようにして半
導体素子のセル領域のアクティブ領域から縁部領域まで
の均一な移行が保証される。
【００３９】上記のようにトレンチ５の直径ｄ１を縁部
領域の方向に減少させることの他に、トレンチ５の形状
を縁部領域に向かって変化させることも可能である。例
えば傾斜角αを、半導体素子の縁部領域に向かって次第
に小さくすることもできる。別の手段は例えば縁部領域
に向かって深さｔを減少させることである。縁部に向か
ってトレンチの深さｔを変化させると、例えば縁部領域
における電場強度分布を有利に調整することができ、な
いしは阻止動作モードにおける半導体素子の破壊箇所を
決めることができる。
領域の方向に減少させることの他に、トレンチ５の形状
を縁部領域に向かって変化させることも可能である。例
えば傾斜角αを、半導体素子の縁部領域に向かって次第
に小さくすることもできる。別の手段は例えば縁部領域
に向かって深さｔを減少させることである。縁部に向か
ってトレンチの深さｔを変化させると、例えば縁部領域
における電場強度分布を有利に調整することができ、な
いしは阻止動作モードにおける半導体素子の破壊箇所を
決めることができる。
【００４０】ここでは電荷を補償するために排除層９の
厚さｄ２と深さｔを変化させ、ひいてはドーピング膜を
半径方向および／または垂直方向に変化させる。これに
よりトレンチ５の形状を、注入された電荷量を意図的に
横方向および垂直方向に変化させるために利用すること
ができる。このようにしてドーピングの漸次の移行はほ
ぼ完全に補償され明瞭なｎドーピングまたはｐドーピン
グが得られる。
厚さｄ２と深さｔを変化させ、ひいてはドーピング膜を
半径方向および／または垂直方向に変化させる。これに
よりトレンチ５の形状を、注入された電荷量を意図的に
横方向および垂直方向に変化させるために利用すること
ができる。このようにしてドーピングの漸次の移行はほ
ぼ完全に補償され明瞭なｎドーピングまたはｐドーピン
グが得られる。
【００４１】本発明のトレンチは、セル領域に配置され
た半導体素子例えばＭＯＳＦＥＴまたはＩＧＢＴの場合
に使用することができ有利である。しかしながら本発明
は上記のような半導体素子への適用に限定されることは
なく、任意の半導体素子の線路領域におけるドーピング
濃度を所定のように調整するために適用することができ
る。
た半導体素子例えばＭＯＳＦＥＴまたはＩＧＢＴの場合
に使用することができ有利である。しかしながら本発明
は上記のような半導体素子への適用に限定されることは
なく、任意の半導体素子の線路領域におけるドーピング
濃度を所定のように調整するために適用することができ
る。
【００４２】さらに本発明は、半導体素子の線路領域４
ａにおける電荷を完全に補償することだけに限定される
ことはなく、半導体層におけるドーピングの漸次の移行
をほぼ完全に補償して明瞭なｎドーピングまたはｐドー
ピングを形成することができる。注入されるドーピング
もまた必ずしも同じ導電形である必要はないが、むしろ
同じ導電形とすることができ、ドーピング濃度を変える
ことができる。
ａにおける電荷を完全に補償することだけに限定される
ことはなく、半導体層におけるドーピングの漸次の移行
をほぼ完全に補償して明瞭なｎドーピングまたはｐドー
ピングを形成することができる。注入されるドーピング
もまた必ずしも同じ導電形である必要はないが、むしろ
同じ導電形とすることができ、ドーピング濃度を変える
ことができる。
【図１】トレンチ壁に本発明による排除層を有する、ス
トライプ状のトレンチを備えた半導体層の部分断面図で
ある。
トライプ状のトレンチを備えた半導体層の部分断面図で
ある。
【図２】トレンチが円形に形成された、本発明による排
除層を備えた半導体層の実施例の部分断面図である。
除層を備えた半導体層の実施例の部分断面図である。
【図３】ストライプ状に形成されたトレンチが第１排除
層と相補第２排除層とを有している半導体層の実施例の
部分断面図である。
層と相補第２排除層とを有している半導体層の実施例の
部分断面図である。
１ 半導体基体 ２ 半導体基体の第１表面 ３ 半導体基体の第２表面 ４ 半導体層 ４ａ 線路領域 ５ トレンチ ６ 境界領域 ７ トレンチ底部 ８ トレンチ壁 ９，１１ 排除層 １０ 中間室 ｄ１ トレンチ直径（円形のトレンチの場合）、トレン
チ幅（ストライプ状のトレンチの場合） ｄ２，ｄ３ 層厚 ｔ トレンチの深さ α トレンチの傾斜角
チ幅（ストライプ状のトレンチの場合） ｄ２，ｄ３ 層厚 ｔ トレンチの深さ α トレンチの傾斜角
Claims (16)
- 【請求項１】 半導体層（４）に設けられた少なくとも
１つのトレンチ（５）と、該トレンチ（５）に設けられ
た電荷補償のための少なくとも１つの層（９，１１）と
を備えた横方向にドーピング形態が変化する半導体層
（４）であって、 前記トレンチ（５）は、表面（２）から深さ（ｔ）まで
前記半導体層（４）に入り込んで延在しており、 前記ドーピング層（９，１１）は、前記トレンチ（５）
のトレンチ壁（８）に隣接する形式の半導体層におい
て、 前記ドーピング層（９，１１）は、前記トレンチ（５）
の深さ（ｔ）全体に渡ってほぼ同じ層厚（ｄ２，ｄ３）
を有し、ドーピング層（９，１１）の厚さ（ｄ２，ｄ
３）の２倍は、トレンチ壁（８）相互の距離（ｄ１）の
最小値よりも小さいことを特徴とする半導体層。 - 【請求項２】 半導体層（４）は第１導電形のドーピン
グを有し、 ただ１つのドーピングされた第２導電形の層（９）はト
レンチ（５）に設けられており、 前記ドーピング層（９）の電荷の総量と半導体層（４）
の電荷の総量はほぼ同じであり、これにより阻止動作モ
ードでは、ドーピング層（９）および半導体層（４）の
電荷担体はほぼ相互に排除し合う請求項１に記載の半導
体層。 - 【請求項３】 第１導電形の第１ドーピング層（９）
と、該第１ドーピング層（９）に隣接する、第２導電形
の第２ドーピング層（１１）とが設けられており、前記
２つのドーピング層（９，１１）の電荷の総量はほぼ同
じであり、これにより阻止動作モードでは前記２つのド
ーピング層（９，１１）の電荷担体は広範囲に渡って相
互に排除し合う請求項１に記載の半導体層。 - 【請求項４】 半導体層（４）はドーピングされていな
いか、または前記ドーピング層（９，１１）よりも格段
に低いドーピング濃度を有する請求項３に記載の半導体
層。 - 【請求項５】 トレンチ（５）は、第１表面（２）の平
面への投影において、ストライプ形状および／または矩
形に形成されている請求項１から４までのいずれか１項
に記載の半導体層。 - 【請求項６】 トレンチ（５）は、第１表面（２）の平
面への投影において、円形および／または楕円形に形成
されている請求項１から４までのいずれか１項に記載の
半導体層。 - 【請求項７】 ドーピング層（９）の層厚（ｄ２）は、
トレンチ（５）の深さ（ｔ）の関数として、次のように
増加または減少する、すなわち表面に関連する電荷の減
少ないしは増加を、深さ（ｔ）の関数として補償するよ
うに増加または減少する請求項１から６までのいずれか
１項に記載の半導体層。 - 【請求項８】 半導体層（４）は、高い阻止電圧耐力を
備えた半導体素子に設けられており、該半導体素子は低
抵抗の線路領域（４ａ）を有する請求項１から７までの
いずれか１項に記載の半導体層。 - 【請求項９】 半導体層（４）に注入される電荷ドーピ
ング量は、半導体素子の縁部領域では、排除層（９）の
層厚（ｄ２）および／または該排除層（９）の直径（ｄ
１）にわたり、したがってドーピング膜にわたり、半径
方向に変化される請求項８に記載の半導体層。 - 【請求項１０】 半導体層（４）に注入される電荷ドー
ピング量は、半導体素子の縁部領域では、トレンチ
（５）の深さ（ｔ）および／または該トレンチの直径
（ｄ１）にわたり、したがってドーピング膜にわたり、
垂直方向に変化される請求項８または９に記載の半導体
層。 - 【請求項１１】 （ａ） 半導体基体（１）に半導体層
（４）を作製し、 （ｂ） 前記半導体層（４）にトレンチ（５）をエッチ
ングし、 （ｃ） 所定のドーピング量でドーピングを行うデポジ
ット過程を介して、トレンチ（８）に第１導電形の層
（９，１１）を形成し、 （ｄ） 前記デポジット過程を、ドーピング層（９，１
１）が所定の層厚（ｄ２）に達するまで継続し、 （ｅ） 相互に隣接するドーピング層（９，１１）の数
に応じて、方法ステップ（ｃ）および（ｄ）を相応の回
数実行し、ここで個々の新たなデポジット過程ではそれ
ぞれ、逆の導電形の半導体材料をデポジットする請求項
１から１０までのいずれか１項に記載の、半導体層のド
ーピング層を製造する方法。 - 【請求項１２】 （ａ） 半導体基体（１）に半導体層
（４）を作製し、 （ｂ） 前記半導体層（４）にトレンチ（５）をエッチ
ングし、 （ｃ） 前記トレンチ（５）を、ドーピングされてはい
るが必ずしも導電性でない材料をデポジットすることに
より、第１導電形の所定のドーピング量で充填し、 （ｄ） 拡散過程を介して前記材料のドーピング材を、
トレンチ壁（８）を介して半導体層（４）に、前記ドー
ピング層（９）が所定の層厚（ｄ２）に達するまで打ち
込み、 （ｅ） 前記の層厚（ｄ２）を、ドーピング量および／
または拡散過程の継続時間および／または該拡散過程の
温度を介して調整し、 （ｆ） 拡散過程の後に、トレンチ（５）内のデポジッ
ト材料を再びエッチングによりとりだす請求項１１に記
載の方法。 - 【請求項１３】 ドーピング層（９，１１）を作製した
後に、トレンチ（５）内に残った中間室（１０）をさら
なるデポジット過程を介して、ドーピングされていない
材料で再度充填する請求項１１または１２に記載の方
法。 - 【請求項１４】 ドーピング層を製造した後に、トレン
チ壁をパッシプ化し、引き続きドーピングされていない
材料からなる被覆を、トレンチ（５）内の残りの中間室
に形成する請求項１１または１２に記載の方法。 - 【請求項１５】 ドーピングされていない材料として、
ポリクリスタルシリコンおよび／またはホウリン酸塩ケ
イ酸ガラス（ＢＰＳＧ）および／または水晶ガラスを使
用する請求項１３または１４に記載の方法。 - 【請求項１６】 ドーピング層（９，１１）を製造する
ためのデポジット過程を、容易に選択的にエッチングが
行われる雰囲気で実行する請求項１１から１５までのい
ずれか１項に記載の方法。
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|---|---|---|---|
| US9324598P | 1998-07-17 | 1998-07-17 | |
| US60/093245 | 1998-07-17 |
Publications (1)
| Publication Number | Publication Date |
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| JP2000077513A true JP2000077513A (ja) | 2000-03-14 |
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