JP2000077444A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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semiconductor
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sealing
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Abstract

(57)【要約】 【課題】 内部リードの外部実装面への封止樹脂の流れ
出しを防止し、実装不良を低減できる半導体装置の製造
方法を提供する。 【解決手段】 封止樹脂を充填する封止樹脂充填キャビ
ティ22及びその周囲に形成された上型パッティング面
23を備えた上型20Aと、上型パッティング面23に
当接する部分に上型パッティング面23より幅狭で突出
する微小高さの環状突起25を有する下型パッティング
面24を備えた下型20Bとの組み合わせからなる片面
樹脂封止金型20を用意し、上型パッティング面23と
下型パッティング面24とで半導体素子搭載ユニットフ
レーム18を押圧固定して内部リード11の外部実装面
11Aを下方に押し付けた状態で、封止樹脂充填キャビ
ティ22内に封止樹脂21を注入し、外部実装面11A
が封止樹脂21の底面部位26に露出した半導体パッケ
ージユニット27を製造する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子及び内
部リードを片面で樹脂封止する半導体装置の製造方法に
関し、特に封止樹脂の底面部位に内部リードの外部実装
面が露出した樹脂封止型半導体装置の製造方法に関す
る。
【0002】
【従来の技術】従来、IC、LSI等の半導体装置の実
装は、外周縁に沿ってJ型、I型あるいはガルウイング
型等の形状に成形された複数の内部リードを突出させ、
この内部リードをプリント基板等の上に形成された配線
パターンの接続パッドに半田等を用いて接続していた。
しかし、この方法では、半導体装置から内部リードが外
周に突出する部分が比較的広い面積を占め、半導体装置
の小型化に対応できなかった。そこで、例えば、特開平
8−316371号公報には、半導体素子、半導体素子
搭載部、内部リード等を樹脂で封止した半導体装置の底
面部位に外部実装面となる内部リードの一部又は全部を
露出したSON(Small Outline Non-leadPackage)や
QFN(Quad Flat Non-lead Package)と呼ばれている
半導体装置が提案されている。この半導体装置を形成す
るための樹脂封止金型は、SON型の半導体装置の例に
ついて説明すると、例えば図5(A)に示すように、封
止樹脂を充填する空間を形成するキャビティ51及びそ
の周囲に形成された上型パッティング面52Aを備えた
上型52と、上型パッティング面52Aに当接する平板
状の下型パッティング面53Aを備えた下型53とから
構成されている。
【0003】半導体装置を製造する方法は、まず、半導
体素子搭載部61とその周辺に配列された内部リード6
2とこれを支持する支持枠63を備えた導体回路パター
ン64を複数連接した導体回路ユニット65を準備す
る。次に、導体回路ユニット65の各半導体素子搭載部
61に半導体素子66を搭載し、半導体素子66のパッ
ド部とそれに対応する内部リード62の一方の先端部を
ボンディングワイヤ67により接続して、電気的導通回
路を形成する半導体素子搭載ユニットフレーム68を形
成する。次に、上型52と、下型53との組み合わせか
らなる片面樹脂封止金型50内に半導体素子搭載ユニッ
トフレーム68を載置し、上型パッティング面52Aと
下型パッティング面53Aとで半導体素子搭載ユニット
フレーム68を押圧固定して、内部リード62の下面に
形成された外部実装面62A(図5(C)参照)を下方
に押し付けた状態で、キャビティ51内に封止樹脂54
を注入し、図5(B)に示すように、外部実装面62A
が封止樹脂54の底面部位に露出した半導体パッケージ
ユニット69を形成する。最後に、樹脂封止工程で形成
された半導体パッケージユニット69の樹脂封止領域か
ら外側に突出した内部リード62を、図5(B)に示す
ように、各半導体パッケージユニット69の外周辺部で
半導体装置60を個々に分離形成する。この半導体装置
60によれば、外部実装面62Aを備えた内部リード6
2の半導体装置60の外周から突出する長さが短くな
り、内部リード62の下面に形成された外部実装面62
Aは半導体装置60の封止樹脂54の底面部位に露出し
ているので、半導体装置60の小型化が可能になる。ま
た、外部実装面62Aにそれぞれ対応して設けたプリン
ト基板上の接続パッドに半導体装置60を位置決めして
載置した後、加熱により溶融性の半田等をリフローする
ことにより、全ての外部実装面62Aを接続パッドに同
時に接続できるので、半導体装置60の実装工程が極め
て簡単になる利点がある。
【0004】
【発明が解決しようとする課題】ところが、SON型の
半導体装置の片面樹脂封止に用いる樹脂封止金型50で
は、上型パッティング面52Aのパッティング領域は、
半導体素子搭載ユニットフレーム68のキャビティ51
内にある部分を除く領域に、下型パッティング面53A
のパッティング領域は半導体素子搭載ユニットフレーム
68の下面側の略全域面に圧接する構成となっている。
そのため、未だ解決すべき次のような問題があった。 SON型の半導体装置60では、半導体素子搭載ユニ
ットフレーム68に圧接する下型パッティング面53A
のパッティング領域に対して上型パッティング面52A
のパッティング領域が狭くなっている。そのため、上型
パッティング面52Aのパッティング領域及び下型パッ
ティング面53Aのパッティング領域が半導体素子搭載
ユニットフレーム68の上面及び下面を圧接すると、図
5(C)に示すように、内部リード62の先端部分が矢
印D3の方向に持ち上げられてキャビティ51内のリー
ド先端部62Bと下型パッティング面53Aとの境界に
隙間G1が生じ、この隙間G1に封止樹脂54が流入す
ることがある。この封止樹脂54の流入圧力により、内
部リード62が押し上げられ、隙間G1がさらに広が
り、内部リード62の外部実装面62Aに封止樹脂54
が付着し、内部リード62とプリント基板の接合パッド
の半田不良が発生する。
【0005】また、図6(A)、(B)、(C)に示
すQFN型の半導体装置70のように、支持枠71に連
結されている内部リード72の先端部と半導体素子73
を搭載するための半導体素子搭載部74の高さが異なる
半導体素子搭載ユニットフレーム78の場合は、内部リ
ード72の外部実装面72Aが曲げ加工によって形成さ
れるため、曲げ加工時の引っ張り応力により、内部リー
ド72の封止樹脂54との境界部に位置する箇所は曲
面、すなわちR部72Bが形成される。このため、樹脂
封止の際、内部リード72の封止樹脂54との境界部に
位置するR部72Bと下型パッティング面53Aとの間
に隙間G2が生じ、更に封止樹脂54が流入して、図6
(B)に示すように、R部72Bが矢印D4の方向に持
ち上げられ、内部リード72の外部実装面72Aに封止
樹脂54が付着し、内部リード72とプリント基板の接
合パッドの半田不良が発生する。本発明はかかる事情に
鑑みてなされたもので、内部リードの外部実装面への封
止樹脂の流れ出しを防止し、内部リードとプリント基板
の接合パッドの半田不良を防いで実装不良を低減できる
半導体装置の製造方法を提供することを目的とする。
【0006】
【課題を解決するための手段】前記目的に沿う本発明に
係る半導体装置の製造方法は、半導体素子搭載ユニット
フレームを、複数の封止樹脂充填キャビティ及びその周
囲に形成された上型パッティング面を備えた上型と、前
記上型パッティング面に当接する部分に該上型パッティ
ング面より幅狭で突出する微小高さの環状突起を有する
下型パッティング面を備えた下型との組み合わせからな
る片面樹脂封止金型内に載置し、前記上型パッティング
面と下型パッティング面とで前記半導体素子搭載ユニッ
トフレームを押圧固定して内部リードの外部実装面を下
方に押し付けた状態で、前記封止樹脂充填キャビィティ
内に封止樹脂を注入して複数の半導体装置を形成し、前
記外部実装面が前記封止樹脂の底面部位に露出した半導
体パッケージユニットを製造する。このような製造方法
により、上型パッティング面のパッティング領域及び下
型パッティング面のパッティング領域が半導体素子搭載
ユニットフレームの内部リードの上面及び下面を圧接す
ると、下型パッティング面の上型パッティング面に接す
る部分に上型パッティング面より幅狭で突出する微小高
さの環状突起を有するので、環状突起の外側の内部リー
ドが押し下げられて、封止樹脂充填キャビティ内の内部
リード先端部と下型パッティング面との境界が密着し、
封止樹脂が流入する隙間は生じない。また、内部リード
の封止樹脂との境界部に位置する箇所にR部が形成され
る場合についても、同様に封止樹脂充填キャビティ内の
内部リード先端部と下型パッティング面との境界が密着
し、封止樹脂が流入する隙間は生じない。
【0007】ここで、それぞれの前記内部リードは、前
記上型パッティング面の領域内で支持枠に連接する部分
の前記下型パッティング面に対面する側に、V字状の折
り曲げ溝を形成してもよい。この場合、上型パッティン
グ面に内部リードが押しつけられると、内部リードの先
端部分がV字状の折り曲げ溝で折れ曲がり、内部リード
の外部実装面がより強く下型パッティング面に密着し、
この部分に封止樹脂が入り込む余地がなくなる。また、
前記封止樹脂の注入は、封止樹脂充填キャビティの中央
上面側から注入するようにしてもよい。この場合、内部
リード、半導体素子搭載部、半導体素子等の部品が封止
樹脂充填キャビティの中の底面近辺に載置された状態で
封止樹脂を注入するので、封止樹脂充填キャビティの中
央上面側から注入することにより、封止樹脂の流入圧力
が各部品に均一に加わり、半導体装置の品質が安定す
る。また、前記樹脂封止工程で形成された半導体パッケ
ージユニットの裏面側に露出した外部実装面を除く所要
部分に、絶縁被膜層を形成してもよい。この場合、内部
リード間及び外部実装面とプリント基板のプリント配線
との間の電気的絶縁と酸化防止が確実にできる。また、
露出した前記内部リードの外部実装面にソルダーボール
又は半田材料等からなる突起部のバンプを形成してもよ
い。この場合、内部リードの外部実装面の全面にわたっ
て確実に半田を載せることができ、半田不良を防ぐこと
ができる。
【0008】
【発明の実施の形態】続いて、添付した図面を参照しつ
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図1(A)、(B)、
(C)はそれぞれ本発明の第1の実施の形態に係る半導
体装置の製造方法の樹脂封止工程を示す側断面図、同樹
脂封止工程でのリード部分の拡大側断面図、同半導体パ
ッケージ分離工程を示す側断面図、図2(A)、
(B)、(C)はそれぞれ本発明の第1の実施の形態に
係る半導体装置の製造方法の形状加工工程を示す平面
図、同形状加工工程を示す側断面図、同半導体素子搭載
工程を示す側断面図、図3(A)、(B)、(C)はそ
れぞれ本発明の第2の実施の形態に係る半導体装置の製
造方法の樹脂封止工程を示す側断面図、同樹脂封止工程
でのリード部分の拡大側断面図、同半導体パッケージ分
離工程後の状態を示す側断面図、図4(A)、(B)は
それぞれ本発明の第3の実施の形態に係る半導体装置の
製造方法の樹脂封止工程を示す側断面図、同半導体パッ
ケージを示す側断面図である。
【0009】図1(A)、(B)、(C)、図2
(A)、(B)、(C)に示すように、本発明の第1の
実施の形態に係る半導体装置の製造方法は、SON型の
半導体装置を例に取り上げ、次に説明する工程の順序で
進める。 まず、形状加工工程で、図2(A)、(B)に示すよ
うに、銅系合金や鉄系合金などの金属条材からエッチン
グ加工又はプレス加工によって、半導体素子搭載部12
とその周辺に配列された内部リード11とこれを支持す
る支持枠13を備えた導体回路パターン14を形成し、
その導体回路パターン14が数個、一体的に連接した導
体回路ユニット15を形成する。 半導体素子搭載工程では、図2(C)に示すように、
前記形状加工工程で形成された導体回路ユニット15の
各半導体素子搭載部12に半導体素子16をAgペース
トなどの接着剤によって固着・搭載し、半導体素子16
のパッド部と対応する内部リード11の先端部をボンデ
ィングワイヤ17によって接続して電気的導通回路を形
成する半導体素子搭載ユニットフレーム18を構成す
る。
【0010】樹脂封止工程では、図1(A)に示すよ
うに、半導体装置10(図1(C)参照)を形成する片
面樹脂封止金型20を準備する。図1(A)、(B)に
示すように、この片面樹脂封止金型20は、上型20A
と下型20Bとの組み合わせで構成されている。上型2
0Aは、エポキシ樹脂などの耐熱性の高い封止樹脂21
を充填する空間を形成する封止樹脂充填キャビティ22
及びその周囲に形成された上型パッティング面23を備
えると共に、封止樹脂充填キャビティ22の側面部には
図示しない樹脂注入口が設けられている。なお、図1
(A)に示すように、封止樹脂充填キャビティ22の上
方に樹脂注入口22Aを設けることもできる。下型20
Bは、上型パッティング面23に当接する下型パッティ
ング面24に、上型パッティング面23の第1のパッテ
ィング領域23Aより幅狭の第2のパッティング領域2
5Aが突出する、例えば0.01〜0.3mm程度の微
小高さの環状突起25を備えている。ここで、半導体素
子搭載ユニットフレーム18を片面樹脂封止金型20内
に載置し、上型パッティング面23と下型パッティング
面24とで半導体素子搭載ユニットフレーム18を押圧
固定して、図1(B)に示すように、内部リード11の
外部実装面11Aを下方に押し付けた状態で、封止樹脂
充填キャビティ22の中央上面側に設けた樹脂注入口2
2Aから封止樹脂充填キャビティ22内に封止樹脂21
を注入し、外部実装面11Aが封止樹脂21の底面部位
26に露出した半導体パッケージユニット27を製造す
る。 半導体パッケージ分離工程では、図1(C)に示すよ
うに、前記樹脂封止工程で形成された半導体パッケージ
ユニット27の樹脂封止領域である外周面から外側に突
出した内部リード11を、各半導体パッケージユニット
27の外周辺部の、図1(C)に一点鎖線で示す切断面
Cで半導体装置10を個々に分離形成し、半導体装置1
0の製造工程を終了する。
【0011】ここで、この半導体装置の製造方法によ
り、封止樹脂21の外部実装面11Aへの流入を防ぐ作
用について説明する。片面樹脂封止金型20は、上型パ
ッティング面23が支持枠13を介して当接する下型パ
ッティング面24に、上型パッティング面23の第1の
パッティング領域23Aより幅狭の第2のパッティング
領域25Aで突出する微小高さの環状突起25を有す
る。上型パッティング面23及び下型パッティング面2
4によって半導体素子搭載ユニットフレーム18の内部
リード11の上面及び下面を圧接する。すなわち、上型
パッティング面23の第1のパッティング領域23Aで
支持枠13と共に支持枠13に連結されている内部リー
ド11を下型パッティング面24に設けた環状突起25
の第2のパッティング領域25Aに押しつける。そうす
ると、第1のパッティング領域23Aの第2のパッティ
ング領域25Aより広い部分によって、内部リード11
の変形を極端に拡大して表現した図1(B)に示すよう
に、環状突起25の外側に出ている内部リード11が矢
印D1の方向に押し下げられて、封止樹脂充填キャビテ
ィ22内の内部リード11の下面に形成される外部実装
面11Aと下型パッティング面24との境界が密着し、
外部実装面11Aへ封止樹脂21が流入する隙間は生じ
なくなる。
【0012】図3(A)、(B)、(C)に示すよう
に、本発明の第2の実施の形態に係る半導体装置の製造
方法は、QFN型の半導体装置に適用した場合である。
なお、製造工程及び片面樹脂封止金型の構造は前記第1
の実施の形態に係る半導体装置の製造方法で説明した内
容と略同じであり、同一の構成については同一の符号を
付して、詳しい説明は省略する。異なるのは、半導体装
置30は形状加工工程で、半導体素子搭載部32とその
周辺に配列された内部リード31とこれを支持する支持
枠33をエッチング加工又はプレス加工によって導体回
路パターン34を形成する際、半導体素子搭載部32を
内部リード31に対して上方に変位させると共に、内部
リード31の一端部のワイヤボンディング面31Aをプ
レスによる曲げ加工などにより半導体素子36に近い高
さになるように変形させてある。導体回路パターン34
は数個を一体的に連接した導体回路ユニット35を形成
し、半導体素子搭載工程では、導体回路ユニット35の
各半導体素子搭載部32に半導体素子36を固着・搭載
し、半導体素子36のパッド部と対応する内部リード3
1の先端部をボンディングワイヤ37によって接続して
電気的導通回路を形成する半導体素子搭載ユニットフレ
ーム38を構成する。このような方法により、上型パッ
ティング面23に設けた第1のパッティング領域23A
及び下型パッティング面24に設けた環状突起25の第
2のパッティング領域25Aが導体回路パターン34を
備えた半導体素子搭載ユニットフレーム38の内部リー
ド31の上面及び下面を圧接する。そうすると、内部リ
ード31の変形を極端に表現した図3(B)に示すよう
に、第1のパッティング領域23Aの第2のパッティン
グ領域25Aより広い部分によって、環状突起25の外
側に出ている内部リード31が矢印D2の方向に押し下
げられて、封止樹脂21との境界部に位置する箇所に形
成された内部リード31のR部31Bと下型パッティン
グ面24との境界が密着し、封止樹脂21が流入する隙
間は生じない。
【0013】図4(A)、(B)は本発明の第3の実施
の形態に係る半導体装置の製造方法を示し、その製造工
程及び片面樹脂封止金型の構造は前記第1の実施の形態
に係る半導体装置の製造方法で説明した内容と略同じで
あり、同一の構成については同一の符号を付して、詳し
い説明は省略する。異なるのは、半導体装置40は形状
加工工程で、半導体素子46を搭載する半導体素子搭載
部42とその周辺に配列された内部リード41とこれを
支持する支持枠43をエッチング加工又はプレス加工に
よって導体回路パターン45を形成する際、それぞれの
内部リード41は、上型パッテング面23の領域内で支
持枠43に連接する内部リード41の下型パッティング
面24に対面する側に、V字状の折り曲げ溝44を形成
してある。この場合、上型パッティング面23に内部リ
ード41が押しつけられると、内部リード41の先端部
分がV字状の折り曲げ溝44で折れ曲がり、内部リード
41の外部実装面41Aがより強く下型パッティング面
24に密着し、この部分に封止樹脂21が入り込む余地
がなくなる。
【0014】なお、本発明の第3の実施の形態に係る半
導体装置40で用いたV字状の折り曲げ溝44を有する
内部リード41の形態を、第2の実施の形態に適用する
こともできる。また、本発明の前記第1〜3の実施の形
態において、樹脂封止工程の次に、樹脂封止工程で形成
された半導体パッケージユニットの裏面側に露出した内
部リードの外部実装面を除く所要部分に、絶縁被膜層を
形成する絶縁皮膜層形成工程を設けてもよい。この場
合、内部リード間及び外部実装面とプリント基板のプリ
ント配線との間の電気的絶縁と酸化防止が確実にでき
る。また、絶縁皮膜層形成工程の次に、露出した内部リ
ードの外部実装面にソルダーボール又は半田材料等から
なる突起部のバンプを形成する外部接続端子形成工程を
設けてもよい。この場合、内部リードの外部実装面の全
面にわたって確実に半田を載せることができ、半田不良
を防ぐことができる。
【0015】
【発明の効果】請求項1〜5記載の半導体装置の製造方
法は、片面樹脂封止金型の下型パッティング面に、上型
パッティング面が当接する部分に上型パッティング面よ
り幅狭で突出する微小高さの環状突起を有するので、上
型パッティング面及び下型パッティング面が半導体素子
搭載ユニットフレームの内部リードの上面及び下面を圧
接すると、環状突起の外側の内部リードが押し下げられ
て、封止樹脂充填キャビティ内の内部リードの裏側と下
型パッティング面との境界が密着し、封止樹脂が流入す
る隙間は生じない。また、内部リードの封止樹脂との境
界部に位置する箇所にR部が形成される場合について
も、同様に封止樹脂充填キャビティ内の内部リードの裏
側と下型パッティング面との境界が密着し、封止樹脂が
流入する隙間は生じない。従って、内部リードとプリン
ト基板の接合パッドの半田不良を防ぎ、実装不良を低減
できる。特に、請求項2記載の半導体装置の製造方法
は、それぞれの内部リードは、上型パッテング面の領域
内で支持枠に連接する部分の下型パッテング面に対面す
る側に、V字状の折り曲げ溝を形成してあるので、上型
パッティング面に内部リードが押しつけられると、内部
リードの先端部分がV字状の折り曲げ溝で折れ曲がり、
内部リードの下面がより強く下型パッティング面に密着
し、この部分に封止樹脂が入り込む余地がなくなり、内
部リードの外部実装面への封止樹脂の流入を防ぐことが
できる。請求項3記載の半導体装置の製造方法は、封止
樹脂の注入は、封止樹脂充填キャビティの中央上面側か
ら注入するようにしてあるので、内部リード、半導体搭
載部、半導体素子等の部品に封止樹脂の流入圧力が均一
に加わり、半導体装置の品質が安定する。請求項4記載
の半導体装置の製造方法は、樹脂封止工程で形成された
半導体パッケージユニットの裏面側に露出した外部実装
面を除く所要部分に、絶縁被膜層を形成してあるので、
内部リード間及び外部実装面とプリント基板のプリント
配線との間の電気的絶縁と酸化防止が確実にできる。請
求項5記載の半導体装置の製造方法は、露出した内部リ
ードの外部実装面にソルダーボール又は半田材料等から
なる突起部のバンプを形成してあるので、内部リードの
外部実装面の全面にわたって確実に半田を載せることが
でき、半田不良を防ぐことができる。
【図面の簡単な説明】
【図1】(A)、(B)、(C)はそれぞれ本発明の第
1の実施の形態に係る半導体装置の製造方法の樹脂封止
工程を示す側断面図、同樹脂封止工程でのリード部分の
拡大側断面図、同半導体パッケージ分離工程を示す側断
面図である。
【図2】(A)、(B)、(C)はそれぞれ本発明の第
1の実施の形態に係る半導体装置の製造方法の形状加工
工程を示す平面図、同形状加工工程を示す側断面図、同
半導体素子搭載工程を示す側断面図である。
【図3】(A)、(B)、(C)はそれぞれ本発明の第
2の実施の形態に係る半導体装置の製造方法の樹脂封止
工程を示す側断面図、同樹脂封止工程でのリード部分の
拡大側断面図、同半導体パッケージ分離工程後の状態を
示す側断面図である。
【図4】(A)、(B)はそれぞれ本発明の第3の実施
の形態に係る半導体装置の製造方法の樹脂封止工程を示
す側断面図、同半導体パッケージ分離工程後の状態を示
す側断面図である。
【図5】(A)、(B)、(C)はそれぞれ従来の実施
の形態に係るSON型の半導体装置の製造方法の樹脂封
止工程を示す側断面図、同半導体パッケージ分離工程を
示す側断面図、同樹脂封止工程でのリード部分の拡大側
断面図である。
【図6】(A)、(B)、(C)はそれぞれ従来の実施
の形態に係るQFN型の半導体装置の製造方法の樹脂封
止工程を示す側断面図、同樹脂封止工程でのリード部分
の拡大側断面図、同半導体パッケージ分離工程後の状態
を示す側断面図である。
【符号の説明】
10 半導体装置 11 内部リー
ド 11A 外部実装面 12 半導体素
子搭載部 13 支持枠 14 導体回路
パターン 15 導体回路ユニット 16 半導体素
子 17 ボンディングワイヤ 18 半導体素子搭載ユニットフレーム 20 片面樹脂封止金型 20A 上型 20B 下型 21 封止樹脂 22 封止樹脂充填キャビティ 22A 樹脂注
入口 23 上型パッティング面 23A 第1の
パッティング領域 24 下型パッティング面 25 環状突起 25A 第2のパッティング領域 26 底面部位 27 半導体パッケージユニット 30 半導体装
置 31 内部リード 31A ワイヤ
ボンディング面 31B R部 32 半導体素
子搭載部 33 支持枠 34 半導体回
路パターン 35 導体回路ユニット 36 半導体素
子 37 ボンディングワイヤ 38 半導体素子搭載ユニットフレーム 40 半導体装置 41 内部リー
ド 41A 外部実装面 42 半導体素
子搭載部 43 支持枠 44 折り曲げ
溝 45 導体回路パターン 46 半導体素

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置の封止樹脂の底面周囲に内部
    リードの外部実装面が露出した樹脂封止型半導体装置の
    製造方法であって、 金属条材からエッチング加工及び/又はプレス加工によ
    って、半導体素子搭載部とその周辺に配列された前記内
    部リードとこれを支持する支持枠を備えた導体回路パタ
    ーンを複数連接した導体回路ユニットを形成する形状加
    工工程と、 前記形状加工工程で形成された前記導体回路ユニットの
    各半導体素子搭載部に半導体素子を搭載し、該半導体素
    子のパッド部と対応する前記内部リードの先端部を接続
    して電気的導通回路を形成する半導体素子搭載ユニット
    フレームを形成する半導体素子搭載工程と、 前記半導体素子搭載工程で製造された半導体素子搭載ユ
    ニットフレームを、複数の封止樹脂充填キャビティ及び
    その周囲に形成された上型パッティング面を備えた上型
    と、前記上型パッティング面に当接する部分に該上型パ
    ッティング面より幅狭で突出する微小高さの環状突起を
    有する下型パッティング面を備えた下型との組み合わせ
    からなる片面樹脂封止金型内に載置し、前記上型パッテ
    ィング面と下型パッティング面とで前記半導体素子搭載
    ユニットフレームを押圧固定して前記内部リードの外部
    実装面を下方に押し付けた状態で、前記封止樹脂充填キ
    ャビィティ内に前記封止樹脂を注入して複数の前記半導
    体装置を形成し、前記外部実装面が前記封止樹脂の底面
    部位に露出した半導体パッケージユニットを製造する樹
    脂封止工程と、 前記樹脂封止工程で形成された半導体パッケージユニッ
    トの樹脂封止領域から外側に突出した前記内部リード
    を、前記各半導体装置の外周辺部で前記半導体装置を個
    々に分離形成する半導体パッケージ分離工程とを有する
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項2】 請求項1記載の半導体装置の製造方法に
    いて、前記形状加工工程で、それぞれの前記内部リード
    が、前記上型パッティング面の領域内で前記支持枠に連
    接する部分の前記下型パッティング面に対面する側に、
    V字状の折り曲げ溝を形成することを特徴とする半導体
    装置の製造方法。
  3. 【請求項3】 請求項1又は2記載の半導体装置の製造
    方法において、前記樹脂封止工程での、前記封止樹脂の
    注入は、前記封止樹脂充填キャビティの中央上面側から
    注入することを特徴とする半導体装置の製造方法。
  4. 【請求項4】 請求項1〜3のいずれか1項に記載の半
    導体装置の製造方法において、前記樹脂封止工程の次
    に、該樹脂封止工程で形成された半導体パッケージユニ
    ットの裏面側に露出した外部実装面を除く所要部分に、
    絶縁被膜層を形成する絶縁層形成工程を設けたことを特
    徴とする半導体装置の製造方法。 【記求項5】 請求項4記載の半導体装置の製造方法に
    おいて、前記絶縁層形成工程の次に、露出した前記内部
    リードの外部実装面にソルダーボール又はバンプを形成
    する外部接続端子形成工程を設けたことを特徴とする半
    導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
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JP2005093823A (ja) * 2003-09-18 2005-04-07 Asahi Kasei Electronics Co Ltd 磁電変換素子
CN1299341C (zh) * 2003-04-08 2007-02-07 株式会社电装 树脂密封半导体器件、树脂密封的方法和成型模具

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CN1299341C (zh) * 2003-04-08 2007-02-07 株式会社电装 树脂密封半导体器件、树脂密封的方法和成型模具
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