JP2000058669A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JP2000058669A JP2000058669A JP10219956A JP21995698A JP2000058669A JP 2000058669 A JP2000058669 A JP 2000058669A JP 10219956 A JP10219956 A JP 10219956A JP 21995698 A JP21995698 A JP 21995698A JP 2000058669 A JP2000058669 A JP 2000058669A
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Abstract
(57)【要約】
【課題】 しきい値電圧のばらつきを抑制しつつ、相異
なるしきい値電圧を有する２つのＭＯＳトランジスタを
共通の基板に形成する製造方法を提供する。 【解決手段】 高しきい値電圧の第１ＭＯＳトランジス
タを形成するための第１トランジスタ形成領域１と、低
しきい値電圧の第２ＭＯＳトランジスタを形成するため
の第２トランジスタ形成領域２との上に、第１回目の熱
処理を行なって第１の熱酸化膜１０を形成した後、その
上にＣＶＤ酸化膜１１を積層する。この積層膜のうち第
２トランジスタ形成領域２の部分を選択的に除去した
後、第２回目の熱酸化を行なって、第２ＭＯＳトランジ
スタのゲート絶縁膜１３を形成すると同時に、第１ＭＯ
Ｓトランジスタのゲート絶縁膜１２のうちの第２の熱酸
化膜１３ａを形成する。第１ＭＯＳトランジスタのゲー
ト絶縁膜１２のＶｇ−Ｉｄ特性が良好となりしきい値電
圧のばらつきが抑制される。
なるしきい値電圧を有する２つのＭＯＳトランジスタを
共通の基板に形成する製造方法を提供する。 【解決手段】 高しきい値電圧の第１ＭＯＳトランジス
タを形成するための第１トランジスタ形成領域１と、低
しきい値電圧の第２ＭＯＳトランジスタを形成するため
の第２トランジスタ形成領域２との上に、第１回目の熱
処理を行なって第１の熱酸化膜１０を形成した後、その
上にＣＶＤ酸化膜１１を積層する。この積層膜のうち第
２トランジスタ形成領域２の部分を選択的に除去した
後、第２回目の熱酸化を行なって、第２ＭＯＳトランジ
スタのゲート絶縁膜１３を形成すると同時に、第１ＭＯ
Ｓトランジスタのゲート絶縁膜１２のうちの第２の熱酸
化膜１３ａを形成する。第１ＭＯＳトランジスタのゲー
ト絶縁膜１２のＶｇ−Ｉｄ特性が良好となりしきい値電
圧のばらつきが抑制される。
Description
【０００１】
【発明の属する技術分野】この発明は、相異なるしきい
値電圧を有する２種類のＭＯＳＦＥＴを搭載した半導体
集積回路等の半導体装置に係り、特に不揮発性メモリセ
ルを含むものの製造方法に関するものである。
値電圧を有する２種類のＭＯＳＦＥＴを搭載した半導体
集積回路等の半導体装置に係り、特に不揮発性メモリセ
ルを含むものの製造方法に関するものである。
【０００２】
【従来の技術】通常、不揮発性メモリを搭載した半導体
集積回路は、不揮発性メモリセル領域と周辺回路領域と
を備えており、周辺回路領域には、相異なるしきい値電
圧を有する複数種類のＭＯＳトランジスタが配設され
る。
集積回路は、不揮発性メモリセル領域と周辺回路領域と
を備えており、周辺回路領域には、相異なるしきい値電
圧を有する複数種類のＭＯＳトランジスタが配設され
る。
【０００３】図３（ａ）−（ｃ）及び図４（ａ），
（ｂ）は、従来の不揮発性メモリを搭載した半導体集積
回路の製造工程の一例を示す断面図である。
（ｂ）は、従来の不揮発性メモリを搭載した半導体集積
回路の製造工程の一例を示す断面図である。
【０００４】図３（ａ）−（ｃ）及び図４（ａ），
（ｂ）において、１００はＳｉ基板、１０１は高しきい
値電圧を有する第１ＭＯＳトランジスタを形成するため
の第１トランジスタ形成領域、１０２は低しきい値電圧
を有する第２ＭＯＳトランジスタを形成するための第２
トランジスタ形成領域、１０３は不揮発性メモリセル形
成領域、１０４は素子分離用絶縁膜、１０５はトンネル
酸化膜、１０６はフローティングゲート電極、１０７は
ボトム酸化膜、１０８は中間窒化膜、１０９はＣＶＤ及
び熱処理により形成された第１の酸化膜、１１０はレジ
ストマスク、１１１は第１ＭＯＳトランジスタのゲート
絶縁膜、１１２は第２ＭＯＳトランジスタのゲート絶縁
膜、１１３はＯＮＯ膜のトップ酸化膜、１１４は第１Ｍ
ＯＳトランジスタのゲート電極、１１５は第２ＭＯＳト
ランジスタのゲート電極、１１６はコントロールゲート
電極をそれぞれ示している。
（ｂ）において、１００はＳｉ基板、１０１は高しきい
値電圧を有する第１ＭＯＳトランジスタを形成するため
の第１トランジスタ形成領域、１０２は低しきい値電圧
を有する第２ＭＯＳトランジスタを形成するための第２
トランジスタ形成領域、１０３は不揮発性メモリセル形
成領域、１０４は素子分離用絶縁膜、１０５はトンネル
酸化膜、１０６はフローティングゲート電極、１０７は
ボトム酸化膜、１０８は中間窒化膜、１０９はＣＶＤ及
び熱処理により形成された第１の酸化膜、１１０はレジ
ストマスク、１１１は第１ＭＯＳトランジスタのゲート
絶縁膜、１１２は第２ＭＯＳトランジスタのゲート絶縁
膜、１１３はＯＮＯ膜のトップ酸化膜、１１４は第１Ｍ
ＯＳトランジスタのゲート電極、１１５は第２ＭＯＳト
ランジスタのゲート電極、１１６はコントロールゲート
電極をそれぞれ示している。
【０００５】まず、図３（ａ）に示す工程で、Ｓｉ基板
１００を、第１トランジスタ形成領域１０１、第２トラ
ンジスタ形成領域１０２、不揮発性メモリセル形成領域
１０３に区画するための素子分離用絶縁膜１０４を形成
し、不揮発性メモリセル形成領域１０３に、トンネル酸
化膜１０５、フローティングゲート電極１０６、ＯＮＯ
膜のボトム酸化膜１０７、ＯＮＯ膜の中間窒化膜１０８
を順次積層して形成する。
１００を、第１トランジスタ形成領域１０１、第２トラ
ンジスタ形成領域１０２、不揮発性メモリセル形成領域
１０３に区画するための素子分離用絶縁膜１０４を形成
し、不揮発性メモリセル形成領域１０３に、トンネル酸
化膜１０５、フローティングゲート電極１０６、ＯＮＯ
膜のボトム酸化膜１０７、ＯＮＯ膜の中間窒化膜１０８
を順次積層して形成する。
【０００６】次に、図３（ｂ）に示す工程で、ＣＶＤ法
を用いて、厚みが約６ｎｍのＨＴＯ膜を形成した後、熱
酸化を行って厚みが約１５ｎｍの熱酸化膜を形成し、こ
れらの積層膜からなる第１の酸化膜１０９を形成する。
を用いて、厚みが約６ｎｍのＨＴＯ膜を形成した後、熱
酸化を行って厚みが約１５ｎｍの熱酸化膜を形成し、こ
れらの積層膜からなる第１の酸化膜１０９を形成する。
【０００７】次に、図３（ｃ）に示す工程で、第２トラ
ンジスタ形成領域１０２を開口したレジストマスク１１
０を形成し、このレジストマスク１１０を用いてエッチ
ングを行なって、第１の酸化膜１０９のうち第２トラン
ジスタ形成領域１０２上にある部分だけを選択的に除去
する。
ンジスタ形成領域１０２を開口したレジストマスク１１
０を形成し、このレジストマスク１１０を用いてエッチ
ングを行なって、第１の酸化膜１０９のうち第２トラン
ジスタ形成領域１０２上にある部分だけを選択的に除去
する。
【０００８】次に、図４（ａ）に示す工程で、熱酸化処
理により、第２トランジスタ形成領域１０２上に、厚み
が約５ｎｍのゲート絶縁膜１１２を形成する。このと
き、同時に、第１トランジスタ形成領域１０１における
第１の酸化膜１０９と基板面との間にも厚みが約２ｎｍ
の第２の酸化膜１１２ａが形成される。また、不揮発性
メモリセル形成領域１０３においてはＯＮＯ膜の窒化膜
１０８が酸化されてトップ酸化膜１１３が形成される。
その結果、第１トランジスタ形成領域１０１には、第２
の酸化膜１１２ａと第１の酸化膜１０９の積層膜からな
るゲート絶縁膜１１１が形成される。ただし、第１トラ
ンジスタ形成領域１０１において、２回目の熱酸化処理
を行なう前に基板の酸洗浄，炉前洗浄などを施す際に、
第１の酸化膜１０９の厚みの膜減りが生じるので、最終
的なゲート絶縁膜１１１の厚みは、約１５ｎｍとなって
いる。
理により、第２トランジスタ形成領域１０２上に、厚み
が約５ｎｍのゲート絶縁膜１１２を形成する。このと
き、同時に、第１トランジスタ形成領域１０１における
第１の酸化膜１０９と基板面との間にも厚みが約２ｎｍ
の第２の酸化膜１１２ａが形成される。また、不揮発性
メモリセル形成領域１０３においてはＯＮＯ膜の窒化膜
１０８が酸化されてトップ酸化膜１１３が形成される。
その結果、第１トランジスタ形成領域１０１には、第２
の酸化膜１１２ａと第１の酸化膜１０９の積層膜からな
るゲート絶縁膜１１１が形成される。ただし、第１トラ
ンジスタ形成領域１０１において、２回目の熱酸化処理
を行なう前に基板の酸洗浄，炉前洗浄などを施す際に、
第１の酸化膜１０９の厚みの膜減りが生じるので、最終
的なゲート絶縁膜１１１の厚みは、約１５ｎｍとなって
いる。
【０００９】次に、図４（ｂ）に示す工程で、基板上に
ポリシリコン膜を堆積した後、これをパターニングし
て、第１ＭＯＳトランジスタのゲート電極１１４と、第
２ＭＯＳトランジスタのゲート電極１１５と、不揮発性
メモリセルのコントロールゲート電極１１６とを形成す
る。
ポリシリコン膜を堆積した後、これをパターニングし
て、第１ＭＯＳトランジスタのゲート電極１１４と、第
２ＭＯＳトランジスタのゲート電極１１５と、不揮発性
メモリセルのコントロールゲート電極１１６とを形成す
る。
【００１０】すなわち、高しきい値電圧を有する第１Ｍ
ＯＳトランジスタは、第１の酸化膜１０９と第２の酸化
膜１１２ａとの積層膜からなる厚みが約１５ｎｍの厚い
ゲート絶縁膜１１１を有し、低しきい値電圧を有する第
２ＭＯＳトランジスタは、２回目の熱酸化処理によって
形成された酸化膜のみからなる厚みが約５ｎｍの薄いゲ
ート絶縁膜１１２を有している。このようなゲート絶縁
膜の厚みの差によって、互いに異なるしきい値電圧で動
作する２種類のトランジスタを周辺回路に配置するよう
に構成されている。
ＯＳトランジスタは、第１の酸化膜１０９と第２の酸化
膜１１２ａとの積層膜からなる厚みが約１５ｎｍの厚い
ゲート絶縁膜１１１を有し、低しきい値電圧を有する第
２ＭＯＳトランジスタは、２回目の熱酸化処理によって
形成された酸化膜のみからなる厚みが約５ｎｍの薄いゲ
ート絶縁膜１１２を有している。このようなゲート絶縁
膜の厚みの差によって、互いに異なるしきい値電圧で動
作する２種類のトランジスタを周辺回路に配置するよう
に構成されている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性メモリセルを有する半導体装置において
は、以下のような問題があった。
来の不揮発性メモリセルを有する半導体装置において
は、以下のような問題があった。
【００１２】厚膜のゲート絶縁膜１１１を有する第１の
トランジスタ形成領域１０１で、しきい値電圧のばらつ
き発生するという問題があった。
トランジスタ形成領域１０１で、しきい値電圧のばらつ
き発生するという問題があった。
【００１３】しかし、この原因だけでは説明のつかない
ばらつきもあるので、さらに、実験を行なった結果、以
下のようなデータが得られた。
ばらつきもあるので、さらに、実験を行なった結果、以
下のようなデータが得られた。
【００１４】図５（ｂ）は、上記従来の高しきい値電圧
側の第２ＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す図
である。同図には、基板電位Ｖsub をパラメータにとっ
て、５種類の基板電位Ｖsub についてのＶｇ−Ｉｄ特性
が示されている。ここで、同図に示すように、一部にハ
ンプが現れており、特にハンプの目立たない基板電位Ｖ
sub ＝０（実使用電位）のサンプルにおいても、微分特
性を調べるとハンプが生じていることがわかった。
側の第２ＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す図
である。同図には、基板電位Ｖsub をパラメータにとっ
て、５種類の基板電位Ｖsub についてのＶｇ−Ｉｄ特性
が示されている。ここで、同図に示すように、一部にハ
ンプが現れており、特にハンプの目立たない基板電位Ｖ
sub ＝０（実使用電位）のサンプルにおいても、微分特
性を調べるとハンプが生じていることがわかった。
【００１５】このようなハンプは生じる原因は必ずしも
明らかにはなっていないが、以下のような原因によるも
のと一応推定されている。
明らかにはなっていないが、以下のような原因によるも
のと一応推定されている。
【００１６】すなわち、図４（ａ）に示す工程で、熱酸
化を行って第１ＭＯＳトランジスタ１０１の第２の酸化
膜１１２ａを形成する際、第１トランジスタ形成領域１
０１の素子分離用絶縁膜１０４領との境界部で局所的な
第２の酸化膜１１２ａ端部の薄膜化が生じる。その結
果、両端部分に他の部分よりも低いしきい値電圧を有す
る別のトランジスタ（いわゆるエッジトランジスタ）が
作動する。これにより、Ｖｇ−Ｉｄ特性のハンプが発生
しているものと思われる。また、ゲート絶縁膜１１１の
耐圧劣化・信頼性劣化、さらに境界部の形状に起因した
電界集中が起こることによっても、しきい値電圧のばら
つきが生じるものと思われる。
化を行って第１ＭＯＳトランジスタ１０１の第２の酸化
膜１１２ａを形成する際、第１トランジスタ形成領域１
０１の素子分離用絶縁膜１０４領との境界部で局所的な
第２の酸化膜１１２ａ端部の薄膜化が生じる。その結
果、両端部分に他の部分よりも低いしきい値電圧を有す
る別のトランジスタ（いわゆるエッジトランジスタ）が
作動する。これにより、Ｖｇ−Ｉｄ特性のハンプが発生
しているものと思われる。また、ゲート絶縁膜１１１の
耐圧劣化・信頼性劣化、さらに境界部の形状に起因した
電界集中が起こることによっても、しきい値電圧のばら
つきが生じるものと思われる。
【００１７】本発明は、斯かる点に鑑みてなされたもの
であり、その目的は、ゲート絶縁膜の厚みを変えること
により、しきい値電圧が互いに異なる２つのＭＯＳトラ
ンジスタを共通の半導体基板上に形成するようにした半
導体装置の製造方法において、高しきい値電圧ＭＯＳト
ランジスタのＶｇ−Ｉｄ特性を改善するための工程を確
立することにより、高しきい値電圧ＭＯＳトランジスタ
のしきい値電圧の安定化を図ることにある。
であり、その目的は、ゲート絶縁膜の厚みを変えること
により、しきい値電圧が互いに異なる２つのＭＯＳトラ
ンジスタを共通の半導体基板上に形成するようにした半
導体装置の製造方法において、高しきい値電圧ＭＯＳト
ランジスタのＶｇ−Ｉｄ特性を改善するための工程を確
立することにより、高しきい値電圧ＭＯＳトランジスタ
のしきい値電圧の安定化を図ることにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、相異なるしきい値電圧を有す
る２つのＭＯＳトランジスタをゲート絶縁膜の厚みを変
えることにより実現するとともに、先に熱酸化膜を形成
した後、ＣＶＤ酸化膜を積層して、その後、薄い方のゲ
ート絶縁膜を有するＭＯＳトランジスタの熱酸化と同時
に、厚い方のゲート絶縁膜を有するＭＯＳトランジスタ
の熱酸化膜を積層することにある。
に本発明が講じた手段は、相異なるしきい値電圧を有す
る２つのＭＯＳトランジスタをゲート絶縁膜の厚みを変
えることにより実現するとともに、先に熱酸化膜を形成
した後、ＣＶＤ酸化膜を積層して、その後、薄い方のゲ
ート絶縁膜を有するＭＯＳトランジスタの熱酸化と同時
に、厚い方のゲート絶縁膜を有するＭＯＳトランジスタ
の熱酸化膜を積層することにある。
【００１９】本発明の半導体装置の製造方法は、第１Ｍ
ＯＳトランジスタと該第１ＭＯＳトランジスタよりも低
いしきい値電圧を有する第２ＭＯＳトランジスタとを共
通の半導体基板上に有する半導体装置の製造方法であっ
て、半導体基板の上面に、上記第１ＭＯＳトランジスタ
を形成するための第１領域と、上記第２ＭＯＳトランジ
スタを形成するための第２領域とを区画する素子分離領
域を形成する第１の工程と、第１回目の熱酸化を行っ
て、上記第１領域及び第２領域の上に第１の熱酸化膜を
形成する第２の工程と、ＣＶＤを行なって、上記第１の
熱酸化膜の上にＣＶＤ酸化膜を形成する第３の工程と、
上記第１の熱酸化膜及びＣＶＤ膜のうち上記第２領域に
ある部分のみを選択的に除去する第４の工程と、第２回
目の熱酸化を行って、上記第２領域には第２の熱酸化膜
からなる上記第２ＭＯＳトランジスタのゲート絶縁膜を
形成する一方、上記第１領域には、上記第１の熱酸化
膜，ＣＶＤ膜及び第２の熱酸化膜の積層膜からなるゲー
ト絶縁膜を形成する第５の工程と、上記第１及び第２の
領域における上記各ゲート絶縁膜の上にそれぞれゲート
電極を形成する第６の工程とを備えている。
ＯＳトランジスタと該第１ＭＯＳトランジスタよりも低
いしきい値電圧を有する第２ＭＯＳトランジスタとを共
通の半導体基板上に有する半導体装置の製造方法であっ
て、半導体基板の上面に、上記第１ＭＯＳトランジスタ
を形成するための第１領域と、上記第２ＭＯＳトランジ
スタを形成するための第２領域とを区画する素子分離領
域を形成する第１の工程と、第１回目の熱酸化を行っ
て、上記第１領域及び第２領域の上に第１の熱酸化膜を
形成する第２の工程と、ＣＶＤを行なって、上記第１の
熱酸化膜の上にＣＶＤ酸化膜を形成する第３の工程と、
上記第１の熱酸化膜及びＣＶＤ膜のうち上記第２領域に
ある部分のみを選択的に除去する第４の工程と、第２回
目の熱酸化を行って、上記第２領域には第２の熱酸化膜
からなる上記第２ＭＯＳトランジスタのゲート絶縁膜を
形成する一方、上記第１領域には、上記第１の熱酸化
膜，ＣＶＤ膜及び第２の熱酸化膜の積層膜からなるゲー
ト絶縁膜を形成する第５の工程と、上記第１及び第２の
領域における上記各ゲート絶縁膜の上にそれぞれゲート
電極を形成する第６の工程とを備えている。
【００２０】この方法により、第１ＭＯＳトランジスタ
のゲート絶縁膜の素子分離用絶縁膜との境界部での薄膜
化が抑制され、電界の集中を回避できることによるもの
と思われるが、第１ＭＯＳトランジスタのＶｇ−Ｉｄ特
性におけるハンプを解消し、しきい値電圧のばらつきを
抑制することができる。また、第１ＭＯＳトランジスタ
のゲート絶縁膜の耐圧の劣化や信頼性の劣化を抑制でき
ることによっても、しきい値電圧のばらつきを抑制する
ことができる。
のゲート絶縁膜の素子分離用絶縁膜との境界部での薄膜
化が抑制され、電界の集中を回避できることによるもの
と思われるが、第１ＭＯＳトランジスタのＶｇ−Ｉｄ特
性におけるハンプを解消し、しきい値電圧のばらつきを
抑制することができる。また、第１ＭＯＳトランジスタ
のゲート絶縁膜の耐圧の劣化や信頼性の劣化を抑制でき
ることによっても、しきい値電圧のばらつきを抑制する
ことができる。
【００２１】上記半導体装置の製造工程において、上記
第１の工程では、上記素子分離領域により、上記半導体
基板上に不揮発性メモリセルを形成するための第３の領
域をも区画し、上記第２の工程の前に、上記第３の領域
にトンネル絶縁膜及びフローティングゲート電極を形成
する工程と、上記フローティングゲート電極の上に少な
くとも酸化膜及び窒化膜を含む積層容量膜を形成する工
程とをさらに備え、上記第３の工程では、上記第３の領
域において上記積層容量膜の酸化膜を形成し、上記第５
の工程では、上記容量積層膜の上に不揮発性メモリセル
のコントロールゲート電極を形成することにより、ＯＮ
膜やＯＮＯ膜からなる積層容量膜を有する不揮発性メモ
リセルを共通の半導体基板上に形成するための製造工程
数を低減することができる。
第１の工程では、上記素子分離領域により、上記半導体
基板上に不揮発性メモリセルを形成するための第３の領
域をも区画し、上記第２の工程の前に、上記第３の領域
にトンネル絶縁膜及びフローティングゲート電極を形成
する工程と、上記フローティングゲート電極の上に少な
くとも酸化膜及び窒化膜を含む積層容量膜を形成する工
程とをさらに備え、上記第３の工程では、上記第３の領
域において上記積層容量膜の酸化膜を形成し、上記第５
の工程では、上記容量積層膜の上に不揮発性メモリセル
のコントロールゲート電極を形成することにより、ＯＮ
膜やＯＮＯ膜からなる積層容量膜を有する不揮発性メモ
リセルを共通の半導体基板上に形成するための製造工程
数を低減することができる。
【００２２】上記半導体装置の製造方法において、上記
第３の工程の後に、アニール処理を施す工程をさらに備
えることにより、ＣＶＤ酸化膜の緻密化を図ることがで
きる。
第３の工程の後に、アニール処理を施す工程をさらに備
えることにより、ＣＶＤ酸化膜の緻密化を図ることがで
きる。
【００２３】その場合、上記アニール処理は、窒素雰囲
気中で行なうことが好ましく、さらに、上記アニール処
理の温度は上記ＣＶＤ酸化膜の堆積温度と同等もしくは
それ以上であることが好ましい。
気中で行なうことが好ましく、さらに、上記アニール処
理の温度は上記ＣＶＤ酸化膜の堆積温度と同等もしくは
それ以上であることが好ましい。
【００２４】
【発明の実施の形態】以下、この発明の半導体装置の製
造方法における実施形態について、図１を参照しながら
説明する。図１（ａ）−（ｃ）及び図２（ａ）−（ｃ）
は、本実施形態に係る不揮発性メモリを搭載した半導体
集積回路の製造工程を示す断面図である。
造方法における実施形態について、図１を参照しながら
説明する。図１（ａ）−（ｃ）及び図２（ａ）−（ｃ）
は、本実施形態に係る不揮発性メモリを搭載した半導体
集積回路の製造工程を示す断面図である。
【００２５】図１（ａ）−（ｃ）及び図２（ａ）−
（ｂ）において、１は高しきい値電圧を有する第１ＭＯ
Ｓトランジスタを形成するための第１トランジスタ形成
領域、２は低しきい値電圧を有する第２ＭＯＳトランジ
スタを形成するための第２トランジスタ形成領域、３は
不揮発性メモリセル形成領域、４は素子分離用絶縁膜、
５はトンネル酸化膜、６はフローティングゲート電極、
７はボトム酸化膜、８は中間窒化膜、１０は第１回目の
熱酸化により形成される第１の熱酸化膜、１１はＣＶＤ
酸化膜、１２は第１ＭＯＳトランジスタのゲート絶縁
膜、１３は第２ＭＯＳトランジスタのゲート絶縁膜、１
４はＯＮＯ膜のトップ酸化膜、１６は第１ＭＯＳトラン
ジスタのゲート電極、１７は第２ＭＯＳトランジスタの
ゲート電極、１８はコントロールゲート電極、２０はレ
ジストマスク、５０はＳｉ基板をそれぞれ示している。
（ｂ）において、１は高しきい値電圧を有する第１ＭＯ
Ｓトランジスタを形成するための第１トランジスタ形成
領域、２は低しきい値電圧を有する第２ＭＯＳトランジ
スタを形成するための第２トランジスタ形成領域、３は
不揮発性メモリセル形成領域、４は素子分離用絶縁膜、
５はトンネル酸化膜、６はフローティングゲート電極、
７はボトム酸化膜、８は中間窒化膜、１０は第１回目の
熱酸化により形成される第１の熱酸化膜、１１はＣＶＤ
酸化膜、１２は第１ＭＯＳトランジスタのゲート絶縁
膜、１３は第２ＭＯＳトランジスタのゲート絶縁膜、１
４はＯＮＯ膜のトップ酸化膜、１６は第１ＭＯＳトラン
ジスタのゲート電極、１７は第２ＭＯＳトランジスタの
ゲート電極、１８はコントロールゲート電極、２０はレ
ジストマスク、５０はＳｉ基板をそれぞれ示している。
【００２６】まず、図１（ａ）に示す工程で、Ｓｉ基板
５０を、第１トランジスタ形成領域１、第２トランジス
タ形成領域２、不揮発性メモリセル形成領域３に区画す
るための素子分離用絶縁膜４を形成し、不揮発性メモリ
セル形成領域３に、トンネル酸化膜５、フローティング
ゲート電極６、ＯＮＯ膜のボトム酸化膜７、ＯＮＯ膜の
中間窒化膜８を順次積層して形成する。
５０を、第１トランジスタ形成領域１、第２トランジス
タ形成領域２、不揮発性メモリセル形成領域３に区画す
るための素子分離用絶縁膜４を形成し、不揮発性メモリ
セル形成領域３に、トンネル酸化膜５、フローティング
ゲート電極６、ＯＮＯ膜のボトム酸化膜７、ＯＮＯ膜の
中間窒化膜８を順次積層して形成する。
【００２７】次に、図１（ｂ）に示す工程で、８５０℃
で第１回目の熱酸化を行って、第１トランジスタ形成領
域１及び第２トランジスタ形成領域２の上に、厚みが約
１２ｎｍの第１の熱酸化膜１０を形成する。
で第１回目の熱酸化を行って、第１トランジスタ形成領
域１及び第２トランジスタ形成領域２の上に、厚みが約
１２ｎｍの第１の熱酸化膜１０を形成する。
【００２８】次に、図１（ｃ）に示す工程で、８００℃
でＣＶＤを行なって、厚みが約１０ｎｍのＨＴＯ膜膜か
らなるＣＶＤ酸化膜１１を形成する。このとき、不揮発
性メモリセル形成領域３では、トップ酸化膜はＯＮＯ膜
の中間窒化膜８上であるため熱酸化による膜厚増加はほ
とんど見られず、ほぼ中間窒化膜８上のＣＶＤ酸化膜１
１のみが形成される。
でＣＶＤを行なって、厚みが約１０ｎｍのＨＴＯ膜膜か
らなるＣＶＤ酸化膜１１を形成する。このとき、不揮発
性メモリセル形成領域３では、トップ酸化膜はＯＮＯ膜
の中間窒化膜８上であるため熱酸化による膜厚増加はほ
とんど見られず、ほぼ中間窒化膜８上のＣＶＤ酸化膜１
１のみが形成される。
【００２９】次に、図２（ａ）に示す工程で、第２トラ
ンジスタ形成領域２を開口したレジストマスク２０を形
成し、このレジストマスク２０を用いてエッチングを行
なって、第１の熱酸化膜１０及びＣＶＤ酸化膜１１のう
ち第２トランジスタ形成領域２上にある部分だけをウェ
ットエッチングにより除去する。
ンジスタ形成領域２を開口したレジストマスク２０を形
成し、このレジストマスク２０を用いてエッチングを行
なって、第１の熱酸化膜１０及びＣＶＤ酸化膜１１のう
ち第２トランジスタ形成領域２上にある部分だけをウェ
ットエッチングにより除去する。
【００３０】次に、図２（ｂ）に示す工程で、熱酸化処
理により、第２トランジスタ形成領域２上に、厚みが約
５ｎｍの熱酸化膜からなるゲート絶縁膜１３を形成す
る。このとき、同時に、第１トランジスタ形成領域１に
おける第１の熱酸化膜１０と基板面との間にも厚みが約
１ｎｍの第２の熱酸化膜１３ａが形成される。また、不
揮発性メモリセル形成領域３においてはＯＮＯ膜の窒化
膜８が酸化されてトップ酸化膜１４が形成される。その
結果、第１トランジスタ形成領域１には、第１の熱酸化
膜１０，ＣＶＤ膜１１及び第２の熱酸化膜１３ａの積層
膜からなるゲート絶縁膜１２が形成される。ただし、第
１トランジスタ形成領域１において、２回目の熱酸化処
理を行なう前に基板の酸洗浄，炉前洗浄などを施す際
に、第１の熱酸化膜１０，ＣＶＤ酸化膜１１の厚みの膜
減りが生じるので、最終的なゲート絶縁膜１２の厚み
は、約１５ｎｍとなっている。
理により、第２トランジスタ形成領域２上に、厚みが約
５ｎｍの熱酸化膜からなるゲート絶縁膜１３を形成す
る。このとき、同時に、第１トランジスタ形成領域１に
おける第１の熱酸化膜１０と基板面との間にも厚みが約
１ｎｍの第２の熱酸化膜１３ａが形成される。また、不
揮発性メモリセル形成領域３においてはＯＮＯ膜の窒化
膜８が酸化されてトップ酸化膜１４が形成される。その
結果、第１トランジスタ形成領域１には、第１の熱酸化
膜１０，ＣＶＤ膜１１及び第２の熱酸化膜１３ａの積層
膜からなるゲート絶縁膜１２が形成される。ただし、第
１トランジスタ形成領域１において、２回目の熱酸化処
理を行なう前に基板の酸洗浄，炉前洗浄などを施す際
に、第１の熱酸化膜１０，ＣＶＤ酸化膜１１の厚みの膜
減りが生じるので、最終的なゲート絶縁膜１２の厚み
は、約１５ｎｍとなっている。
【００３１】次に、図２（ｃ）に示す工程で、基板上に
ポリシリコン膜を堆積した後、例えば８００℃で３０分
間の間、窒素雰囲気下でアニールを施す。このアニール
により、ＣＶＤにより形成されたＣＶＤ酸化膜１１が緻
密化される。なお、８００℃以上の高温でアニールを行
なってもよい。
ポリシリコン膜を堆積した後、例えば８００℃で３０分
間の間、窒素雰囲気下でアニールを施す。このアニール
により、ＣＶＤにより形成されたＣＶＤ酸化膜１１が緻
密化される。なお、８００℃以上の高温でアニールを行
なってもよい。
【００３２】その後、ポリシリコン膜をパターニングし
て、第１ＭＯＳトランジスタのゲート電極１４と、第２
トランジスタのゲート電極１１５と、コントロールゲー
ト電極６とを形成する。
て、第１ＭＯＳトランジスタのゲート電極１４と、第２
トランジスタのゲート電極１１５と、コントロールゲー
ト電極６とを形成する。
【００３３】すなわち、高しきい値電圧を有する第１Ｍ
ＯＳトランジスタは、第１の熱酸化膜１０と、ＣＶＤ酸
化膜１１と、第２の熱酸化膜１３ａとの積層膜からなる
厚みが約１５ｎｍの厚いゲート絶縁膜１２を有し、低し
きい値電圧を有する第２ＭＯＳトランジスタは、２回目
の熱酸化処理によって形成された酸化膜のみからなる厚
みが約５ｎｍの薄いゲート絶縁膜１３を有している。こ
のようなゲート絶縁膜の厚みの差によって、互いに異な
るしきい値電圧で動作する２種類のトランジスタを周辺
回路に配置するように構成されている。
ＯＳトランジスタは、第１の熱酸化膜１０と、ＣＶＤ酸
化膜１１と、第２の熱酸化膜１３ａとの積層膜からなる
厚みが約１５ｎｍの厚いゲート絶縁膜１２を有し、低し
きい値電圧を有する第２ＭＯＳトランジスタは、２回目
の熱酸化処理によって形成された酸化膜のみからなる厚
みが約５ｎｍの薄いゲート絶縁膜１３を有している。こ
のようなゲート絶縁膜の厚みの差によって、互いに異な
るしきい値電圧で動作する２種類のトランジスタを周辺
回路に配置するように構成されている。
【００３４】すなわち、高しきい値側ＭＯＳトランジス
タは、第１の熱酸化膜１０と、ＣＶＤ酸化膜１１と、第
２の熱酸化膜１３ａとの積層膜からなる厚みが約１５ｎ
ｍの厚いゲート絶縁膜１２を有し、低しきい値電圧側Ｍ
ＯＳトランジスタは、２回目の熱酸化処理によって形成
された酸化膜のみからなる厚みが約５ｎｍの薄いゲート
絶縁膜１３を有している。このようなゲート絶縁膜の厚
みの差によって、互いに異なるしきい値電圧で動作する
２種類のトランジスタを周辺回路に配置するように構成
されている。
タは、第１の熱酸化膜１０と、ＣＶＤ酸化膜１１と、第
２の熱酸化膜１３ａとの積層膜からなる厚みが約１５ｎ
ｍの厚いゲート絶縁膜１２を有し、低しきい値電圧側Ｍ
ＯＳトランジスタは、２回目の熱酸化処理によって形成
された酸化膜のみからなる厚みが約５ｎｍの薄いゲート
絶縁膜１３を有している。このようなゲート絶縁膜の厚
みの差によって、互いに異なるしきい値電圧で動作する
２種類のトランジスタを周辺回路に配置するように構成
されている。
【００３５】本実施形態の製造方法によれば、周辺回路
部に配置される２つのＭＯＳトランジスタのゲート絶縁
膜１２，１３を形成する工程において、上記従来の製造
方法とは異なり、まず、第１の熱酸化膜１０を形成して
からＣＶＤ熱酸化膜１１を形成している。そして、その
後、第２トランジスタ形成領域２において、第２ＭＯＳ
トランジスタのゲート絶縁膜１３を形成するための第２
回目も熱酸化を行うが、その際、第１トランジスタ形成
領域１には、厚みが約１ｎｍの極めて薄い第２の熱酸化
膜１３ａが形成される。
部に配置される２つのＭＯＳトランジスタのゲート絶縁
膜１２，１３を形成する工程において、上記従来の製造
方法とは異なり、まず、第１の熱酸化膜１０を形成して
からＣＶＤ熱酸化膜１１を形成している。そして、その
後、第２トランジスタ形成領域２において、第２ＭＯＳ
トランジスタのゲート絶縁膜１３を形成するための第２
回目も熱酸化を行うが、その際、第１トランジスタ形成
領域１には、厚みが約１ｎｍの極めて薄い第２の熱酸化
膜１３ａが形成される。
【００３６】その結果、本実施形態の方法によると、形
成される高しきい値電圧の第１ＭＯＳトランジスタ１の
Ｖｇ−Ｉｄ特性が改善されることがわかった。
成される高しきい値電圧の第１ＭＯＳトランジスタ１の
Ｖｇ−Ｉｄ特性が改善されることがわかった。
【００３７】図５（ａ）は、本実施形態によって形成さ
れた高しきい値電圧のＭＯＳトランジスタのＶｇ−Ｉｄ
特性を示す図である。図５（ａ）に示されるように、図
５（ｂ）に示す従来の高しきい値電圧側ＭＯＳトランジ
スタのＶｇ−Ｉｄ特性に比べて、ハンプがほとんど現れ
ていない。このような本実施形態の方法と従来の方法と
による半導体装置の特性の相違は、Ｖｇ−Ｉｄ特性の微
分係数を比較するとより顕著であり、本実施形態の製造
方法により、高しきい値電圧側ＭＯＳトランジスタのし
きい値電圧のばらつきも抑制されることがわかった。
れた高しきい値電圧のＭＯＳトランジスタのＶｇ−Ｉｄ
特性を示す図である。図５（ａ）に示されるように、図
５（ｂ）に示す従来の高しきい値電圧側ＭＯＳトランジ
スタのＶｇ−Ｉｄ特性に比べて、ハンプがほとんど現れ
ていない。このような本実施形態の方法と従来の方法と
による半導体装置の特性の相違は、Ｖｇ−Ｉｄ特性の微
分係数を比較するとより顕著であり、本実施形態の製造
方法により、高しきい値電圧側ＭＯＳトランジスタのし
きい値電圧のばらつきも抑制されることがわかった。
【００３８】なお、上述のような第２回目の熱酸化にお
いて、図５（ａ），（ｂ）に示されるＶｇ−Ｉｄ特性の
相違が現れる原因は、完全に解明されたわけではない
が、第１トランジスタ形成領域１の素子分離用絶縁膜４
との境界部でのゲート絶縁膜１２の薄膜化の発生が防止
され、この境界部における電界の集中が回避されている
ことによるものと推定される。
いて、図５（ａ），（ｂ）に示されるＶｇ−Ｉｄ特性の
相違が現れる原因は、完全に解明されたわけではない
が、第１トランジスタ形成領域１の素子分離用絶縁膜４
との境界部でのゲート絶縁膜１２の薄膜化の発生が防止
され、この境界部における電界の集中が回避されている
ことによるものと推定される。
【００３９】また、本実施形態の製造方法によって、高
しきい値電圧側ＭＯＳトランジスタのゲート絶縁膜１２
の耐圧劣化・信頼性劣化を抑制することができ、これに
よっても、しきい値電圧のばらつきを抑制することがで
きる。
しきい値電圧側ＭＯＳトランジスタのゲート絶縁膜１２
の耐圧劣化・信頼性劣化を抑制することができ、これに
よっても、しきい値電圧のばらつきを抑制することがで
きる。
【００４０】なお、本実施形態では、Ｓｉ基板２０に不
揮発性メモリセル形成領域３が存在している場合につい
て説明したが、本発明はかかる実施形態に限定されるも
のではなく、不揮発性メモリセル領域を有していない半
導体装置にも適用することができる。ただし、不揮発性
メモリセルを共通の半導体基板上に設ける際には、本実
施形態の製造方法を用いることにより、工程数をできる
限り低減することができる。
揮発性メモリセル形成領域３が存在している場合につい
て説明したが、本発明はかかる実施形態に限定されるも
のではなく、不揮発性メモリセル領域を有していない半
導体装置にも適用することができる。ただし、不揮発性
メモリセルを共通の半導体基板上に設ける際には、本実
施形態の製造方法を用いることにより、工程数をできる
限り低減することができる。
【００４１】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、高しきい値電圧側の第１ＭＯＳトランジスタと低し
きい値電圧側の第２ＭＯＳトランジスタとを共通の半導
体基板上に設けるようにした半導体装置の製造方法とし
て、先に第１の熱酸化膜を形成した後、ＣＶＤ酸化膜を
積層して、その後、第２ＭＯＳトランジスタのゲート絶
縁膜形成のための熱酸化を行なうときに、第１ＭＯＳト
ランジスタのＣＶＤ酸化膜の下方に第２の熱酸化膜を形
成するようにしたので、第１ＭＯＳトランジスタのＶｇ
−Ｉｄ特性の改善や耐圧，信頼性の劣化の抑制により、
しきい値電圧のばらつきを抑制することができるように
なった。
ば、高しきい値電圧側の第１ＭＯＳトランジスタと低し
きい値電圧側の第２ＭＯＳトランジスタとを共通の半導
体基板上に設けるようにした半導体装置の製造方法とし
て、先に第１の熱酸化膜を形成した後、ＣＶＤ酸化膜を
積層して、その後、第２ＭＯＳトランジスタのゲート絶
縁膜形成のための熱酸化を行なうときに、第１ＭＯＳト
ランジスタのＣＶＤ酸化膜の下方に第２の熱酸化膜を形
成するようにしたので、第１ＭＯＳトランジスタのＶｇ
−Ｉｄ特性の改善や耐圧，信頼性の劣化の抑制により、
しきい値電圧のばらつきを抑制することができるように
なった。
【図１】本発明の実施形態に係る半導体装置の製造工程
のうちＣＶＤ酸化膜を形成するまでの工程を示す断面図
である。
のうちＣＶＤ酸化膜を形成するまでの工程を示す断面図
である。
【図２】本発明の実施形態に係る半導体装置の製造工程
のうちＣＶＤ酸化膜を形成してからの工程を示す断面図
である。
のうちＣＶＤ酸化膜を形成してからの工程を示す断面図
である。
【図３】従来の半導体装置の製造工程のうちＣＶＤ酸化
膜の第２ＭＯＳトランジスタの部分を選択的に除去する
までの工程を示す断面図である。
膜の第２ＭＯＳトランジスタの部分を選択的に除去する
までの工程を示す断面図である。
【図４】従来の半導体装置の製造工程のうちＣＶＤ酸化
膜を選択的に除去してからの工程を示す断面図である。
膜を選択的に除去してからの工程を示す断面図である。
【図５】本発明の実施形態に係る半導体装置中の高しき
い値電圧側ＭＯＳトランジスタのＶｇ−Ｉｄ特性と、従
来の半導体装置中の高しきい値電圧側ＭＯＳトランジス
タのＶｇ−Ｉｄ特性とを順に示す図である。
い値電圧側ＭＯＳトランジスタのＶｇ−Ｉｄ特性と、従
来の半導体装置中の高しきい値電圧側ＭＯＳトランジス
タのＶｇ−Ｉｄ特性とを順に示す図である。
１ 第１トランジスタ形成領域 ２ 第２トランジスタ形成領域 ３ 不揮発性メモリセル形成領域 ４ 素子分離用絶縁膜 ５ トンネル酸化膜 ６ フローティングゲート電極 ７ ＯＮＯ膜のボトム酸化膜 ８ ＯＮＯ膜の中間窒化膜 １０ 第１の熱酸化膜 １１ ＣＶＤ膜 １２ ゲート絶縁膜（第１ＭＯＳトランジスタ） １３ ゲート絶縁膜（第２ＭＯＳトランジスタ） １３ａ 第２の熱酸化膜 １４ ＯＮＯ膜のトップ酸化膜 １６ ゲート電極（第１ＭＯＳトランジスタ） １７ ゲート電極（第２ＭＯＳトランジスタ） １８ コントロールゲート電極 ２０ レジストマスク ５０ Ｓｉ基板
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 三室 研 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F001 AA08 AA23 AA41 AB02 AC01 AD03 AD62 AG02 AG03 AG21 AG29 AG40 5F048 AA09 AB01 AC03 BA01 BB05 BB11 BB13 BB16 BG12 5F083 EP04 EP27 EP42 EP49 GA28 JA03 JA35 NA02 ZA05 ZA07
Claims (5)
- 【請求項１】 第１ＭＯＳトランジスタと該第１ＭＯＳ
トランジスタよりも低いしきい値電圧を有する第２ＭＯ
Ｓトランジスタとを共通の半導体基板上に有する半導体
装置の製造方法であって、 半導体基板の上面に、上記第１ＭＯＳトランジスタを形
成するための第１領域と、上記第２ＭＯＳトランジスタ
を形成するための第２領域とを区画する素子分離領域を
形成する第１の工程と、 第１回目の熱酸化を行って、上記第１領域及び第２領域
の上に第１の熱酸化膜を形成する第２の工程と、 ＣＶＤを行なって、上記第１の熱酸化膜の上にＣＶＤ酸
化膜を形成する第３の工程と、 上記第１の熱酸化膜及びＣＶＤ膜のうち上記第２領域に
ある部分のみを選択的に除去する第４の工程と、 第２回目の熱酸化を行って、上記第２領域には第２の熱
酸化膜からなる上記第２ＭＯＳトランジスタのゲート絶
縁膜を形成する一方、上記第１領域には、上記第１の熱
酸化膜，ＣＶＤ膜及び第２の熱酸化膜の積層膜からなる
第１ＭＯＳトランジスタのゲート絶縁膜を形成する第５
の工程と、 上記第１及び第２の領域における上記各ゲート絶縁膜の
上にそれぞれゲート電極を形成する第６の工程とを備え
ていることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造工程に
おいて、 上記第１の工程では、上記素子分離領域により、上記半
導体基板上に不揮発性メモリセルを形成するための第３
の領域をも区画し、 上記第２の工程の前に、上記第３の領域にトンネル絶縁
膜及びフローティングゲート電極を形成する工程と、上
記フローティングゲート電極の上に少なくとも酸化膜及
び窒化膜を含む積層容量膜を形成する工程とをさらに備
え、 上記第３の工程では、上記第３の領域において上記積層
容量膜の酸化膜を形成し、 上記第５の工程では、上記容量積層膜の上に不揮発性メ
モリセルのコントロールゲート電極を形成することを特
徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 上記第３の工程の後に、アニール処理を施す工程をさら
に備えていることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 上記アニール処理を窒素雰囲気中で行なうことを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項３又は４記載の半導体装置の製造
方法において、 上記アニール処理の温度は上記ＣＶＤ酸化膜の堆積温度
と同等もしくはそれ以上であることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21995698A JP3799166B2 (ja) | 1998-08-04 | 1998-08-04 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21995698A JP3799166B2 (ja) | 1998-08-04 | 1998-08-04 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058669A true JP2000058669A (ja) | 2000-02-25 |
| JP3799166B2 JP3799166B2 (ja) | 2006-07-19 |
Family
ID=16743681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21995698A Expired - Fee Related JP3799166B2 (ja) | 1998-08-04 | 1998-08-04 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3799166B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081206A (ja) * | 2005-09-15 | 2007-03-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-08-04 JP JP21995698A patent/JP3799166B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081206A (ja) * | 2005-09-15 | 2007-03-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8324706B2 (en) | 2005-09-15 | 2012-12-04 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| TWI395330B (zh) * | 2005-09-15 | 2013-05-01 | Renesas Electronics Corp | Semiconductor device and manufacturing method thereof |
| KR101264433B1 (ko) * | 2005-09-15 | 2013-05-14 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체장치 및 그 제조방법 |
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|---|---|
| JP3799166B2 (ja) | 2006-07-19 |
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