JP2000040776A - 半導体素子の実装構造 - Google Patents

半導体素子の実装構造

Info

Publication number
JP2000040776A
JP2000040776A JP20977398A JP20977398A JP2000040776A JP 2000040776 A JP2000040776 A JP 2000040776A JP 20977398 A JP20977398 A JP 20977398A JP 20977398 A JP20977398 A JP 20977398A JP 2000040776 A JP2000040776 A JP 2000040776A
Authority
JP
Japan
Prior art keywords
semiconductor element
wiring board
resin
elastic resin
young
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP20977398A
Other languages
English (en)
Other versions
JP3563603B2 (ja
Inventor
Yoshihiro Basho
義博 芭蕉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP20977398A priority Critical patent/JP3563603B2/ja
Publication of JP2000040776A publication Critical patent/JP2000040776A/ja
Application granted granted Critical
Publication of JP3563603B2 publication Critical patent/JP3563603B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8192—Applying permanent coating, e.g. protective coating

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 樹脂製充填材と半導体素子または配線基板と
の間の剥離や金属バンプの破断が発生して、配線基板に
実装された半導体素子を長期間にわたり正常かつ安定に
作動させることができない。 【解決手段】 絶縁基体３上面に半導体素子２の各電極
に接続される複数個の配線導体４を導出させてなる配線
基板１上に、下面に複数個の電極を有する半導体素子２
を半導体素子２の各電極と各配線導体４とを金属バンプ
５を介して接合して搭載するとともに、半導体素子２と
配線基板１との間に形成される隙間に樹脂製充填材６を
充填して成る半導体素子２の実装構造において、樹脂製
充填材６は、金属バンプ５を取り囲むヤング率が500 ｋ
ｇｆ／ｍｍ2 以上の高弾性樹脂部６ａと、高弾性樹脂部
６ａを取り囲むヤング率が200 ｋｇｆ／ｍｍ2 以下の低
弾性樹脂部６ｂとから成る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、下面に電極が形成
された半導体素子を、上面にこの半導体素子の電極に接
続される配線導体が導出する配線基板上に、半導体素子
の電極と配線基板の配線導体とを金属バンプを介して接
合することにより搭載するとともに、この半導体素子と
配線基板との間に形成される隙間に樹脂製充填材を充填
してなる半導体素子の実装構造に関するものである。
【０００２】
【従来の技術】近年、半導体素子の電極数の増加に伴
い、半導体素子を配線基板に実装する方法として、半導
体素子を搭載する配線基板の上面に半導体素子の各電極
に接続される複数の配線導体を導出させるとともにこの
導出した配線導体と半導体素子の電極とを対向させ、こ
れらを半田や金等の金属バンプを介して接合するように
なした、いわゆるフリップチップ実装法が多用されるよ
うになってきている。
【０００３】そして、このフリップチップ実装法では一
般に、半導体素子の電極と配線基板の配線導体とを半田
や金等の金属バンプを介して接合した後、半導体素子と
配線基板との間に形成される隙間にアンダーフィルと呼
ばれる樹脂製充填材を充填してこの樹脂製充填材により
半導体素子を配線基板上に強固に接着固定すると同時
に、半導体素子の電極や配線基板の配線導体等を外部の
水分等から保護するようにしている。
【０００４】このような樹脂製充填材としては、主にエ
ポキシ樹脂系の樹脂製充填材やシリコーン樹脂系の樹脂
製充填材が使用されており、そのヤング率は一般に５〜
1500ｋｇｆ／ｍｍ2 程度のものが使用されている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うに半導体素子を配線基板にフリップチップ実装した実
装構造によると、一般に半導体素子の熱膨張係数が３〜
５×10-6／℃程度であるのに対して配線基板の熱膨張係
数が５〜20×10-6／℃程度、また樹脂製充填材の熱膨張
係数が20〜40×10-6／℃程度であり、それぞれの熱膨張
係数が異なることから、半導体素子が作動時に発生する
熱等がこの実装構造体に繰り返し印加されると、これら
の熱膨張係数の相違に起因して大きな熱応力が発生し、
これが樹脂製充填材と半導体素子また配線基板との接合
面や金属バンプに作用して樹脂製充填材と半導体素子ま
たは配線基板との間にこれらの接合面の外周から剥離を
発生させたり金属バンプを破断させたりして、その結
果、配線基板に実装された半導体素子を長期間にわたり
正常かつ安定に作動させることができないという欠点を
有していた。
【０００６】なお、樹脂製充填材のヤング率が200 ｋｇ
ｆ／ｍｍ2 以下であると、半導体素子が作動時に発生す
る熱等が繰り返し印加されても樹脂製充填材と半導体素
子または配線基板との間に発生する応力は樹脂製充填材
が弾性変形することによりを良好に吸収分散されて、樹
脂製充填材と半導体素子または配線基板との間にこれら
の接合面の外周からの剥離が発生するようなことはない
ものの、その分、熱膨張による半導体素子と配線基板と
の相対的な変位が大きなものとなるので、半田や金等か
ら成る金属バンプに印加される応力が大きなものとなっ
て金属バンプに破断が発生し易くなる。
【０００７】また、樹脂製充填材のヤング率が500 ｋｇ
ｆ／ｍｍ2 以上であると、樹脂製充填材が弾性変形しに
くいものとなることから、熱膨張による半導体素子と配
線基板との相対的な変位は弾性変形しにくい樹脂製充填
材により抑制されて小さなものとなり半田や金等から成
る金属バンプに破断が発生することはないものの、樹脂
製充填材が樹脂製充填材と半導体素子または配線基板と
の間に印加される熱応力を良好に吸収分散させることが
できなくなり、樹脂製充填材と半導体素子または配線基
板との間にこれらの接合面の外周からの剥離が発生し易
い。
【０００８】また、樹脂製充填材のヤング率が200 ｋｇ
ｆ／ｍｍ2 と500 ｋｇｆ／ｍｍ2 との間である場合、樹
脂製充填材と半導体素子または配線基板との間の剥離も
しくは半田や金等から成る金属バンプの破断のいずれか
が発生し易い。
【０００９】本発明はかかる従来技術に対する課題に鑑
み案出されたものであり、その目的は、半導体素子が作
動時に発生する熱等が繰り返し印加されたとしても樹脂
製充填材と半導体素子または配線基板との間に剥離が発
生したり半田や金等から成る金属バンプに破断が発生す
ることがなく、配線基板に実装された半導体素子を長期
間にわたり正常かつ安定に作動させることができる半導
体素子の実装構造を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体素子の実
装構造は、絶縁基体上面に半導体素子の各電極に接続さ
れる複数個の配線導体を導出させてなる配線基板上に、
下面に複数個の電極を有する半導体素子をこの半導体素
子の各電極と前記各配線導体とを金属バンプを介して接
合して搭載するとともに、前記半導体素子と前記配線基
板との間に形成される隙間に樹脂製充填材を充填して成
る半導体素子の実装構造において、前記樹脂製充填材
は、金属バンプを取り囲むヤング率が500 ｋｇｆ／ｍｍ
2 以上の高弾性樹脂部と、この高弾性樹脂部を取り囲む
ヤング率が200 ｋｇｆ／ｍｍ2 以下の低弾性樹脂部とか
ら成ることを特徴とするものである。
【００１１】本発明の半導体素子の実装構造によれば、
樹脂製充填材が金属バンプを取り囲むヤング率が500 ｋ
ｇｆ／ｍｍ2 以上の高弾性樹脂部と、この高弾性樹脂部
を取り囲むヤング率が200 ｋｇｆ／ｍｍ2 以下の低弾性
樹脂部とから成ることから、金属バンプを取り囲む高弾
性樹脂部が熱膨張による半導体素子と配線基板との相対
的変位を小さいものとして半田や金等から成る金属バン
プに破断を発生しにくくするとともに、この高弾性樹脂
部を取り囲む低弾性樹脂部が樹脂製充填材と半導体素子
または配線基板との間に発生する応力を良好に吸収分散
させて樹脂製充填材と半導体素子または配線基板との間
にこれらの接合面の外周から剥離が発生するのを有効に
防止する。
【００１２】
【発明の実施の形態】次に、本発明を添付の図面を基に
説明する。
【００１３】図１は、本発明の実施の形態の一例を示す
断面図であり、１は配線基板、２は半導体素子であり、
配線基板１上に半導体素子２がいわゆるフリップチップ
実装されている。
【００１４】配線基板１は、例えば酸化アルミニウム質
焼結体・窒化アルミニウム質焼結体・ムライト質焼結体
・炭化珪素質焼結体・窒化珪素質焼結体・ガラスセラミ
ックス等のセラミックス系絶縁材料や、エポキシ樹脂や
ポリイミド樹脂・フェノール樹脂・ビスマレイミドトリ
アジン樹脂・熱硬化性ポリフェニレンエーテル樹脂等の
熱硬化性樹脂をガラス繊維布やアラミド繊維布等に含浸
させたり、あるいはエポキシ樹脂やポリイミド樹脂・フ
ェノール樹脂・ビスマレイミドトリアジン樹脂・熱硬化
性ポリフェニレンエーテル樹脂等の熱硬化性樹脂と酸化
珪素粉末や窒化アルミニウム粉末・酸化アルミニウム粉
末・酸化チタン粉末・炭化珪素粉末・ゼオライト粉末・
チタン酸バリウム粉末・チタン酸ストロンチウム粉末・
チタン酸カルシウム粉末等の無機絶縁物粉末とを混合し
てなる樹脂系絶縁材料等の電気絶縁材料から成る四角平
板状の絶縁基体３に、その上面から下面にかけてタング
ステン粉末やモリブデン粉末・銅粉末・銀粉末等の金属
粉末焼結体から成る導電性材料や、銅粉末や銀粉末・表
面が銀で被覆された銅粉末等の金属粉末をエポキシ樹脂
やポリイミド樹脂・フェノール樹脂・ビスマレイミドト
リアジン樹脂・熱硬化性ポリフェニレンエーテル樹脂等
の熱硬化性樹脂で結合して成る導電性材料、あるいはめ
っきや蒸着等により形成される銅箔やアルミニウム箔等
の金属箔から成る導電性材料から成る複数の配線導体４
を導出させて成る。配線導体４の絶縁基体３上面に導出
した部位には半導体素子２の各電極が半田や金等から成
る金属バンプ５を介して接合され、また配線導体４の絶
縁基体３下面に導出した部位は外部電気回路基板（図示
せず）の配線導体に半田等を介して電気的に接続され
る。
【００１５】配線基板１の上に実装された半導体素子２
は、例えばシリコンやガリウム−砒素等の半導体から成
り、その下面に複数の電極（図示せず）を有している。
【００１６】そして、半導体素子２の各電極とこれに対
応する配線基板１の配線導体４とを対向させるとともに
半田や金等から成る金属バンプ５を介して半導体素子２
の電極と配線基板１の配線導体４とを接合することによ
り、半導体素子２が配線基板１上に搭載固定されるとと
もに半導体素子２の各電極と配線基板１の配線導体４と
が電気的に接続される。
【００１７】半導体素子２の各電極と配線基板１の配線
導体４とを半田や金等から成る金属バンプ５を介して接
合させるには、例えば半導体素子２の電極に半田や金等
から成る金属バンプ５を溶着や圧着あるいはめっきによ
り予め取着させておき、この半導体素子２の電極に取着
させた金属バンプ５を配線基板１の配線導体４に当接さ
せるとともに配線導体４に溶着や圧着する方法が採用さ
れる。
【００１８】配線基板１上面と半導体素子２下面との間
には隙間が形成されており、この隙間には、金属バンプ
５を取り囲むヤング率が500 ｋｇｆ／ｍｍ2 以上の高弾
性樹脂部６ａと、この高弾性樹脂部６ａを取り囲むヤン
グ率が200 ｋｇｆ／ｍｍ2 以下の低弾性樹脂部６ｂとか
ら成る樹脂製充填材６が充填されている。
【００１９】樹脂製充填材６は、配線基板１と半導体素
子２とを強固に接合して熱応力により半田や金等から成
る金属バンプ５に破断が発生するのを防止するととも
に、外部から水分等が浸入して配線基板１の配線導体４
や半導体素子２の電極に腐食等が発生することを防止し
ている。
【００２０】金属バンプ５を取り囲む高弾性樹脂部６ａ
は、例えばエポキシ樹脂系の樹脂から成り、熱硬化する
ことによりヤング率が500 ｋｇｆ／ｍｍ2 以上のエポキ
シ樹脂となる樹脂前駆体ペーストを、半導体素子２の電
極に予め取着させた金属バンプ５の表面に被着させ、こ
れを金属バンプ５を配線基板１の配線導体４に接合する
のと同時に、あるいは接合させた後、150 〜250 ℃の温
度で熱硬化させることによって金属バンプ５を取り囲む
ようにして配される。
【００２１】金属バンプ５を取り囲む高弾性樹脂部６ａ
は、ヤング率が500 ｋｇｆ／ｍｍ2以上と高いことから
弾性変形しにくく、従って半導体素子２が作動時に発生
する熱等が印加された場合に、熱膨張による半導体素子
２と配線基板１との相対的変位を小さいものとして半田
や金等から成る金属バンプ５に大きな熱応力が印加され
るのを有効に防止し、これにより金属バンプ５の破断を
防止する。
【００２２】なお、高弾性樹脂部６ａは、そのヤング率
が500 ｋｇｆ／ｍｍ2 未満であると、半導体素子２が作
動時に発生する熱等が印加された場合に熱膨張による半
導体素子２と配線基板１との相対的変位を小さいものと
して半田や金等から成る金属バンプ５の破断を防止する
ことが困難となる傾向にある。従って、高弾性樹脂部６
ａは、そのヤング率が500 ｋｇｆ／ｍｍ2 以上のものに
特定される。
【００２３】また、高弾性樹脂部６ａは、金属バンプ５
を取り囲む厚みが10μｍ未満であると、半導体素子２が
作動時に発生する熱等が印加された場合に発生する熱応
力により金属バンプ５とともに破断してしまう危険性が
大きなものとなる。従って、高弾性樹脂部６ａは、金属
バンプ５を取り囲む厚みを10μｍ以上、具体的には10〜
100 μｍ程度としておくことが好ましい。
【００２４】一方、高弾性樹脂部６ａを取り囲むヤング
率が200 ｋｇｆ／ｍｍ2 以下の低弾性樹脂部６ｂは、例
えばシリコーン樹脂系の樹脂から成り、半導体素子２の
電極と配線基板１の配線導体４とを金属バンプ５を介し
て接合するとともにこの金属バンプ５を取り囲む高弾性
樹脂部６ａを配した後、配線基板１と半導体素子２との
間に形成された隙間に、熱硬化することによりヤング率
が200 ｋｇｆ／ｍｍ2以下のシリコーン樹脂となる樹脂
前駆体ペーストを注入し、これを約150 〜250℃の温度
で熱硬化させることによって高弾性樹脂部６ａを取り囲
むようにして配される。
【００２５】高弾性樹脂部６ａを取り囲む低弾性樹脂部
６ｂは、ヤング率が200 ｋｇｆ／ｍｍ2 以下と低いこと
から弾性変形しやすく、従って、半導体素子２が作動時
に発生する熱等が印加された場合に樹脂製充填材６と半
導体素子２または配線基板１との間に発生する応力を良
好に吸収分散させて、樹脂製充填材６と半導体素子２ま
たは配線基板１との間にこれらの接合面の外周から剥離
が発生するのを有効に防止する。
【００２６】なお、低弾性樹脂部６ｂは、そのヤング率
が200 ｋｇｆ／ｍｍ2 を超えると、半導体素子２が作動
時に発生する熱等が印加された場合に樹脂製充填材６と
半導体素子２または配線基板１との間に発生する応力を
良好に吸収分散させて樹脂製充填材６と半導体素子２ま
たは配線基板１との間にこれらの接合面の外周から剥離
が発生するのを有効に防止することが困難となる傾向に
ある。従って、低弾性樹脂部６ｂは、そのヤング率が20
0 ｋｇｆ／ｍｍ2 以下のものに特定される。
【００２７】また、低弾性樹脂部６ｂは、高弾性樹脂部
６ａを取り囲む厚みが10μｍ未満であると、半導体素子
２が作動時に発生する熱等が印加された場合に発生する
熱応力により高弾性樹脂部６ａと半導体素子２または配
線基板１との間にこれらの接合面の外周から剥離が発生
してしまう危険性が大きなものとなる。従って、低弾性
樹脂部６ｂは、高弾性樹脂部６ａを取り囲む厚みを10μ
ｍ以上、具体的には10〜100 μｍ程度としておくことが
好ましい。
【００２８】なお、本発明は以上の実施の形態の例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
内で種々の変更や改良を施すことは何ら差し支えない。
【００２９】
【発明の効果】本発明の半導体素子の実装構造によれ
ば、フリップチップ実装において配線基板と半導体素子
との間に形成される隙間に充填された樹脂製充填材が、
金属バンプを取り囲むヤング率が500 ｋｇｆ／ｍｍ2 以
上の高弾性樹脂部と、この高弾性樹脂部を取り囲むヤン
グ率が200 ｋｇｆ／ｍｍ2 以下の低弾性樹脂部とから成
ることから、金属バンプを取り囲む高弾性樹脂部が熱膨
張による半導体素子と配線基板との相対的変位を小さい
ものとして半田や金等から成る金属バンプに破断を発生
しにくくするとともに、この高弾性樹脂部を取り囲む低
弾性樹脂部が樹脂製充填材と半導体素子または配線基板
との間に発生する応力を良好に吸収分散させて樹脂製充
填材と半導体素子または配線基板との間にこれらの接合
面の外周から剥離が発生するのを有効に防止する。その
結果、配線基板に実装された半導体素子を長期間にわた
り正常かつ安定に作動させることができる。
【図面の簡単な説明】
【図１】本発明の半導体素子の実装構造の実施の形態の
一例を示す断面図である。
【符号の説明】
１・・・・配線基板 ２・・・・半導体素子 ３・・・・絶縁基体 ４・・・・配線導体 ５・・・・金属バンプ ６・・・・樹脂製充填材 ６ａ・・ヤング率が500 ｋｇｆ／ｍｍ2 以上の高弾性樹
脂部 ６ｂ・・ヤング率が200 ｋｇｆ／ｍｍ2 以下の低弾性樹
脂部

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基体上面に半導体素子の各電極に接
    続される複数個の配線導体を導出させてなる配線基板上
    に、下面に複数個の電極を有する半導体素子を該半導体
    素子の各電極と前記各配線導体とを金属バンプを介して
    接合して搭載するとともに、前記半導体素子と前記配線
    基板との間に形成される隙間に樹脂製充填材を充填して
    成る半導体素子の実装構造において、前記樹脂製充填材
    は、前記金属バンプを取り囲むヤング率が５００ｋｇｆ
    ／ｍｍ2 以上の高弾性樹脂部と、該高弾性樹脂部を取り
    囲むヤング率が２００ｋｇｆ／ｍｍ2 以下の低弾性樹脂
    部とから成ることを特徴とする半導体素子の実装構造。
JP20977398A 1998-07-24 1998-07-24 半導体素子の実装構造 Expired - Fee Related JP3563603B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20977398A JP3563603B2 (ja) 1998-07-24 1998-07-24 半導体素子の実装構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20977398A JP3563603B2 (ja) 1998-07-24 1998-07-24 半導体素子の実装構造

Publications (2)

Publication Number Publication Date
JP2000040776A true JP2000040776A (ja) 2000-02-08
JP3563603B2 JP3563603B2 (ja) 2004-09-08

Family

ID=16578378

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20977398A Expired - Fee Related JP3563603B2 (ja) 1998-07-24 1998-07-24 半導体素子の実装構造

Country Status (1)

Country Link
JP (1) JP3563603B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164610A (ja) * 1998-11-30 2000-06-16 Ngk Spark Plug Co Ltd 半導体装置及びその製造方法
US6756685B2 (en) 2001-08-08 2004-06-29 Nec Electronics Corporation Semiconductor device
WO2012053321A1 (ja) * 2010-10-21 2012-04-26 日本電気株式会社 高周波モジュール及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164610A (ja) * 1998-11-30 2000-06-16 Ngk Spark Plug Co Ltd 半導体装置及びその製造方法
US6756685B2 (en) 2001-08-08 2004-06-29 Nec Electronics Corporation Semiconductor device
WO2012053321A1 (ja) * 2010-10-21 2012-04-26 日本電気株式会社 高周波モジュール及びその製造方法

Also Published As

Publication number Publication date
JP3563603B2 (ja) 2004-09-08

Similar Documents

Publication Publication Date Title
US5737191A (en) Structure and process for mounting semiconductor chip
US6262489B1 (en) Flip chip with backside electrical contact and assembly and method therefor
JP3013831B2 (ja) Ｍｍｉｃパッケージ
JPH10163386A (ja) 半導体装置、半導体パッケージおよび実装回路装置
JP2007109790A (ja) フリップチップ型半導体装置
JP4646642B2 (ja) 半導体素子用パッケージ
JP3563603B2 (ja) 半導体素子の実装構造
JP3741553B2 (ja) 半導体装置の接続構造および接続方法ならびにそれを用いた半導体装置パッケージ
US6291893B1 (en) Power semiconductor device for “flip-chip” connections
JP3570999B2 (ja) バンプ付電子部品の実装構造
JPH10112472A (ja) 半導体装置及びその製造方法
JP2001118951A (ja) 半導体装置
JPH08279533A (ja) 半導体装置及び半導体素子搭載用フィルム
JPH0773110B2 (ja) 半導体集積回路装置
JP2721790B2 (ja) 半導体装置の封止方法
JP2018056303A (ja) バンプ端子及びこれを内蔵した圧電デバイス並びにそれらの製造方法
JPH0936119A (ja) 半導体装置及びその製造方法並びにその半導体装置を用いた半導体ユニット
JP2001210737A (ja) 半導体チップパッケージおよびその製造方法
JP2003133656A (ja) 半導体素子の実装構造
JP2001185642A (ja) 半導体実装用パッケージ基板
JP2002170852A (ja) 電子部品素子の実装方法およびその実装体
JPH08279576A (ja) 半導体素子の実装構造体及び半導体素子の実装方法
JP2005101327A (ja) 半導体装置およびその製造方法
JP2003163295A (ja) 半導体素子収納用パッケージおよび半導体装置
JPH11260964A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Effective date: 20040601

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040603

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090611

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees