JP2000031476A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】ＵＭＯＳＦＥＴの製造工程を利用して、ダイオ
ード形成のために追加する工程を最小限に抑えられるダ
イオードの構造と製造方法を提供する。 【解決手段】ダイオードを形成する第２導電型領域１０
２にＵＭＯＳＦＥＴと同じＵ字型溝１０３を形成し、そ
の溝内に多結晶シリコン１０５を充填すると共に、第２
導電型領域の表面部分の一部にも多結晶シリコン領域を
設け、その多結晶シリコン領域に接続して、第２導電型
領域の表面部分に浅い第１導電型の領域１０６を形成
し、該第１導電型の領域１０６と第２導電型領域１０２
とでｐｎ接合を形成することにより、ダイオードを構成
した。基本的にはＵＭＯＳＦＥＴと同様な構造であり、
製造工程の大部分を共通にできるので、ダイオード形成
のために追加する工程を大幅に減少できる。
ード形成のために追加する工程を最小限に抑えられるダ
イオードの構造と製造方法を提供する。 【解決手段】ダイオードを形成する第２導電型領域１０
２にＵＭＯＳＦＥＴと同じＵ字型溝１０３を形成し、そ
の溝内に多結晶シリコン１０５を充填すると共に、第２
導電型領域の表面部分の一部にも多結晶シリコン領域を
設け、その多結晶シリコン領域に接続して、第２導電型
領域の表面部分に浅い第１導電型の領域１０６を形成
し、該第１導電型の領域１０６と第２導電型領域１０２
とでｐｎ接合を形成することにより、ダイオードを構成
した。基本的にはＵＭＯＳＦＥＴと同様な構造であり、
製造工程の大部分を共通にできるので、ダイオード形成
のために追加する工程を大幅に減少できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、特に、集積回路内に
形成されるダイオードとその製造方法に関するものであ
る。
その製造方法に関するものであり、特に、集積回路内に
形成されるダイオードとその製造方法に関するものであ
る。
【０００２】
【従来の技術】図７は従来技術のダイオードの断面構造
図である。この構造のダイオードは、例えば特開昭６０
−１４４９７２号公報や特公平５−６３９４９号公報に
記載されているプレーナ型の多結晶シリコンダイオード
である。図７に示すダイオードは次のように構成されて
いる。まず、半導体基板４００上にフィールド酸化膜４
０１を形成し、フィールド酸化膜４０１上に多結晶シリ
コン４０２を形成する。多結晶シリコン４０２の表面に
は酸化膜４０３を形成する。多結晶シリコン４０２の所
定の領域にｎ型およびｐ型の不純物を導入し、それぞれ
ｎ型領域４０４ａ、４０４ｂ、４０４ｃ、ｐ型領域４０
５ａ、４０５ｂを形成する。次に層間絶縁膜４０６を多
結晶シリコン４０２およびフィールド絶縁膜４０１上に
形成する。電極４０７ａ、４０７ｂはそれぞれ多結晶シ
リコン４０２の両端のｎ型領域４０４ａ、４０４ｃとオ
ーミック接合されている。この構造はｎｐｎｐｎ構造の
双方向ダイオードの構成になっている。
図である。この構造のダイオードは、例えば特開昭６０
−１４４９７２号公報や特公平５−６３９４９号公報に
記載されているプレーナ型の多結晶シリコンダイオード
である。図７に示すダイオードは次のように構成されて
いる。まず、半導体基板４００上にフィールド酸化膜４
０１を形成し、フィールド酸化膜４０１上に多結晶シリ
コン４０２を形成する。多結晶シリコン４０２の表面に
は酸化膜４０３を形成する。多結晶シリコン４０２の所
定の領域にｎ型およびｐ型の不純物を導入し、それぞれ
ｎ型領域４０４ａ、４０４ｂ、４０４ｃ、ｐ型領域４０
５ａ、４０５ｂを形成する。次に層間絶縁膜４０６を多
結晶シリコン４０２およびフィールド絶縁膜４０１上に
形成する。電極４０７ａ、４０７ｂはそれぞれ多結晶シ
リコン４０２の両端のｎ型領域４０４ａ、４０４ｃとオ
ーミック接合されている。この構造はｎｐｎｐｎ構造の
双方向ダイオードの構成になっている。
【０００３】このようなプレーナ型多結晶シリコンダイ
オードは、例えばプレーナ型パワーＭＯＳＦＥＴのゲー
ト保護用ダイオードとして使用することができる。そし
て、このようにプレーナ型パワーＭＯＳＦＥＴと同じ集
積回路に形成する場合には、上記ダイオードはパワーＭ
ＯＳＦＥＴの製造工程によって一緒に形成することが可
能である。つまりダイオード形成用の特別の工程を追加
することなく形成することが可能である。例えば多結晶
シリコン層４０２はパワーＭＯＳＦＥＴのゲートの多結
晶シリコンと一緒に形成され、また、ｎ型およびｐ型領
域はそれぞれパワーＭＯＳＦＥＴのソース領域およびベ
ースコンタクト領域形成用の不純物導入工程によって形
成される。
オードは、例えばプレーナ型パワーＭＯＳＦＥＴのゲー
ト保護用ダイオードとして使用することができる。そし
て、このようにプレーナ型パワーＭＯＳＦＥＴと同じ集
積回路に形成する場合には、上記ダイオードはパワーＭ
ＯＳＦＥＴの製造工程によって一緒に形成することが可
能である。つまりダイオード形成用の特別の工程を追加
することなく形成することが可能である。例えば多結晶
シリコン層４０２はパワーＭＯＳＦＥＴのゲートの多結
晶シリコンと一緒に形成され、また、ｎ型およびｐ型領
域はそれぞれパワーＭＯＳＦＥＴのソース領域およびベ
ースコンタクト領域形成用の不純物導入工程によって形
成される。
【０００４】
【発明が解決しようとする課題】しかし、上記のような
プレーナ型多結晶シリコンダイオードを、例えばＵ字型
ゲートＭＯＳＦＥＴ（以下、ＵＭＯＳＦＥＴと記載）の
ゲート保護用ダイオードとして使用することを考えた場
合には、上記ダイオードの製造工程とＵＭＯＳＦＥＴの
製造工程とが異なるため、ＵＭＯＳＦＥＴの製造工程で
一緒に形成することが出来ず、プレーナ型多結晶シリコ
ンダイオードを形成するための特別の工程を追加する必
要がある。すなわち多結晶シリコンのデポジション工程
とパターニング工程、ｎ型とｐ型の不純物導入工程等の
工程をＵＭＯＳＦＥＴの製造工程とは別に追加する必要
がある。そのため工程数が大幅に増加するという問題が
あった。
プレーナ型多結晶シリコンダイオードを、例えばＵ字型
ゲートＭＯＳＦＥＴ（以下、ＵＭＯＳＦＥＴと記載）の
ゲート保護用ダイオードとして使用することを考えた場
合には、上記ダイオードの製造工程とＵＭＯＳＦＥＴの
製造工程とが異なるため、ＵＭＯＳＦＥＴの製造工程で
一緒に形成することが出来ず、プレーナ型多結晶シリコ
ンダイオードを形成するための特別の工程を追加する必
要がある。すなわち多結晶シリコンのデポジション工程
とパターニング工程、ｎ型とｐ型の不純物導入工程等の
工程をＵＭＯＳＦＥＴの製造工程とは別に追加する必要
がある。そのため工程数が大幅に増加するという問題が
あった。
【０００５】本発明は上記のごとき従来技術の問題を解
決するためになされたものであり、ＵＭＯＳＦＥＴの製
造工程を利用して、ダイオードを形成するために追加す
る工程を最小限に抑えることができる半導体装置の構造
およびその製造方法を提供することを目的とする。
決するためになされたものであり、ＵＭＯＳＦＥＴの製
造工程を利用して、ダイオードを形成するために追加す
る工程を最小限に抑えることができる半導体装置の構造
およびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項１に記載の発明において
は、ダイオードを形成する第２導電型領域にＵＭＯＳＦ
ＥＴと同じＵ字型溝を形成し、その溝内に多結晶シリコ
ンを充填すると共に、上記第２導電型領域の表面部分の
一部にも多結晶シリコン領域を設け、その表面上の一部
に形成された多結晶シリコン領域に接続して、前記第２
導電型領域の表面部分に浅い第１導電型の領域を形成
し、上記第１導電型の領域と上記第２導電型領域とでｐ
ｎ接合を形成することにより、ダイオードを構成したも
のである。この構造は、例えば後記図１または図５に示
す実施の形態に相当する。上記の構成によれば、基本的
にはＵＭＯＳＦＥＴと同様な構造であり、製造工程の大
部分を共通にすることが出来るので、ダイオードを形成
するために追加する工程を大幅に減少させることが出来
る。
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項１に記載の発明において
は、ダイオードを形成する第２導電型領域にＵＭＯＳＦ
ＥＴと同じＵ字型溝を形成し、その溝内に多結晶シリコ
ンを充填すると共に、上記第２導電型領域の表面部分の
一部にも多結晶シリコン領域を設け、その表面上の一部
に形成された多結晶シリコン領域に接続して、前記第２
導電型領域の表面部分に浅い第１導電型の領域を形成
し、上記第１導電型の領域と上記第２導電型領域とでｐ
ｎ接合を形成することにより、ダイオードを構成したも
のである。この構造は、例えば後記図１または図５に示
す実施の形態に相当する。上記の構成によれば、基本的
にはＵＭＯＳＦＥＴと同様な構造であり、製造工程の大
部分を共通にすることが出来るので、ダイオードを形成
するために追加する工程を大幅に減少させることが出来
る。
【０００７】また、請求項２は、請求項１に記載の半導
体装置の製造方法であり、例えば後記図２、図３に記載
の方法に相当する。本発明の方法によれば、ＵＭＯＳＦ
ＥＴの製造時に少ない工程（例えば２工程）を追加する
だけで上記ダイオードを形成することが出来る。
体装置の製造方法であり、例えば後記図２、図３に記載
の方法に相当する。本発明の方法によれば、ＵＭＯＳＦ
ＥＴの製造時に少ない工程（例えば２工程）を追加する
だけで上記ダイオードを形成することが出来る。
【０００８】
【発明の効果】本発明によれば、ＵＭＯＳＦＥＴの製造
工程を利用してダイオードが形成できるため、ＵＭＯＳ
ＦＥＴのゲート保護等に使用できるダイオードを形成す
るための工程数の増加を最小限に抑えることができ、し
たがって製造コストを抑制することが出来る、という効
果が得られる。
工程を利用してダイオードが形成できるため、ＵＭＯＳ
ＦＥＴのゲート保護等に使用できるダイオードを形成す
るための工程数の増加を最小限に抑えることができ、し
たがって製造コストを抑制することが出来る、という効
果が得られる。
【０００９】
【発明の実施の形態】図１は本発明の一実施の形態に係
るダイオードの構造を示す図であり、図（１）はダイオ
ードの構造のレイアウトを示す平面図、図１（２）は
（１）の（Ａ）−（Ａ’）断面図である。
るダイオードの構造を示す図であり、図（１）はダイオ
ードの構造のレイアウトを示す平面図、図１（２）は
（１）の（Ａ）−（Ａ’）断面図である。
【００１０】以下、構造を説明する。高濃度ｎ型埋込み
層１００上に低濃度ｎ型エピタキシャル層１０１が形成
される。低濃度ｎ型エピタキシャル層１０１の表面には
ｐ型領域１０２が形成される。１個または複数個のＵ字
型溝１０３（図１の例では３個）がｐ型領域１０２の表
面からｐ型領域１０２を貫通するように形成される。こ
のＵ字型溝１０３によりｐ型領域１０２は分割される。
Ｕ字型溝１０３の底面および側面には酸化膜１０４が形
成される。Ｕ字型溝１０３には高濃度ｎ型多結晶シリコ
ン１０５ａ、１０５ｂ、１０５ｃ（以下、すべて合せて
１０５と呼ぶ）が埋め込まれる。また高濃度ｎ型多結晶
シリコン１０５はＵ字型溝１０３と隣り合うｐ型領域１
０２の表面に接するようにも形成される。したがって高
濃度ｎ型多結晶シリコン１０５の断面形状は図示のごと
くＴ型になっている。そしてｐ型領域１０２の表面の高
濃度ｎ型多結晶シリコン１０５と接する領域には、高濃
度ｎ型多結晶シリコン１０５からの固層拡散によってｎ
型領域１０６が形成される。また、高濃度ｎ型多結晶シ
リコン１０５の表面には酸化膜１０７が形成される。上
記酸化膜１０７が形成された多結晶シリコン１０５上お
よび低濃度ｎ型エピタキシャル層１０１上およびｐ型領
域１０２上には層間絶縁膜１０８が形成される。電極１
０９ａ、１０９ｂはそれぞれコンタクト領域１１０ａ、
１１０ｂを介して高濃度ｎ型多結晶シリコン１０５ａ、
１０５ｃに接続される。
層１００上に低濃度ｎ型エピタキシャル層１０１が形成
される。低濃度ｎ型エピタキシャル層１０１の表面には
ｐ型領域１０２が形成される。１個または複数個のＵ字
型溝１０３（図１の例では３個）がｐ型領域１０２の表
面からｐ型領域１０２を貫通するように形成される。こ
のＵ字型溝１０３によりｐ型領域１０２は分割される。
Ｕ字型溝１０３の底面および側面には酸化膜１０４が形
成される。Ｕ字型溝１０３には高濃度ｎ型多結晶シリコ
ン１０５ａ、１０５ｂ、１０５ｃ（以下、すべて合せて
１０５と呼ぶ）が埋め込まれる。また高濃度ｎ型多結晶
シリコン１０５はＵ字型溝１０３と隣り合うｐ型領域１
０２の表面に接するようにも形成される。したがって高
濃度ｎ型多結晶シリコン１０５の断面形状は図示のごと
くＴ型になっている。そしてｐ型領域１０２の表面の高
濃度ｎ型多結晶シリコン１０５と接する領域には、高濃
度ｎ型多結晶シリコン１０５からの固層拡散によってｎ
型領域１０６が形成される。また、高濃度ｎ型多結晶シ
リコン１０５の表面には酸化膜１０７が形成される。上
記酸化膜１０７が形成された多結晶シリコン１０５上お
よび低濃度ｎ型エピタキシャル層１０１上およびｐ型領
域１０２上には層間絶縁膜１０８が形成される。電極１
０９ａ、１０９ｂはそれぞれコンタクト領域１１０ａ、
１１０ｂを介して高濃度ｎ型多結晶シリコン１０５ａ、
１０５ｃに接続される。
【００１１】上記の構造は絶縁分離された領域内に形成
される。すなわち、ノンドープ多結晶シリコン１１３と
酸化膜１１２とキャップ酸化膜１１１から構成される分
離領域および埋込み酸化膜１１４により他の素子とは電
気的に分離されている。
される。すなわち、ノンドープ多結晶シリコン１１３と
酸化膜１１２とキャップ酸化膜１１１から構成される分
離領域および埋込み酸化膜１１４により他の素子とは電
気的に分離されている。
【００１２】この構造は、電極１０９ａに接続された高
濃度ｎ型多結晶シリコン１０５ａの右側のｎ型領域１０
６が「ｎ」、その右隣のｐ型領域１０２が「ｐ」、多結
晶シリコン１０５ｂの両側のｎ型領域１０６が「ｎ」、
その右隣のｐ型領域１０２が「ｐ」、電極１０９ｂに接
続された多結晶シリコン１０５ｃの左側のｎ型領域１０
６が「ｎ」となって、ｎｐｎｐｎの双方向ダイオードを
構成している。そして、この構造は、ＵＭＯＳＦＥＴの
製造工程に最小限の工程の増加（詳細後述）で形成で
き、例えばＵＭＯＳＦＥＴのゲート保護用ダイオード等
に使用することができる。その場合、例えば２個の電極
１０９ａ、１０９ｂはそれぞれＵＭＯＳＦＥＴのゲート
電極、ソース電極に接続される。
濃度ｎ型多結晶シリコン１０５ａの右側のｎ型領域１０
６が「ｎ」、その右隣のｐ型領域１０２が「ｐ」、多結
晶シリコン１０５ｂの両側のｎ型領域１０６が「ｎ」、
その右隣のｐ型領域１０２が「ｐ」、電極１０９ｂに接
続された多結晶シリコン１０５ｃの左側のｎ型領域１０
６が「ｎ」となって、ｎｐｎｐｎの双方向ダイオードを
構成している。そして、この構造は、ＵＭＯＳＦＥＴの
製造工程に最小限の工程の増加（詳細後述）で形成で
き、例えばＵＭＯＳＦＥＴのゲート保護用ダイオード等
に使用することができる。その場合、例えば２個の電極
１０９ａ、１０９ｂはそれぞれＵＭＯＳＦＥＴのゲート
電極、ソース電極に接続される。
【００１３】なお、多結晶シリコン１０５ｂのＵ字型溝
部分を省略すれば、ｎｐｎダイオードとなる。また、Ｕ
字型溝をさらに増加させて同様の構造を追加すれば、ｎ
ｐ接合をさらに並べた構造にすることが出来る。
部分を省略すれば、ｎｐｎダイオードとなる。また、Ｕ
字型溝をさらに増加させて同様の構造を追加すれば、ｎ
ｐ接合をさらに並べた構造にすることが出来る。
【００１４】次に、図２および図３は、図１に示したダ
イオードの製造工程を示す断面図であり、図２の工程の
後に図３の工程が続く。なお、図１に示したダイオード
がＵＭＯＳＦＥＴの製造工程に最小限の工程の追加で形
成できることを示すために、図２および図３にはＵＭＯ
ＳＦＥＴの製造工程も併記した。すなわち各図の左半分
が本発明のダイオード、右半分がＵＭＯＳＦＥＴを示
す。そしてダイオードとＵＭＯＳＦＥＴのそれぞれの製
造工程において、同一工程で形成される部位は同一の数
字で示し、数字の末尾に、ダイオードの部位にはａ、Ｕ
ＭＯＳＦＥＴの部位にはｂを付けた。なお、上記のＵＭ
ＯＳＦＥＴは他の素子等とは電気的に絶縁分離された領
域内に形成されるものとする。
イオードの製造工程を示す断面図であり、図２の工程の
後に図３の工程が続く。なお、図１に示したダイオード
がＵＭＯＳＦＥＴの製造工程に最小限の工程の追加で形
成できることを示すために、図２および図３にはＵＭＯ
ＳＦＥＴの製造工程も併記した。すなわち各図の左半分
が本発明のダイオード、右半分がＵＭＯＳＦＥＴを示
す。そしてダイオードとＵＭＯＳＦＥＴのそれぞれの製
造工程において、同一工程で形成される部位は同一の数
字で示し、数字の末尾に、ダイオードの部位にはａ、Ｕ
ＭＯＳＦＥＴの部位にはｂを付けた。なお、上記のＵＭ
ＯＳＦＥＴは他の素子等とは電気的に絶縁分離された領
域内に形成されるものとする。
【００１５】以下、工程にしたがって製造方法を説明す
る。まず、図２（１）では、埋込み酸化膜２１６上に高
濃度ｎ型埋込み層２００が形成されており、その上に低
濃度ｎ型エピタキシャル層２０１が形成されている。高
濃度ｎ型埋込み層２００ｂおよび低濃度ｎ型エピタキシ
ャル層２０１ｂはＵＭＯＳＦＥＴにおいてドレイン領域
になる。次に、絶縁分離用溝を形成し、溝の側面に酸化
膜２１８を形成し、その後、絶縁分離用溝をノンドープ
多結晶シリコン２１７で埋め、ノンドープ多結晶シリコ
ン２１７の表面を酸化し、キャップ酸化膜２１５を形成
する。
る。まず、図２（１）では、埋込み酸化膜２１６上に高
濃度ｎ型埋込み層２００が形成されており、その上に低
濃度ｎ型エピタキシャル層２０１が形成されている。高
濃度ｎ型埋込み層２００ｂおよび低濃度ｎ型エピタキシ
ャル層２０１ｂはＵＭＯＳＦＥＴにおいてドレイン領域
になる。次に、絶縁分離用溝を形成し、溝の側面に酸化
膜２１８を形成し、その後、絶縁分離用溝をノンドープ
多結晶シリコン２１７で埋め、ノンドープ多結晶シリコ
ン２１７の表面を酸化し、キャップ酸化膜２１５を形成
する。
【００１６】図２（２）では、低濃度ｎ型エピタキシャ
ル層２０１の表面にｐ型領域２０２を形成する。ｐ型領
域２０２ａはダイオードのｐ型領域となり、ｐ型領域２
０２ｂはＵＭＯＳＦＥＴのベース領域になる。ＵＭＯＳ
ＦＥＴにおいては、ｐ型領域２０２ｂの表面に高濃度ｎ
型ソース領域２０３ｂと高濃度ｐ型ベースコンタクト領
域２０４ｂを形成する。
ル層２０１の表面にｐ型領域２０２を形成する。ｐ型領
域２０２ａはダイオードのｐ型領域となり、ｐ型領域２
０２ｂはＵＭＯＳＦＥＴのベース領域になる。ＵＭＯＳ
ＦＥＴにおいては、ｐ型領域２０２ｂの表面に高濃度ｎ
型ソース領域２０３ｂと高濃度ｐ型ベースコンタクト領
域２０４ｂを形成する。
【００１７】図２（３）では、低濃度ｎ型エピタキシャ
ル層２０１の表面全面に窒化膜２０５を形成し、窒化膜
２０５上にＰＳＧ膜２０６を形成する。そして窒化膜２
０５およびＰＳＧ膜２０６をパターニングする。この窒
化膜２０５およびＰＳＧ膜２０６をマスクとして、ｐ型
領域２０２を貫通するまで低濃度ｎ型エピタキシャル領
域２０１をエッチングし、Ｕ字型溝２０７を形成する。
それからＵ字型溝２０７の底面および側面に酸化膜２０
８を形成する。２０８ｂはＵＭＯＳＦＥＴのゲート酸化
膜となる。
ル層２０１の表面全面に窒化膜２０５を形成し、窒化膜
２０５上にＰＳＧ膜２０６を形成する。そして窒化膜２
０５およびＰＳＧ膜２０６をパターニングする。この窒
化膜２０５およびＰＳＧ膜２０６をマスクとして、ｐ型
領域２０２を貫通するまで低濃度ｎ型エピタキシャル領
域２０１をエッチングし、Ｕ字型溝２０７を形成する。
それからＵ字型溝２０７の底面および側面に酸化膜２０
８を形成する。２０８ｂはＵＭＯＳＦＥＴのゲート酸化
膜となる。
【００１８】図３（４）では、ダイオード部の窒化膜２
０５ａおよびＰＳＧ膜２０６ａのみを除去する。この工
程はＵＭＯＳＦＥＴの製造工程には存在しない工程で、
追加される工程となる。それから、全面に高濃度ｎ型多
結晶シリコン２０９を堆積させる。これにより高濃度ｎ
型多結晶シリコン２０９はＵ字型溝２０７を埋め込む。
この際、ダイオード部では、高濃度ｎ型多結晶シリコン
２０９をＵ字型溝２０７ａに隣り合うｐ型領域２０２ａ
の表面に接するように残し、ＵＭＯＳＦＥＴ部では、Ｕ
字型溝２０７に埋め込まれていない部分全体をエッチン
グする。ＵＭＯＳＦＥＴのみを製造する場合はＵ字型溝
内部のみに高濃度ｎ型多結晶シリコンを残すため、表面
全体の高濃度ｎ型多結晶シリコンがエッチバックされる
が、ダイオードを形成する場合は、ｐ型領域表面上に高
濃度ｎ型多結晶シリコンを部分的に残す必要があるた
め、パターニング工程が追加される。
０５ａおよびＰＳＧ膜２０６ａのみを除去する。この工
程はＵＭＯＳＦＥＴの製造工程には存在しない工程で、
追加される工程となる。それから、全面に高濃度ｎ型多
結晶シリコン２０９を堆積させる。これにより高濃度ｎ
型多結晶シリコン２０９はＵ字型溝２０７を埋め込む。
この際、ダイオード部では、高濃度ｎ型多結晶シリコン
２０９をＵ字型溝２０７ａに隣り合うｐ型領域２０２ａ
の表面に接するように残し、ＵＭＯＳＦＥＴ部では、Ｕ
字型溝２０７に埋め込まれていない部分全体をエッチン
グする。ＵＭＯＳＦＥＴのみを製造する場合はＵ字型溝
内部のみに高濃度ｎ型多結晶シリコンを残すため、表面
全体の高濃度ｎ型多結晶シリコンがエッチバックされる
が、ダイオードを形成する場合は、ｐ型領域表面上に高
濃度ｎ型多結晶シリコンを部分的に残す必要があるた
め、パターニング工程が追加される。
【００１９】図３（５）では、全部のＰＳＧ膜２０６ｂ
をエッチングし、高濃度ｎ型多結晶シリコン２０９を酸
化する。この際、ダイオード部では高濃度ｎ型多結晶シ
リコン２０９の表面に酸化膜２１０ａが形成される。一
方、ＵＭＯＳＦＥＴ部では窒化膜２０５ｂがあることか
ら、キャップ酸化膜２１０ｂが形成される。なお、この
酸化工程において、高濃度ｎ型多結晶シリコン２０９か
らの固層拡散によってｎ型領域２１１ａが形成される。
をエッチングし、高濃度ｎ型多結晶シリコン２０９を酸
化する。この際、ダイオード部では高濃度ｎ型多結晶シ
リコン２０９の表面に酸化膜２１０ａが形成される。一
方、ＵＭＯＳＦＥＴ部では窒化膜２０５ｂがあることか
ら、キャップ酸化膜２１０ｂが形成される。なお、この
酸化工程において、高濃度ｎ型多結晶シリコン２０９か
らの固層拡散によってｎ型領域２１１ａが形成される。
【００２０】図３（６）では、絶縁層間膜２１２を形成
し、それから電極２１３をダイオード部は高濃度ｎ型多
結晶シリコン２０９ａと接続し、ＵＭＯＳＦＥＴ部はソ
ース領域２０３ｂおよびベースコンタクト領域２０４ｂ
に接続するように形成する。最後に表面の所定の領域に
ドレイン領域と接続されたドレイン電極を形成する。な
お、２１４は領域分離用の埋込酸化膜である。
し、それから電極２１３をダイオード部は高濃度ｎ型多
結晶シリコン２０９ａと接続し、ＵＭＯＳＦＥＴ部はソ
ース領域２０３ｂおよびベースコンタクト領域２０４ｂ
に接続するように形成する。最後に表面の所定の領域に
ドレイン領域と接続されたドレイン電極を形成する。な
お、２１４は領域分離用の埋込酸化膜である。
【００２１】このような製造工程により、ＵＭＯＳＦＥ
Ｔの製造工程を利用して図１と同様のダイオード構造を
形成することができる。ＵＭＯＳＦＥＴの製造工程に追
加する工程としては、上記図３（４）に記載したダイオ
ード部の窒化膜２０５ａとＰＳＧ膜２０６ａを除去する
工程と、ｐ型領域表面上に高濃度ｎ型多結晶シリコンを
部分的に残すためのパターニング工程との２工程のみで
あり、前記図７に示した従来のダイオードをＵＭＯＳＦ
ＥＴと一緒に形成する場合に比較して、追加工程数を大
幅に減少させることが出来る。
Ｔの製造工程を利用して図１と同様のダイオード構造を
形成することができる。ＵＭＯＳＦＥＴの製造工程に追
加する工程としては、上記図３（４）に記載したダイオ
ード部の窒化膜２０５ａとＰＳＧ膜２０６ａを除去する
工程と、ｐ型領域表面上に高濃度ｎ型多結晶シリコンを
部分的に残すためのパターニング工程との２工程のみで
あり、前記図７に示した従来のダイオードをＵＭＯＳＦ
ＥＴと一緒に形成する場合に比較して、追加工程数を大
幅に減少させることが出来る。
【００２２】次に、図４は、図１に示したダイオード構
造を図２、図３に示すようにＵＭＯＳＦＥＴと一緒に形
成し、ＵＭＯＳＦＥＴのゲート保護用ダイオードとして
使用する場合の等価回路図である。図４において、Ｄ１
〜Ｄ４は本発明のダイオードであり、１段のｐｎ接合の
耐圧をＢＶ１とする。また、Ｄｐａはｐ型領域１０２と
低濃度ｎ型エピタキシャル層１０１の間のｐｎ接合であ
り、その耐圧をＢＶ２とする。このＢＶ２の値はＵＭＯ
ＳＦＥＴのＢＶDSS程度の大きさである。通常は、ＢＶ
１＜ＢＶ２となるように形成される（例えばＢＶ１：５
Ｖ、ＢＶ２：５０Ｖ）ため、Ｄｐａの存在は無視してよ
い。
造を図２、図３に示すようにＵＭＯＳＦＥＴと一緒に形
成し、ＵＭＯＳＦＥＴのゲート保護用ダイオードとして
使用する場合の等価回路図である。図４において、Ｄ１
〜Ｄ４は本発明のダイオードであり、１段のｐｎ接合の
耐圧をＢＶ１とする。また、Ｄｐａはｐ型領域１０２と
低濃度ｎ型エピタキシャル層１０１の間のｐｎ接合であ
り、その耐圧をＢＶ２とする。このＢＶ２の値はＵＭＯ
ＳＦＥＴのＢＶDSS程度の大きさである。通常は、ＢＶ
１＜ＢＶ２となるように形成される（例えばＢＶ１：５
Ｖ、ＢＶ２：５０Ｖ）ため、Ｄｐａの存在は無視してよ
い。
【００２３】図４に示す回路は、ＵＭＯＳＦＥＴのゲー
ト・ソース間に双方向のダイオードが接続された構成に
なっており、ゲート保護用として使用できる。ここで図
４の保護ダイオードは、双方向に２×ＢＶ１の耐圧を持
つが、この値を変えるにはダイオードの段数を増減すれ
ばよい。
ト・ソース間に双方向のダイオードが接続された構成に
なっており、ゲート保護用として使用できる。ここで図
４の保護ダイオードは、双方向に２×ＢＶ１の耐圧を持
つが、この値を変えるにはダイオードの段数を増減すれ
ばよい。
【００２４】次に、図５は本発明の他の実施の形態に係
るダイオードの構造を示す断面図であり、図６は図５の
ダイオードをＵＭＯＳＦＥＴのゲート保護用ダイオード
として用いた場合の等価回路図である。
るダイオードの構造を示す断面図であり、図６は図５の
ダイオードをＵＭＯＳＦＥＴのゲート保護用ダイオード
として用いた場合の等価回路図である。
【００２５】この実施の形態は、ｐ型領域１０２に電極
を接続するように形成したものである。図５において、
３００は高濃度ｐ型領域であり、電極１０９とｐ型領域
１０２との接合がオーミック特性を示すようにするため
に形成したものである。高濃度ｐ型領域３００の形成は
ＵＭＯＳＦＥＴのベースコンタクト領域の形成と一緒に
実現できるため、工程数は増加しない。
を接続するように形成したものである。図５において、
３００は高濃度ｐ型領域であり、電極１０９とｐ型領域
１０２との接合がオーミック特性を示すようにするため
に形成したものである。高濃度ｐ型領域３００の形成は
ＵＭＯＳＦＥＴのベースコンタクト領域の形成と一緒に
実現できるため、工程数は増加しない。
【００２６】図５に示したダイオードは、ｐｎｐｎｐ構
造の双方向のダイオードになっている。図６に示すよう
に、図５のダイオードをＵＭＯＳＦＥＴのゲート電極と
ソース電極との間に接続することによっても、図１のダ
イオードの場合と同様にゲート保護としての機能を果た
すことが可能である。
造の双方向のダイオードになっている。図６に示すよう
に、図５のダイオードをＵＭＯＳＦＥＴのゲート電極と
ソース電極との間に接続することによっても、図１のダ
イオードの場合と同様にゲート保護としての機能を果た
すことが可能である。
【００２７】なお、図５においては、Ｕ字型溝を２個設
け、ｐｎｐｎｐ構造を形成しているが、Ｕ字型溝を１個
にすれば、ｐｎｐダイオードとなる。また、Ｕ字型溝を
さらに増加させて同様の構造を追加すれば、ｐｎ接合を
さらに並べた構造にすることが出来る。
け、ｐｎｐｎｐ構造を形成しているが、Ｕ字型溝を１個
にすれば、ｐｎｐダイオードとなる。また、Ｕ字型溝を
さらに増加させて同様の構造を追加すれば、ｐｎ接合を
さらに並べた構造にすることが出来る。
【００２８】また、これまでの説明では、第１導電型を
ｎ型、第２導電型をｐ型とした例で説明したが、両者を
逆にしても同様に可能である。
ｎ型、第２導電型をｐ型とした例で説明したが、両者を
逆にしても同様に可能である。
【図１】本発明の一実施の形態に係るダイオードの構造
を示す図であり、図（１）はダイオードの構造のレイア
ウトを示す平面図、図１（２）は（１）の（Ａ）−
（Ａ’）断面図。
を示す図であり、図（１）はダイオードの構造のレイア
ウトを示す平面図、図１（２）は（１）の（Ａ）−
（Ａ’）断面図。
【図２】図１に示したダイオードの製造工程の一部を示
す断面図。
す断面図。
【図３】図１に示したダイオードの製造工程の他の一部
を示す断面図。
を示す断面図。
【図４】図１に示したダイオード構造をＵＭＯＳＦＥＴ
のゲート保護用ダイオードとして使用する場合の等価回
路図。
のゲート保護用ダイオードとして使用する場合の等価回
路図。
【図５】本発明の他の実施の形態に係るダイオードの構
造を示す断面図。
造を示す断面図。
【図６】図５に示したダイオード構造をＵＭＯＳＦＥＴ
のゲート保護用ダイオードとして使用する場合の等価回
路図。
のゲート保護用ダイオードとして使用する場合の等価回
路図。
【図７】従来技術のダイオードの断面構造図。
１００…高濃度ｎ型埋込み層 １０１…低濃
度ｎ型エピタキシャル層 １０２…ｐ型領域 １０３…Ｕ字
型溝 １０４…酸化膜 １０５ａ、１０５ｂ、１０５ｃ…高濃度ｎ型多結晶シリ
コン １０６…ｎ型領域 １０７…酸化
膜 １０８…層間絶縁膜 １０９ａ、１
０９ｂ…電極 １１０ａ、１１０ｂ…コンタクト領域 １１１…キャ
ップ酸化膜 １１２…酸化膜 １１３…ノン
ドープ多結晶シリコン １１４…埋込み酸化膜 ２００ａ、２００ｂ…高濃度ｎ型埋込み層 ２０１ａ、２０１ｂ…低濃度ｎ型エピタキシャル層 ２０２ａ…ｐ型領域 ２０２ｂ…ｐ
型ベース領域 ２０３ｂ…ソース領域 ２０４ｂ…ベ
ースコンタクト領域 ２０５ａ、２０５ｂ…シリコン窒化膜 ２０６ａ、２
０６ｂ…ＰＳＧ膜 ２０７ａ、２０７ｂ…Ｕ字型溝 ２０８ａ…酸
化膜 ２０８ｂ…ゲート酸化膜 ２０９ａ、２０９ｂ…高濃度ｎ型多結晶シリコン ２１０ａ…酸化膜 ２１０ｂ…キ
ャップ酸化膜 ２１１ａ…ｎ型領域 ２１２ａ、２
１２ｂ…層間絶縁膜 ２１３ａ…電極 ２１３ｂ…ソ
ース電極 ２１４ａ、２１４ｂ…埋込み酸化膜 ２１５…キャ
ップ酸化膜 ２１６…埋込み酸化膜 ２１７…ノン
ドープ多結晶シリコン ２１８…酸化膜 ３００…高濃
度ｐ型領域 ４００…半導体基板 ４０１…フィ
ールド酸化膜 ４０２…多結晶シリコン ４０３…酸化
膜 ４０４ａ、４０４ｂ、４０４ｃ…ｎ型領域 ４０５ａ、４０５ｂ…ｐ型領域 ４０６…層間
絶縁膜 ４０７ａ、４０７ｂ…電極
度ｎ型エピタキシャル層 １０２…ｐ型領域 １０３…Ｕ字
型溝 １０４…酸化膜 １０５ａ、１０５ｂ、１０５ｃ…高濃度ｎ型多結晶シリ
コン １０６…ｎ型領域 １０７…酸化
膜 １０８…層間絶縁膜 １０９ａ、１
０９ｂ…電極 １１０ａ、１１０ｂ…コンタクト領域 １１１…キャ
ップ酸化膜 １１２…酸化膜 １１３…ノン
ドープ多結晶シリコン １１４…埋込み酸化膜 ２００ａ、２００ｂ…高濃度ｎ型埋込み層 ２０１ａ、２０１ｂ…低濃度ｎ型エピタキシャル層 ２０２ａ…ｐ型領域 ２０２ｂ…ｐ
型ベース領域 ２０３ｂ…ソース領域 ２０４ｂ…ベ
ースコンタクト領域 ２０５ａ、２０５ｂ…シリコン窒化膜 ２０６ａ、２
０６ｂ…ＰＳＧ膜 ２０７ａ、２０７ｂ…Ｕ字型溝 ２０８ａ…酸
化膜 ２０８ｂ…ゲート酸化膜 ２０９ａ、２０９ｂ…高濃度ｎ型多結晶シリコン ２１０ａ…酸化膜 ２１０ｂ…キ
ャップ酸化膜 ２１１ａ…ｎ型領域 ２１２ａ、２
１２ｂ…層間絶縁膜 ２１３ａ…電極 ２１３ｂ…ソ
ース電極 ２１４ａ、２１４ｂ…埋込み酸化膜 ２１５…キャ
ップ酸化膜 ２１６…埋込み酸化膜 ２１７…ノン
ドープ多結晶シリコン ２１８…酸化膜 ３００…高濃
度ｐ型領域 ４００…半導体基板 ４０１…フィ
ールド酸化膜 ４０２…多結晶シリコン ４０３…酸化
膜 ４０４ａ、４０４ｂ、４０４ｃ…ｎ型領域 ４０５ａ、４０５ｂ…ｐ型領域 ４０６…層間
絶縁膜 ４０７ａ、４０７ｂ…電極
Claims (2)
- 【請求項１】他の素子領域とは絶縁分離された第１導電
型の半導体基体と、 前記半導体基体の主面表面に形成された第２導電型領域
と、 前記第２導電型領域の表面から該第２導電型領域を貫通
して分離するように形成されたＵ字型溝と、 前記Ｕ字型溝内側の底面および側面に形成された絶縁膜
と、 前記Ｕ字型溝を埋め込み、かつ前記Ｕ字型溝に隣り合う
前記第２導電型領域の表面上の一部にも形成された第１
導電型の多結晶シリコン領域と、 前記第２導電型領域の表面上の一部に形成された多結晶
シリコン領域に接続して、前記第２導電型領域の表面部
分に形成された該第２導電型領域よりも浅い第１導電型
の領域と、 前記Ｕ字型溝で分離された複数個の前記第２導電型領域
と前記多結晶シリコン領域との中で２個以上の領域に接
続されたそれぞれの電極と、 を備えたことを特徴とする半導体装置。 - 【請求項２】他の素子領域とは絶縁分離された第１導電
型の半導体基体の主面表面に、第２導電型領域を形成
し、 前記第２導電型領域の表面から該第２導電型領域を貫通
して分離するようにＵ字型溝を形成し、 前記Ｕ字型溝内側の底面および側面に絶縁膜を形成し、 前記Ｕ字型溝を第１導電型の多結晶シリコンで埋め込
み、かつ前記Ｕ字型溝に隣り合う前記第２導電型領域の
表面上の一部にも第１導電型の多結晶シリコン領域を設
け、 前記第２導電型領域の表面上の一部に形成された多結晶
シリコン領域に接続して、前記第２導電型領域の表面部
分に該第２導電型領域よりも浅い第１導電型の領域を形
成し、 前記Ｕ字型溝で分離された複数個の前記第２導電型領域
と前記多結晶シリコン領域との中で２個以上の領域に接
続されたそれぞれの電極を形成する、ことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10195799A JP2000031476A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10195799A JP2000031476A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031476A true JP2000031476A (ja) | 2000-01-28 |
Family
ID=16347180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10195799A Pending JP2000031476A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008116770A (ja) * | 2006-11-07 | 2008-05-22 | Hitachi Displays Ltd | 表示装置 |
-
1998
- 1998-07-10 JP JP10195799A patent/JP2000031476A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008116770A (ja) * | 2006-11-07 | 2008-05-22 | Hitachi Displays Ltd | 表示装置 |
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| A131 | Notification of reasons for refusal |
Effective date: 20081202 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081226 |
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| A02 | Decision of refusal |
Effective date: 20090224 Free format text: JAPANESE INTERMEDIATE CODE: A02 |