JP2000022283A - 半導体素子、半導体素子の製造方法及び半導体基板の製造方法 - Google Patents
半導体素子、半導体素子の製造方法及び半導体基板の製造方法Info
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- JP2000022283A JP2000022283A JP19005998A JP19005998A JP2000022283A JP 2000022283 A JP2000022283 A JP 2000022283A JP 19005998 A JP19005998 A JP 19005998A JP 19005998 A JP19005998 A JP 19005998A JP 2000022283 A JP2000022283 A JP 2000022283A
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Abstract
(57)【要約】
【課題】 Ｎを含むＩＩＩ−Ｖ族半導体素子の熱応力に
起因する反りを抑制し、素子層における結晶欠陥やクラ
ックの発生を防止できる半導体素子を提供することを目
的とする。 【解決手段】 Ａｌ2Ｏ3基板１１の一方の主面上に、Ｇ
ａＮバッファ層１２、ｎ型ＧａＮコンタクト層１３、ｎ
型ＡｌＧａＮクラッド層１４、ＧａＮ光ガイド層１５、
ＧａＩｎＮ量子井戸活性層１６、ｐ型ＡｌＧａＮクラッ
ド層１７、ｎ型ＧａＮ電流ブロック層１８、ｐ型ＧａＮ
コンタクト層１９等のIII−Ｖ族化合物半導体層を形成
する一方で、基板１１の他方の主面上にＺｎＯ層１１２
を形成する。上記のIII−Ｖ族化合物半導体層及びＺｎ
Ｏ層１１２はともに基板よりも熱膨張係数が小さいた
め、半導体層形成後の冷却時に反りが発生するのを防止
できる。
起因する反りを抑制し、素子層における結晶欠陥やクラ
ックの発生を防止できる半導体素子を提供することを目
的とする。 【解決手段】 Ａｌ2Ｏ3基板１１の一方の主面上に、Ｇ
ａＮバッファ層１２、ｎ型ＧａＮコンタクト層１３、ｎ
型ＡｌＧａＮクラッド層１４、ＧａＮ光ガイド層１５、
ＧａＩｎＮ量子井戸活性層１６、ｐ型ＡｌＧａＮクラッ
ド層１７、ｎ型ＧａＮ電流ブロック層１８、ｐ型ＧａＮ
コンタクト層１９等のIII−Ｖ族化合物半導体層を形成
する一方で、基板１１の他方の主面上にＺｎＯ層１１２
を形成する。上記のIII−Ｖ族化合物半導体層及びＺｎ
Ｏ層１１２はともに基板よりも熱膨張係数が小さいた
め、半導体層形成後の冷却時に反りが発生するのを防止
できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子、半導体
基板および素子の製造方法に関するもので、特に紫外領
域から青色領域の光を放出する発光素子や電子素子等に
用いられるＮを含むＩＩＩ−Ｖ族半導体素子、半導体基
板および素子の製造方法に関する。
基板および素子の製造方法に関するもので、特に紫外領
域から青色領域の光を放出する発光素子や電子素子等に
用いられるＮを含むＩＩＩ−Ｖ族半導体素子、半導体基
板および素子の製造方法に関する。
【０００２】
【従来の技術】光ディスクの記録密度向上あるいはレー
ザプリンタの解像度向上あるいは光計測機器、医療機
器、ディスプレイ装置、照明装置等への応用を図るた
め、紫外領域から青色領域での発光が可能な半導体発光
素子、特に半導体レーザの研究開発が盛んに行われてい
る。このような短波長領域での発光が可能な材料とし
て、ＡｌＧａＩｎＮ系等のＮを含むＩＩＩ−Ｖ族化合物
半導体を挙げることができる。例えばＡｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ第７２巻 （１９９
８）２１１〜２１３頁には、Ａｌ2Ｏ3基板を用い、Ｓｉ
Ｏ2マスク上にラテラル成長させたＧａＮ層の上に変調
ドープＡｌＧａＮ／ＧａＮ歪超格子クラッド層およびＩ
ｎＧａＮ多重量子井戸活性層を有する半導体レーザ素子
を作製したことが記載されている。この素子は波長３９
７ｎｍ付近において室温連続発振し、出力２ｍＷで１１
５０時間以上の動作寿命があると記されている。
ザプリンタの解像度向上あるいは光計測機器、医療機
器、ディスプレイ装置、照明装置等への応用を図るた
め、紫外領域から青色領域での発光が可能な半導体発光
素子、特に半導体レーザの研究開発が盛んに行われてい
る。このような短波長領域での発光が可能な材料とし
て、ＡｌＧａＩｎＮ系等のＮを含むＩＩＩ−Ｖ族化合物
半導体を挙げることができる。例えばＡｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ第７２巻 （１９９
８）２１１〜２１３頁には、Ａｌ2Ｏ3基板を用い、Ｓｉ
Ｏ2マスク上にラテラル成長させたＧａＮ層の上に変調
ドープＡｌＧａＮ／ＧａＮ歪超格子クラッド層およびＩ
ｎＧａＮ多重量子井戸活性層を有する半導体レーザ素子
を作製したことが記載されている。この素子は波長３９
７ｎｍ付近において室温連続発振し、出力２ｍＷで１１
５０時間以上の動作寿命があると記されている。
【０００３】高品質かつ高信頼性が要求される半導体素
子の基板としては、格子定数および熱膨張係数が素子層
とほぼ一致することが好ましいため、素子層と同じ材料
を用いるのが理想的であるが、実際には、基板として必
要な大面積のＡｌＧａＩｎＮ系半導体単結晶を得ること
は、Ｎの平衡蒸気圧が非常に高く極めて困難である。そ
こで、結晶成長時の安定性の観点から、一般にＡｌ2Ｏ3
やＳｉＣ等が基板として用いられている。
子の基板としては、格子定数および熱膨張係数が素子層
とほぼ一致することが好ましいため、素子層と同じ材料
を用いるのが理想的であるが、実際には、基板として必
要な大面積のＡｌＧａＩｎＮ系半導体単結晶を得ること
は、Ｎの平衡蒸気圧が非常に高く極めて困難である。そ
こで、結晶成長時の安定性の観点から、一般にＡｌ2Ｏ3
やＳｉＣ等が基板として用いられている。
【０００４】また素子層の形成には、一般に有機金属気
相エピタキシー法（以下、ＭＯＶＰＥ法と略す）や分子
線エピタキシー法（以下、ＭＢＥ法と略す）が用いら
れ、半導体結晶がエピタキシャル成長されている。
相エピタキシー法（以下、ＭＯＶＰＥ法と略す）や分子
線エピタキシー法（以下、ＭＢＥ法と略す）が用いら
れ、半導体結晶がエピタキシャル成長されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような素子層とは異なる材料系の基板を用いた場合、８
００〜１１００℃程度の高温でのエピタキシャル成長終
了後、室温まで冷却する過程において、基板とＡｌＧａ
ＩｎＮ系半導体との熱膨張係数差に比例する熱応力が発
生する。これに起因して、基板と半導体素子層は反り、
結晶欠陥やクラックの発生を引き起こしてしまう。
ような素子層とは異なる材料系の基板を用いた場合、８
００〜１１００℃程度の高温でのエピタキシャル成長終
了後、室温まで冷却する過程において、基板とＡｌＧａ
ＩｎＮ系半導体との熱膨張係数差に比例する熱応力が発
生する。これに起因して、基板と半導体素子層は反り、
結晶欠陥やクラックの発生を引き起こしてしまう。
【０００６】従って、ＡｌＧａＩｎＮ系半導体レーザの
素子特性や信頼性を実用レベルまで向上させるには、素
子層における結晶欠陥やクラックの発生を防ぐことが不
可欠である。そこで本発明は、基板の反りを抑制して結
晶欠陥やクラックの発生を防いだ半導体素子（半導体発
光素子）を提供することを主たる目的とする。
素子特性や信頼性を実用レベルまで向上させるには、素
子層における結晶欠陥やクラックの発生を防ぐことが不
可欠である。そこで本発明は、基板の反りを抑制して結
晶欠陥やクラックの発生を防いだ半導体素子（半導体発
光素子）を提供することを主たる目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の半導体素子は、基板と、前記基板の一方の
主面上に形成された１層以上の少なくともＮを含むIII
−Ｖ族化合物半導体層と、前記基板の他方の主面上に形
成された１層以上の裏面層とを有する半導体素子であっ
て、前記III−Ｖ族化合物半導体層及び前記裏面層の熱
膨張係数が、前記基板の熱膨張係数より小さいことを特
徴とする構成、または、基板と、前記基板の一方の主面
上に形成された１層以上の少なくともＮを含むIII−Ｖ
族化合物半導体層と、前記基板の他方の主面上に形成さ
れた１層以上の裏面層とを有する半導体素子であって、
前記III−Ｖ族化合物半導体層及び前記裏面層の熱膨張
係数が、前記基板の熱膨張係数より大きいことを特徴と
する構成となっている。
めに本発明の半導体素子は、基板と、前記基板の一方の
主面上に形成された１層以上の少なくともＮを含むIII
−Ｖ族化合物半導体層と、前記基板の他方の主面上に形
成された１層以上の裏面層とを有する半導体素子であっ
て、前記III−Ｖ族化合物半導体層及び前記裏面層の熱
膨張係数が、前記基板の熱膨張係数より小さいことを特
徴とする構成、または、基板と、前記基板の一方の主面
上に形成された１層以上の少なくともＮを含むIII−Ｖ
族化合物半導体層と、前記基板の他方の主面上に形成さ
れた１層以上の裏面層とを有する半導体素子であって、
前記III−Ｖ族化合物半導体層及び前記裏面層の熱膨張
係数が、前記基板の熱膨張係数より大きいことを特徴と
する構成となっている。
【０００８】この構成によれば、半導体素子層を形成し
た後の冷却時に発生する反りの発生を防止することがで
きる。
た後の冷却時に発生する反りの発生を防止することがで
きる。
【０００９】また、基板と、前記基板の一方の主面上に
形成された１層以上の少なくともＮを含むIII−Ｖ族化
合物半導体層を有する半導体素子であって、前記基板の
他方の主面側において、前記基板の厚さが他の部分に比
べて薄い部分を有するか、または、基板と、前記基板の
一方の主面上に形成された１層以上の少なくともＮを含
むIII−Ｖ族化合物半導体層を有する半導体素子であっ
て、前記基板の他方の主面側に加工損傷層を有する構成
によっても上記と同様に反りの発生を防止することがで
きる。
形成された１層以上の少なくともＮを含むIII−Ｖ族化
合物半導体層を有する半導体素子であって、前記基板の
他方の主面側において、前記基板の厚さが他の部分に比
べて薄い部分を有するか、または、基板と、前記基板の
一方の主面上に形成された１層以上の少なくともＮを含
むIII−Ｖ族化合物半導体層を有する半導体素子であっ
て、前記基板の他方の主面側に加工損傷層を有する構成
によっても上記と同様に反りの発生を防止することがで
きる。
【００１０】また本発明の半導体基板の製造方法は、基
板の一方の主面上に熱膨張係数が前記基板の熱膨張係数
よりも小さい材料からなる裏面層を少なくとも１層以上
形成する工程と、前記基板の他方の主面上に１層以上の
少なくともＮを含み、かつ前記基板より熱膨張係数が小
さいIII−Ｖ族化合物半導体層を形成する工程と、基板
裏面層及び前記基板を除去して前記III−Ｖ族化合物半
導体層からなる半導体基板を得る工程とを有するか、ま
たは、基板の一方の主面上に熱膨張係数が前記基板の熱
膨張係数よりも大きい材料からなる裏面層を少なくとも
１層以上形成する工程と、前記基板の他方の主面上に１
層以上の少なくともＮを含み、かつ前記基板より熱膨張
係数が大きいIII−Ｖ族化合物半導体層を形成する工程
と、基板裏面層及び前記基板を除去して前記III−Ｖ族
化合物半導体層からなる半導体基板を得る工程とを有す
る構成となっている。
板の一方の主面上に熱膨張係数が前記基板の熱膨張係数
よりも小さい材料からなる裏面層を少なくとも１層以上
形成する工程と、前記基板の他方の主面上に１層以上の
少なくともＮを含み、かつ前記基板より熱膨張係数が小
さいIII−Ｖ族化合物半導体層を形成する工程と、基板
裏面層及び前記基板を除去して前記III−Ｖ族化合物半
導体層からなる半導体基板を得る工程とを有するか、ま
たは、基板の一方の主面上に熱膨張係数が前記基板の熱
膨張係数よりも大きい材料からなる裏面層を少なくとも
１層以上形成する工程と、前記基板の他方の主面上に１
層以上の少なくともＮを含み、かつ前記基板より熱膨張
係数が大きいIII−Ｖ族化合物半導体層を形成する工程
と、基板裏面層及び前記基板を除去して前記III−Ｖ族
化合物半導体層からなる半導体基板を得る工程とを有す
る構成となっている。
【００１１】この構成によれば、基板となるIII−Ｖ族
化合物半導体層に、反りに基づく欠陥が入るのを防止す
ることができる。また、上記のようにして形成した半導
体基板に対して、III−Ｖ族化合物半導体層を形成する
と、品質のよい半導体素子を得ることができる。
化合物半導体層に、反りに基づく欠陥が入るのを防止す
ることができる。また、上記のようにして形成した半導
体基板に対して、III−Ｖ族化合物半導体層を形成する
と、品質のよい半導体素子を得ることができる。
【００１２】
【発明の実施の形態】以下本発明の実施の形態における
半導体素子、半導体素子の製造方法及び半導体基板の製
造方法について図面を参照しながら詳細に説明する。な
お、以下に示す例では、半導体素子として、半導体発光
素子の１つである半導体レーザを例に挙げて説明を行う
が、本発明は半導体発光素子に限らず、Ｎを含有しIII
−Ｖ族化合物半導体層を有する様々な半導体素子に適用
することができる。
半導体素子、半導体素子の製造方法及び半導体基板の製
造方法について図面を参照しながら詳細に説明する。な
お、以下に示す例では、半導体素子として、半導体発光
素子の１つである半導体レーザを例に挙げて説明を行う
が、本発明は半導体発光素子に限らず、Ｎを含有しIII
−Ｖ族化合物半導体層を有する様々な半導体素子に適用
することができる。
【００１３】（実施の形態１）図１に本発明の実施の形
態１における半導体レーザ素子の構造を示す断面図を示
す。図１において、１１はＡｌ2Ｏ3基板（厚さ１５０μ
ｍ）、１２はＧａＮバッファ層（膜厚４０ｎｍ）、１３
はｎ型ＧａＮコンタクト層（膜厚３μｍ、キャリア密度
１×１０18ｃｍ-3）、１４はｎ型ＡｌＧａＮクラッド層
（膜厚５００ｎｍ、キャリア密度５×１０17ｃｍ-3）、
１５はＧａＮ光ガイド層（膜厚１００ｎｍ）、１６はＧ
ａＩｎＮ量子井戸活性層、１７はｐ型ＡｌＧａＮクラッ
ド層（膜厚５００ｎｍ、キャリア密度３×１０17ｃ
ｍ-3）、１８はｎ型ＧａＮ電流ブロック層（膜厚４００
ｎｍ、キャリア密度５×１０17ｃｍ-3）、１９はｐ型Ｇ
ａＮコンタクト層（膜厚４００ｎｍ、キャリア密度８×
１０17ｃｍ-3）、１１０はｎ型電極、１１１はｐ型電極
である。そして基板の裏面にはＺｎＯ層１１２（膜厚２
μｍ）が形成されている。
態１における半導体レーザ素子の構造を示す断面図を示
す。図１において、１１はＡｌ2Ｏ3基板（厚さ１５０μ
ｍ）、１２はＧａＮバッファ層（膜厚４０ｎｍ）、１３
はｎ型ＧａＮコンタクト層（膜厚３μｍ、キャリア密度
１×１０18ｃｍ-3）、１４はｎ型ＡｌＧａＮクラッド層
（膜厚５００ｎｍ、キャリア密度５×１０17ｃｍ-3）、
１５はＧａＮ光ガイド層（膜厚１００ｎｍ）、１６はＧ
ａＩｎＮ量子井戸活性層、１７はｐ型ＡｌＧａＮクラッ
ド層（膜厚５００ｎｍ、キャリア密度３×１０17ｃ
ｍ-3）、１８はｎ型ＧａＮ電流ブロック層（膜厚４００
ｎｍ、キャリア密度５×１０17ｃｍ-3）、１９はｐ型Ｇ
ａＮコンタクト層（膜厚４００ｎｍ、キャリア密度８×
１０17ｃｍ-3）、１１０はｎ型電極、１１１はｐ型電極
である。そして基板の裏面にはＺｎＯ層１１２（膜厚２
μｍ）が形成されている。
【００１４】基板の導電型については、ｎ型、ｐ型ある
いは絶縁性であってもよい。また、ＧａＮバッファ層１
２は、格子定数がＡｌＧａＩｎＮ系半導体結晶と大きく
異なるＡｌ2Ｏ3基板上にＡｌＧａＩｎＮ系半導体結晶を
２次元成長させるために設けられるものであり、ＧａＮ
以外にＡｌＮあるいはＡｌＧａＮを用いることもでき
る。
いは絶縁性であってもよい。また、ＧａＮバッファ層１
２は、格子定数がＡｌＧａＩｎＮ系半導体結晶と大きく
異なるＡｌ2Ｏ3基板上にＡｌＧａＩｎＮ系半導体結晶を
２次元成長させるために設けられるものであり、ＧａＮ
以外にＡｌＮあるいはＡｌＧａＮを用いることもでき
る。
【００１５】ｎ型ＧａＮコンタクト層１３の膜厚は、基
板が絶縁性でｐ、ｎ電極間でラテラル方向に電流を流さ
ねばならないため、１μｍ程度以上、好ましくは３μｍ
程度必要である。
板が絶縁性でｐ、ｎ電極間でラテラル方向に電流を流さ
ねばならないため、１μｍ程度以上、好ましくは３μｍ
程度必要である。
【００１６】ＡｌＧａＮクラッド層１４、１７のＡｌ混
晶比は、例えば８％である。なお、Ａｌ混晶において
は、Ａｌ混晶比の増加、膜厚および不純物密度の増加に
伴ってクラックが発生しやすくなるので、適当なＡｌ混
晶比、膜厚および不純物密度を選ぶ必要がある。
晶比は、例えば８％である。なお、Ａｌ混晶において
は、Ａｌ混晶比の増加、膜厚および不純物密度の増加に
伴ってクラックが発生しやすくなるので、適当なＡｌ混
晶比、膜厚および不純物密度を選ぶ必要がある。
【００１７】ＧａＩｎＮ量子井戸活性層１６の構造は、
例えば膜厚５ｎｍ、Ｉｎ混晶比３％の障壁層４層と膜厚
２．５ｎｍ、Ｉｎ混晶比１３％の井戸層３層とが交互に
積層されており、一番上の障壁層の上には膜厚５ｎｍ、
Ａｌ混晶比１５％のＡｌＧａＮ層が備わる。このＡｌＧ
ａＮ層はＧａＩｎＮ層の分解を防ぐためである。
例えば膜厚５ｎｍ、Ｉｎ混晶比３％の障壁層４層と膜厚
２．５ｎｍ、Ｉｎ混晶比１３％の井戸層３層とが交互に
積層されており、一番上の障壁層の上には膜厚５ｎｍ、
Ａｌ混晶比１５％のＡｌＧａＮ層が備わる。このＡｌＧ
ａＮ層はＧａＩｎＮ層の分解を防ぐためである。
【００１８】上記の図１に示したＡｌＧａＩｎＮ系半導
体素子層の製造にあたっては、ＭＯＶＰＥ法あるいはＭ
ＢＥ法等の気相成長法を用いることができる。ＭＯＶＰ
Ｅ法では速い成長速度で高品質な結晶を得ることがで
き、ＭＢＥ法では高真空中で原子層レベルでのその場観
察により高精度な成長制御を行うことができる。
体素子層の製造にあたっては、ＭＯＶＰＥ法あるいはＭ
ＢＥ法等の気相成長法を用いることができる。ＭＯＶＰ
Ｅ法では速い成長速度で高品質な結晶を得ることがで
き、ＭＢＥ法では高真空中で原子層レベルでのその場観
察により高精度な成長制御を行うことができる。
【００１９】ＭＯＶＰＥ法では、Ｇａ源としてはトリメ
チルガリウム（以下、ＴＭＧと略す）、トリエチルガリ
ウム（以下、ＴＥＧと略す）、Ａｌ源としてはトリメチ
ルアルミニウム（以下、ＴＭＡと略す）、トリエチルア
ルミニウム（以下、ＴＥＡと略す）、Ｉｎ源としてはト
リメチルインジウム（以下、ＴＭＩと略す）、トリエチ
ルインジウム（以下、ＴＥＩと略す）等のトリアルキル
金属化合物が用いられ、Ｎ源としてはアンモニア、ジメ
チルヒドラジン等のヒドラジン誘導体が用いられる。ま
たｎ型不純物のＳｉ源としてはシラン等、ｐ型不純物の
Ｍｇとしてはビスシクロペンタジエニルマグネシウム
（以下、Ｃｐ２Ｍｇと略す）等が用いられる。これらの
原料ガスが水素、窒素あるいはアルゴン等をキャリアガ
スとして供給される。
チルガリウム（以下、ＴＭＧと略す）、トリエチルガリ
ウム（以下、ＴＥＧと略す）、Ａｌ源としてはトリメチ
ルアルミニウム（以下、ＴＭＡと略す）、トリエチルア
ルミニウム（以下、ＴＥＡと略す）、Ｉｎ源としてはト
リメチルインジウム（以下、ＴＭＩと略す）、トリエチ
ルインジウム（以下、ＴＥＩと略す）等のトリアルキル
金属化合物が用いられ、Ｎ源としてはアンモニア、ジメ
チルヒドラジン等のヒドラジン誘導体が用いられる。ま
たｎ型不純物のＳｉ源としてはシラン等、ｐ型不純物の
Ｍｇとしてはビスシクロペンタジエニルマグネシウム
（以下、Ｃｐ２Ｍｇと略す）等が用いられる。これらの
原料ガスが水素、窒素あるいはアルゴン等をキャリアガ
スとして供給される。
【００２０】一方ＭＢＥ法では、III族源、不純物源と
してはそれぞれ金属Ｇａ、Ａｌ、Ｉｎ、ＳｉおよびＭｇ
が用いられ、Ｎ源としては窒素、アンモニア等のガスが
高周波プラズマ等で励起されて用いられる。一般にＭＢ
Ｅ法ではＭＯＶＰＥ法に比べて成長温度を低くすること
ができ、非平衡状態での成長を行えるが、ＡｌＧａＩｎ
Ｎ系半導体結晶の場合は、ホール移動度等の結晶品質の
観点から、ＭＢＥ法においてもできるだけ高温で成長を
行うことが好ましい。
してはそれぞれ金属Ｇａ、Ａｌ、Ｉｎ、ＳｉおよびＭｇ
が用いられ、Ｎ源としては窒素、アンモニア等のガスが
高周波プラズマ等で励起されて用いられる。一般にＭＢ
Ｅ法ではＭＯＶＰＥ法に比べて成長温度を低くすること
ができ、非平衡状態での成長を行えるが、ＡｌＧａＩｎ
Ｎ系半導体結晶の場合は、ホール移動度等の結晶品質の
観点から、ＭＢＥ法においてもできるだけ高温で成長を
行うことが好ましい。
【００２１】上記のように構成された半導体レーザにつ
いて考察する。基板であるＡｌ2Ｏ3の熱膨張係数は８．
０×１０-6／Ｋ、III−Ｖ族化合物半導体層であるＡｌ
ＧａＩｎＮ系半導体の熱膨張係数は４．０〜５．５×１
０-6／Ｋであるため（III−Ｖ族化合物半導体層の熱膨
張係数が基板の熱膨張係数よりも小さい）、通常、高温
でのIII−Ｖ族化合物半導体層のエピタキシャル成長終
了後、室温まで冷却する過程において、III−Ｖ族化合
物半導体層には圧縮応力が働き、III−Ｖ族化合物半導
体層表面側が上に凸になるように反ってしまう。しかし
ながら、図１に示す構成では、III−Ｖ族化合物半導体
層が形成されていない側の基板裏面に、基板のＡｌ2Ｏ3
より熱膨張係数の小さい物質、例えばＺｎＯ（熱膨張係
数２．９×１０-6／Ｋ ）で裏面層１１２を形成し、膜
厚、構造、成膜温度を制御することにより、熱応力を低
減し、半導体素子の反りを抑制することができる。その
結果、半導体素子層における結晶欠陥やクラックの発生
を防ぐことができ、素子特性や信頼性が向上する。な
お、Ａｌ2Ｏ3基板の裏面層に用いることのできる最適の
物質は、ＺｎＯ以外にＳｉ3Ｎ4、ＳｉＯ2、ＧａＮ等が
挙げられる。
いて考察する。基板であるＡｌ2Ｏ3の熱膨張係数は８．
０×１０-6／Ｋ、III−Ｖ族化合物半導体層であるＡｌ
ＧａＩｎＮ系半導体の熱膨張係数は４．０〜５．５×１
０-6／Ｋであるため（III−Ｖ族化合物半導体層の熱膨
張係数が基板の熱膨張係数よりも小さい）、通常、高温
でのIII−Ｖ族化合物半導体層のエピタキシャル成長終
了後、室温まで冷却する過程において、III−Ｖ族化合
物半導体層には圧縮応力が働き、III−Ｖ族化合物半導
体層表面側が上に凸になるように反ってしまう。しかし
ながら、図１に示す構成では、III−Ｖ族化合物半導体
層が形成されていない側の基板裏面に、基板のＡｌ2Ｏ3
より熱膨張係数の小さい物質、例えばＺｎＯ（熱膨張係
数２．９×１０-6／Ｋ ）で裏面層１１２を形成し、膜
厚、構造、成膜温度を制御することにより、熱応力を低
減し、半導体素子の反りを抑制することができる。その
結果、半導体素子層における結晶欠陥やクラックの発生
を防ぐことができ、素子特性や信頼性が向上する。な
お、Ａｌ2Ｏ3基板の裏面層に用いることのできる最適の
物質は、ＺｎＯ以外にＳｉ3Ｎ4、ＳｉＯ2、ＧａＮ等が
挙げられる。
【００２２】次に以下では、図１に示した半導体レーザ
素子を製造方法について説明する。基板１１には、（０
００１）面を主面とし、両面を鏡面研磨した単結晶Ａｌ
2Ｏ3を用い、まず基板裏面にＺｎＯ層１１２を形成す
る。ＺｎＯ膜の製造方法には、大別して化学輸送法、Ｍ
ＯＶＰＥ法あるいはＭＢＥ法等によるエピタキシャル成
長と、スパッタリング法による多結晶膜成長とがある。
例えばＭＯＶＰＥ法では、ジエチル亜鉛とＮＯ2を原料
としてエキシマレーザ（波長２４８ｎｍ）を照射して５
００℃でエピタキシャル膜が得られる。ここでは、レー
ザアブレーション法を用いる。
素子を製造方法について説明する。基板１１には、（０
００１）面を主面とし、両面を鏡面研磨した単結晶Ａｌ
2Ｏ3を用い、まず基板裏面にＺｎＯ層１１２を形成す
る。ＺｎＯ膜の製造方法には、大別して化学輸送法、Ｍ
ＯＶＰＥ法あるいはＭＢＥ法等によるエピタキシャル成
長と、スパッタリング法による多結晶膜成長とがある。
例えばＭＯＶＰＥ法では、ジエチル亜鉛とＮＯ2を原料
としてエキシマレーザ（波長２４８ｎｍ）を照射して５
００℃でエピタキシャル膜が得られる。ここでは、レー
ザアブレーション法を用いる。
【００２３】次に脱脂、洗浄したＡｌ2Ｏ3基板１１を高
真空成長室に入れ、酸素分圧３×１０-6Ｔｏｒｒの雰囲
気中７５０℃で１０分間加熱し、基板裏面のクリーニン
グを行う。続いて基板温度を６００℃にしてＺｎＯ焼結
ターゲットにエキシマレーザを照射し、原料を蒸発させ
て基板へ２μｍ堆積させる。その後、成長室の雰囲気を
酸素１気圧とし、５００℃でアニールしてＺｎＯ層１１
２を形成する。
真空成長室に入れ、酸素分圧３×１０-6Ｔｏｒｒの雰囲
気中７５０℃で１０分間加熱し、基板裏面のクリーニン
グを行う。続いて基板温度を６００℃にしてＺｎＯ焼結
ターゲットにエキシマレーザを照射し、原料を蒸発させ
て基板へ２μｍ堆積させる。その後、成長室の雰囲気を
酸素１気圧とし、５００℃でアニールしてＺｎＯ層１１
２を形成する。
【００２４】次にＭＯＶＰＥ法を用いてＡｌ2Ｏ3基板１
１の表面側に半導体レーザ素子層を成長させる工程に移
る。
１の表面側に半導体レーザ素子層を成長させる工程に移
る。
【００２５】反応室内のサセプタ上に載置し、３００Ｔ
ｏｒｒの水素雰囲気中１１２０℃で１０分間加熱し、基
板表面のクリーニングを行う。続いて基板温度を５００
℃まで下げ、キャリアガスに水素、原料ガスにＴＭＧと
アンモニアとを用い、Ｖ族／III族供給モル比（以下、
Ｖ／III比と略す）を５０００として、基板１１上にＧ
ａＮバッファ層１２を４０ｎｍ堆積させる。次に、ＴＭ
Ｇのみ供給を止めて１０００℃まで昇温する。１０００
℃に到達後、再びＴＭＧを供給し、Ｖ／III比を２５０
０として、段階的に昇温しながら最終的に１０６０℃で
シランを加えてｎ型ＧａＮコンタクト層１３を成長さ
せ、膜厚を３μｍとする。続いてＴＭＡを加えてｎ型Ａ
ｌＧａＮクラッド層１４を５００ｎｍ成長させる。ＴＭ
Ｇに対するＴＭＡの気相比は１０％である。さらに、Ｔ
ＭＡおよびシランの供給を止めてＧａＮ光ガイド層１５
を１００ｎｍ成長させる。
ｏｒｒの水素雰囲気中１１２０℃で１０分間加熱し、基
板表面のクリーニングを行う。続いて基板温度を５００
℃まで下げ、キャリアガスに水素、原料ガスにＴＭＧと
アンモニアとを用い、Ｖ族／III族供給モル比（以下、
Ｖ／III比と略す）を５０００として、基板１１上にＧ
ａＮバッファ層１２を４０ｎｍ堆積させる。次に、ＴＭ
Ｇのみ供給を止めて１０００℃まで昇温する。１０００
℃に到達後、再びＴＭＧを供給し、Ｖ／III比を２５０
０として、段階的に昇温しながら最終的に１０６０℃で
シランを加えてｎ型ＧａＮコンタクト層１３を成長さ
せ、膜厚を３μｍとする。続いてＴＭＡを加えてｎ型Ａ
ｌＧａＮクラッド層１４を５００ｎｍ成長させる。ＴＭ
Ｇに対するＴＭＡの気相比は１０％である。さらに、Ｔ
ＭＡおよびシランの供給を止めてＧａＮ光ガイド層１５
を１００ｎｍ成長させる。
【００２６】ＧａＮ光ガイド層１５の成長後、ＴＭＧの
供給も止めて８１０℃まで降温する。８１０℃に到達
後、キャリアガスをＡｒに切り替えて、井戸層において
はＴＥＧとＴＭＩをＴＭＩの気相比が８５％、Ｖ／III
比が１００００となるよう、また障壁層においてはＴＭ
Ｉの気相比が１５％、Ｖ／III比が６０００となるよう
供給して、ＧａＩｎＮ量子井戸活性層１６を形成する。
供給も止めて８１０℃まで降温する。８１０℃に到達
後、キャリアガスをＡｒに切り替えて、井戸層において
はＴＥＧとＴＭＩをＴＭＩの気相比が８５％、Ｖ／III
比が１００００となるよう、また障壁層においてはＴＭ
Ｉの気相比が１５％、Ｖ／III比が６０００となるよう
供給して、ＧａＩｎＮ量子井戸活性層１６を形成する。
【００２７】次に、基板温度を１０３０℃まで昇温し、
キャリアガスを再び水素に切り替えて、ＴＭＧとアンモ
ニアを用いてＧａＮ光ガイド層１５を１００ｎｍ成長さ
せる。引き続き、ＴＭＡとＣｐ２Ｍｇを加えてｐ型Ａｌ
ＧａＮクラッド層１７を５００ｎｍ成長させた後、原料
ガスの供給を止めて室温まで冷却する。
キャリアガスを再び水素に切り替えて、ＴＭＧとアンモ
ニアを用いてＧａＮ光ガイド層１５を１００ｎｍ成長さ
せる。引き続き、ＴＭＡとＣｐ２Ｍｇを加えてｐ型Ａｌ
ＧａＮクラッド層１７を５００ｎｍ成長させた後、原料
ガスの供給を止めて室温まで冷却する。
【００２８】以上のようにしてIII−Ｖ族化合物半導体
層を形成することができる。なお、上述の半導体レーザ
素子層を製造する他の方法としてはＭＢＥ法が挙げられ
る。また、ＭＯＶＰＥ法とＭＢＥ法を組み合わせて、基
板側のｎ型層をＭＯＶＰＥ法で成長し、活性層およびｐ
型層をＭＢＥ法で成長してもよい。ＭＢＥ法では水素パ
ッシベーションが起こらないので、熱処理せずにｐ型伝
導が得られる。
層を形成することができる。なお、上述の半導体レーザ
素子層を製造する他の方法としてはＭＢＥ法が挙げられ
る。また、ＭＯＶＰＥ法とＭＢＥ法を組み合わせて、基
板側のｎ型層をＭＯＶＰＥ法で成長し、活性層およびｐ
型層をＭＢＥ法で成長してもよい。ＭＢＥ法では水素パ
ッシベーションが起こらないので、熱処理せずにｐ型伝
導が得られる。
【００２９】以上の結晶成長工程で得られたウェハの反
りを測定したところ、曲率半径は３１．１ｍであり、基
板裏面にＺｎＯ層１１２を設けない従来素子構造の場合
の８．６ｍと比較すると、反りがほとんど無くなってい
ることがわかる。これは、成長温度から室温までの冷却
過程でレーザ素子層に作用する圧縮応力が、基板裏面の
ＺｎＯ層に作用する圧縮応力に打ち消されるためと考え
られる。
りを測定したところ、曲率半径は３１．１ｍであり、基
板裏面にＺｎＯ層１１２を設けない従来素子構造の場合
の８．６ｍと比較すると、反りがほとんど無くなってい
ることがわかる。これは、成長温度から室温までの冷却
過程でレーザ素子層に作用する圧縮応力が、基板裏面の
ＺｎＯ層に作用する圧縮応力に打ち消されるためと考え
られる。
【００３０】このウェハを単一モードレーザ素子に加工
する。すなわち、フォトリソグラフィー、ドライエッチ
ング、埋め込み再成長、電極蒸着等のプロセスを用い
る。まず、幅３μｍのストライプ状ＳｉＯ2を形成す
る。これをマスクとして、ｐ型ＡｌＧａＮクラッド層１
７をリッジ状に深さ４００ｎｍドライエッチングする。
次にＭＯＶＰＥ法によりｎ型ＧａＮ電流ブロック層１８
を４００ｎｍ選択成長させる。その後、ＳｉＯ2マスク
を除去し、再びＭＯＶＰＥ法によりｐ型ＧａＮコンタク
ト層１９を４００ｎｍ成長させる。さらに、ｎ型電極１
１１を形成するため、ｐ型ＧａＮコンタクト層１９から
ｎ型ＡｌＧａＮクラッド層１４までをドライエッチング
し、ｎ型ＧａＮコンタクト層１３を露出させる。
する。すなわち、フォトリソグラフィー、ドライエッチ
ング、埋め込み再成長、電極蒸着等のプロセスを用い
る。まず、幅３μｍのストライプ状ＳｉＯ2を形成す
る。これをマスクとして、ｐ型ＡｌＧａＮクラッド層１
７をリッジ状に深さ４００ｎｍドライエッチングする。
次にＭＯＶＰＥ法によりｎ型ＧａＮ電流ブロック層１８
を４００ｎｍ選択成長させる。その後、ＳｉＯ2マスク
を除去し、再びＭＯＶＰＥ法によりｐ型ＧａＮコンタク
ト層１９を４００ｎｍ成長させる。さらに、ｎ型電極１
１１を形成するため、ｐ型ＧａＮコンタクト層１９から
ｎ型ＡｌＧａＮクラッド層１４までをドライエッチング
し、ｎ型ＧａＮコンタクト層１３を露出させる。
【００３１】Ｍｇアクセプタ活性化のための熱処理は、
成長終了後に反応室内で行ってもよいし、いったん取り
出して熱処理炉で行ってもよいし、あるいは電極蒸着の
シンタリングと同時に行ってもよい。熱処理条件は、例
えば窒素雰囲気中で６００℃、２０分間である。
成長終了後に反応室内で行ってもよいし、いったん取り
出して熱処理炉で行ってもよいし、あるいは電極蒸着の
シンタリングと同時に行ってもよい。熱処理条件は、例
えば窒素雰囲気中で６００℃、２０分間である。
【００３２】最後に、電極蒸着およびシンタリングを行
う。ｐ型電極１１０には、例えばＭｇ膜とＡｕ膜が順次
積層されたＭｇ／Ａｕ電極が用いられる。またｎ型電極
１１１にはＴｉ／Ｍｏ／Ｐｔ／Ａｕ電極が形成される。
う。ｐ型電極１１０には、例えばＭｇ膜とＡｕ膜が順次
積層されたＭｇ／Ａｕ電極が用いられる。またｎ型電極
１１１にはＴｉ／Ｍｏ／Ｐｔ／Ａｕ電極が形成される。
【００３３】このウェハを劈開して共振器長を例えば
０．７μｍとし、両端面とも適当なコーティングを施し
た後、レーザ素子に分離して、ヒートシンクにジャンク
ションダウンで実装する。室温での動作特性を評価した
ところ、発振波長は４０４ｎｍ、しきい値電流は９４ｍ
Ａ、外部微分量子効率は７０％、レーザ発振開始時の印
加電圧は５．９Ｖであった。
０．７μｍとし、両端面とも適当なコーティングを施し
た後、レーザ素子に分離して、ヒートシンクにジャンク
ションダウンで実装する。室温での動作特性を評価した
ところ、発振波長は４０４ｎｍ、しきい値電流は９４ｍ
Ａ、外部微分量子効率は７０％、レーザ発振開始時の印
加電圧は５．９Ｖであった。
【００３４】（実施の形態２）図２に本発明の実施の形
態２における半導体レーザ素子の構造を示す断面図を示
す。図２において、２１はｎ型６Ｈ−ＳｉＣ基板（厚さ
１５０μｍ、キャリア密度２×１０18ｃｍ-3）、２２は
ＡｌＮバッファ層（膜厚１０ｎｍ）、２３はＡｌＧａＩ
ｎＮバッファ層（膜厚２０ｎｍ）、２４はｎ型ＡｌＧａ
Ｎクラッド層（膜厚５００ｎｍ、キャリア密度５×１０
17ｃｍ-3）、２５はＧａＮ光ガイド層（膜厚１００ｎ
ｍ）、２６はＧａＩｎＮ量子井戸活性層、２７はｐ型Ａ
ｌＧａＮクラッド層（膜厚５００ｎｍ、キャリア密度３
×１０17ｃｍ-3）、２８はｎ型ＧａＮ電流ブロック層
（膜厚４００ｎｍ、キャリア密度５×１０17ｃｍ-3）、
２９はｐ型ＧａＮコンタクト層（膜厚４００ｎｍ、キャ
リア密度８×１０17ｃｍ-3）、２１０はｐ型電極であ
る。そして基板の裏面には金属層であるＮｉ／Ａｕ層２
１１（膜厚４００ｎｍ）が形成されている。
態２における半導体レーザ素子の構造を示す断面図を示
す。図２において、２１はｎ型６Ｈ−ＳｉＣ基板（厚さ
１５０μｍ、キャリア密度２×１０18ｃｍ-3）、２２は
ＡｌＮバッファ層（膜厚１０ｎｍ）、２３はＡｌＧａＩ
ｎＮバッファ層（膜厚２０ｎｍ）、２４はｎ型ＡｌＧａ
Ｎクラッド層（膜厚５００ｎｍ、キャリア密度５×１０
17ｃｍ-3）、２５はＧａＮ光ガイド層（膜厚１００ｎ
ｍ）、２６はＧａＩｎＮ量子井戸活性層、２７はｐ型Ａ
ｌＧａＮクラッド層（膜厚５００ｎｍ、キャリア密度３
×１０17ｃｍ-3）、２８はｎ型ＧａＮ電流ブロック層
（膜厚４００ｎｍ、キャリア密度５×１０17ｃｍ-3）、
２９はｐ型ＧａＮコンタクト層（膜厚４００ｎｍ、キャ
リア密度８×１０17ｃｍ-3）、２１０はｐ型電極であ
る。そして基板の裏面には金属層であるＮｉ／Ａｕ層２
１１（膜厚４００ｎｍ）が形成されている。
【００３５】なお、基板の導電型については、ｎ型、ｐ
型あるいは絶縁性であってもよく、また、基板面方位に
ついては低指数面だけでなく、ある方向へ傾斜させた基
板を用いてもよい。例えば、４Ｈ−ＳｉＣの（０００
１）面から［１１−２０］方向へ３度傾斜させた基板を
用いることもできる。
型あるいは絶縁性であってもよく、また、基板面方位に
ついては低指数面だけでなく、ある方向へ傾斜させた基
板を用いてもよい。例えば、４Ｈ−ＳｉＣの（０００
１）面から［１１−２０］方向へ３度傾斜させた基板を
用いることもできる。
【００３６】上記のように構成された半導体レーザにつ
いて考察する。基板であるＳｉＣの熱膨張係数は４．２
×１０-6／Ｋ、ＧａＮ系半導体の熱膨張係数は５．５×
１０-6／Ｋであるため（III−Ｖ族化合物半導体層の熱
膨張係数が基板の熱膨張係数よりも大きい）、通常、高
温でのエピタキシャル成長終了後室温まで冷却する過程
で、III−Ｖ族化合物半導体層には引張り応力が働き、I
II−Ｖ族化合物半導体層表面側が下に凸になるように反
る。しかしながら、図２に示す構成では、III−Ｖ族化
合物半導体層が形成されていない側の基板裏面に、基板
のＳｉＣより熱膨張係数の大きい金属等の物質で裏面層
２１１を形成し、膜厚、構造、成膜温度を制御すること
により、熱応力を低減し、半導体素子の反りを抑制する
ことができる。その結果、半導体素子層における結晶欠
陥やクラックの発生を防ぐことができ、素子特性や信頼
性が向上する。なお、ＳｉＣ基板の裏面層に用いること
のできる最適の物質は、ＮｉやＡｕ以外にＡｌ、Ｉｎ、
Ｇａ等が挙げられる。
いて考察する。基板であるＳｉＣの熱膨張係数は４．２
×１０-6／Ｋ、ＧａＮ系半導体の熱膨張係数は５．５×
１０-6／Ｋであるため（III−Ｖ族化合物半導体層の熱
膨張係数が基板の熱膨張係数よりも大きい）、通常、高
温でのエピタキシャル成長終了後室温まで冷却する過程
で、III−Ｖ族化合物半導体層には引張り応力が働き、I
II−Ｖ族化合物半導体層表面側が下に凸になるように反
る。しかしながら、図２に示す構成では、III−Ｖ族化
合物半導体層が形成されていない側の基板裏面に、基板
のＳｉＣより熱膨張係数の大きい金属等の物質で裏面層
２１１を形成し、膜厚、構造、成膜温度を制御すること
により、熱応力を低減し、半導体素子の反りを抑制する
ことができる。その結果、半導体素子層における結晶欠
陥やクラックの発生を防ぐことができ、素子特性や信頼
性が向上する。なお、ＳｉＣ基板の裏面層に用いること
のできる最適の物質は、ＮｉやＡｕ以外にＡｌ、Ｉｎ、
Ｇａ等が挙げられる。
【００３７】以下、上記の実施の形態１と異なる点につ
いて、図２に示した半導体レーザ素子を製造する工程に
即して説明する。
いて、図２に示した半導体レーザ素子を製造する工程に
即して説明する。
【００３８】基板２１には、（０００１）Ｓｉ面を主面
とし、両面を鏡面研磨した単結晶ｎ型６Ｈ−ＳｉＣを用
い、まず基板裏面にＮｉ／Ａｕ層２１１を通常の真空蒸
着法により形成する。脱脂、洗浄した基板２１を真空蒸
着槽に入れ、基板温度は３５０℃として真空度５×１０
-7Ｔｏｒｒ以下でＮｉを１０ｎｍ、Ａｕを３９０ｎｍ順
次蒸着する。Ｎｉは基板とＡｕの密着性を高めるために
用いる。なお、熱膨張係数はＮｉが３８×１０-6／Ｋ、
Ａｕが４３×１０-6／Ｋである。
とし、両面を鏡面研磨した単結晶ｎ型６Ｈ−ＳｉＣを用
い、まず基板裏面にＮｉ／Ａｕ層２１１を通常の真空蒸
着法により形成する。脱脂、洗浄した基板２１を真空蒸
着槽に入れ、基板温度は３５０℃として真空度５×１０
-7Ｔｏｒｒ以下でＮｉを１０ｎｍ、Ａｕを３９０ｎｍ順
次蒸着する。Ｎｉは基板とＡｕの密着性を高めるために
用いる。なお、熱膨張係数はＮｉが３８×１０-6／Ｋ、
Ａｕが４３×１０-6／Ｋである。
【００３９】次にＭＯＶＰＥ法を用いてＳｉＣ基板２１
の表面側に半導体レーザ素子層を成長させる。反応室内
のサセプタ上に載置し、３００Ｔｏｒｒの水素雰囲気中
１１２０℃で１０分間加熱し、基板表面のクリーニング
を行う。このときに、裏面のＮｉ／Ａｕ層２１１は融点
を超えて流動性が高まり、基板２１との間の熱応力に起
因する歪は解放される。続いて基板温度を１０００℃ま
で下げ、キャリアガスに水素、原料ガスにＴＭＡとアン
モニアとを用い、基板２１上にＡｌＮバッファ層２２を
１０ｎｍ堆積させ、ＴＭＡの供給を止める。さらに基板
温度を９１０℃まで下げ、ＴＭＡ、ＴＭＧ、ＴＭＩを供
給して、ＡｌＧａＩｎＮバッファ層２３を２０ｎｍ成長
させる。この層は、レーザ構造各層間に存在する歪に起
因するクラックの発生を抑制する効果がある。ｎ型Ａｌ
ＧａＮクラッド層２４以降の成長工程は実施の形態１で
説明した通りである。
の表面側に半導体レーザ素子層を成長させる。反応室内
のサセプタ上に載置し、３００Ｔｏｒｒの水素雰囲気中
１１２０℃で１０分間加熱し、基板表面のクリーニング
を行う。このときに、裏面のＮｉ／Ａｕ層２１１は融点
を超えて流動性が高まり、基板２１との間の熱応力に起
因する歪は解放される。続いて基板温度を１０００℃ま
で下げ、キャリアガスに水素、原料ガスにＴＭＡとアン
モニアとを用い、基板２１上にＡｌＮバッファ層２２を
１０ｎｍ堆積させ、ＴＭＡの供給を止める。さらに基板
温度を９１０℃まで下げ、ＴＭＡ、ＴＭＧ、ＴＭＩを供
給して、ＡｌＧａＩｎＮバッファ層２３を２０ｎｍ成長
させる。この層は、レーザ構造各層間に存在する歪に起
因するクラックの発生を抑制する効果がある。ｎ型Ａｌ
ＧａＮクラッド層２４以降の成長工程は実施の形態１で
説明した通りである。
【００４０】結晶成長工程で得られたウェハの反りを測
定したところ、曲率半径は２４．８ｍであり、基板裏面
にＮｉ／Ａｕ層２１１を設けない従来素子構造の場合の
１３．５ｍと比較すると、反りが抑制されていることが
わかる。また、従来構造では素子層にクラックの発生が
観察されるが、本実施の形態の構造では観察されなかっ
た。これは、成長温度から室温までの冷却過程でレーザ
素子層に作用する引張り応力が、基板裏面のＮｉ／Ａｕ
層に作用する引張り応力に打ち消されるためと考えられ
る。
定したところ、曲率半径は２４．８ｍであり、基板裏面
にＮｉ／Ａｕ層２１１を設けない従来素子構造の場合の
１３．５ｍと比較すると、反りが抑制されていることが
わかる。また、従来構造では素子層にクラックの発生が
観察されるが、本実施の形態の構造では観察されなかっ
た。これは、成長温度から室温までの冷却過程でレーザ
素子層に作用する引張り応力が、基板裏面のＮｉ／Ａｕ
層に作用する引張り応力に打ち消されるためと考えられ
る。
【００４１】なお、基板裏面のＮｉ／Ａｕ層２１１はレ
ーザ素子層成長時に十分合金化され、ｎ型ＳｉＣに対す
るオーミック電極となるので、図２の素子構造において
はｎ型電極をも兼ねる。
ーザ素子層成長時に十分合金化され、ｎ型ＳｉＣに対す
るオーミック電極となるので、図２の素子構造において
はｎ型電極をも兼ねる。
【００４２】（実施の形態３）図３に本発明の実施の形
態３における半導体レーザ素子の構造を示す断面図を示
す。図３において、３１はｎ型６Ｈ−ＳｉＣ基板（厚さ
１５０μｍ、キャリア密度２×１０18ｃｍ-3）、３２は
ＡｌＮバッファ層（膜厚１０ｎｍ）、３３はｎ型ＧａＮ
層（膜厚１６μｍ、キャリア密度７×１０17ｃｍ-3）、
３４はＳｉＯ2マスク層、３５はｎ型ＡｌＧａＮクラッ
ド層（膜厚５００ｎｍ、キャリア密度５×１０17ｃ
ｍ-3）、３６はＧａＮ光ガイド層（膜厚１００ｎｍ）、
３７はＧａＩｎＮ量子井戸活性層、３８はｐ型ＡｌＧａ
Ｎクラッド層（膜厚５００ｎｍ、キャリア密度３×１０
17ｃｍ-3）、３９はｎ型ＧａＮ電流ブロック層（膜厚４
００ｎｍ、キャリア密度５×１０17ｃｍ-3）、３１０は
ｐ型ＧａＮコンタクト層（膜厚４００ｎｍ、キャリア密
度８×１０17ｃｍ-3）、３１１はｐ型電極である。そし
て基板の裏面にはＮｉ／Ａｕ層３１２（膜厚５００ｎ
ｍ）が形成されている。
態３における半導体レーザ素子の構造を示す断面図を示
す。図３において、３１はｎ型６Ｈ−ＳｉＣ基板（厚さ
１５０μｍ、キャリア密度２×１０18ｃｍ-3）、３２は
ＡｌＮバッファ層（膜厚１０ｎｍ）、３３はｎ型ＧａＮ
層（膜厚１６μｍ、キャリア密度７×１０17ｃｍ-3）、
３４はＳｉＯ2マスク層、３５はｎ型ＡｌＧａＮクラッ
ド層（膜厚５００ｎｍ、キャリア密度５×１０17ｃ
ｍ-3）、３６はＧａＮ光ガイド層（膜厚１００ｎｍ）、
３７はＧａＩｎＮ量子井戸活性層、３８はｐ型ＡｌＧａ
Ｎクラッド層（膜厚５００ｎｍ、キャリア密度３×１０
17ｃｍ-3）、３９はｎ型ＧａＮ電流ブロック層（膜厚４
００ｎｍ、キャリア密度５×１０17ｃｍ-3）、３１０は
ｐ型ＧａＮコンタクト層（膜厚４００ｎｍ、キャリア密
度８×１０17ｃｍ-3）、３１１はｐ型電極である。そし
て基板の裏面にはＮｉ／Ａｕ層３１２（膜厚５００ｎ
ｍ）が形成されている。
【００４３】本実施の形態は、基本的には、上記の実施
の形態２と類似しており、基板上のIII−Ｖ族化合物半
導体層中にストライプ状にＳｉＯ2が埋め込まれている
点が異なっている。なお、本実施の形態では、上記のよ
うな構成で説明を行うが、ＳｉＯ2以外にＳｉ3Ｎ4を用
いてもよく、また、必ずしもストライプ状に形成されて
いる必要性はなく、不連続に埋め込まれていればよい。
の形態２と類似しており、基板上のIII−Ｖ族化合物半
導体層中にストライプ状にＳｉＯ2が埋め込まれている
点が異なっている。なお、本実施の形態では、上記のよ
うな構成で説明を行うが、ＳｉＯ2以外にＳｉ3Ｎ4を用
いてもよく、また、必ずしもストライプ状に形成されて
いる必要性はなく、不連続に埋め込まれていればよい。
【００４４】以下、実施の形態２と異なる点について、
図３に示した半導体レーザ素子を製造する工程に即して
説明する。すなわち、実施の形態２と同様、基板裏面に
Ｎｉ／Ａｕ層３１２を通常の真空蒸着法により形成した
後、ＭＯＶＰＥ法を用いて基板表面側に半導体レーザ素
子層を成長させる。
図３に示した半導体レーザ素子を製造する工程に即して
説明する。すなわち、実施の形態２と同様、基板裏面に
Ｎｉ／Ａｕ層３１２を通常の真空蒸着法により形成した
後、ＭＯＶＰＥ法を用いて基板表面側に半導体レーザ素
子層を成長させる。
【００４５】まずＡｌＮバッファ層３２の成長に引き続
き、厚さ２μｍのｎ型ＧａＮ層３３を成長させる。次に
プラズマＣＶＤ法等によりＳｉＯ2マスク層３４（厚さ
１００ｎｍ）を形成し、フォトリソグラフィー、ドライ
エッチングプロセスにより、ＧａＮの［１−１００］方
向に４μｍピッチで１．５μｍ幅のストライプ状開口部
を設ける。
き、厚さ２μｍのｎ型ＧａＮ層３３を成長させる。次に
プラズマＣＶＤ法等によりＳｉＯ2マスク層３４（厚さ
１００ｎｍ）を形成し、フォトリソグラフィー、ドライ
エッチングプロセスにより、ＧａＮの［１−１００］方
向に４μｍピッチで１．５μｍ幅のストライプ状開口部
を設ける。
【００４６】再びＭＯＶＰＥ反応室内のサセプタ上に載
置し、ｎ型ＧａＮ層３３を選択成長させる。この過程で
マスク上への多結晶ＧａＮ堆積は起こらず、開口部から
ＧａＮがラテラル成長し、マスク中央部で合体し、厚さ
約４μｍの成長で（０００１）平坦面が得られる。次に
再びプラズマＣＶＤ法等により２層目のストライプ状Ｓ
ｉＯ2マスク層３４（厚さ１００ｎｍ）をさきほどと同
じ方向に形成する。このとき、マスクの開口部が１層目
のマスクの上方に来るように２層目のマスクを形成す
る。
置し、ｎ型ＧａＮ層３３を選択成長させる。この過程で
マスク上への多結晶ＧａＮ堆積は起こらず、開口部から
ＧａＮがラテラル成長し、マスク中央部で合体し、厚さ
約４μｍの成長で（０００１）平坦面が得られる。次に
再びプラズマＣＶＤ法等により２層目のストライプ状Ｓ
ｉＯ2マスク層３４（厚さ１００ｎｍ）をさきほどと同
じ方向に形成する。このとき、マスクの開口部が１層目
のマスクの上方に来るように２層目のマスクを形成す
る。
【００４７】そしてＭＯＶＰＥ反応室内のサセプタ上に
載置し、ｎ型ＧａＮ層３３をラテラル成長させ、厚さ約
１０μｍの成長でレーザ素子層を形成するための（００
０１）平坦面が得られる。２回のラテラル成長により、
ＳｉＣ基板３１との界面から発生して上方に延びる貫通
転位（界面付近の密度は１×１０8ｃｍ-2）はＳｉＯ2マ
スク層で消失し、またラテラル方向にはほとんど屈曲し
ないので、ｎ型ＧａＮ層３３の最上部で貫通転位の密度
は５×１０5ｃｍ-2に減少する。ｎ型ＡｌＧａＮクラッ
ド層３５以降の成長工程は実施の形態１で説明した通り
である。
載置し、ｎ型ＧａＮ層３３をラテラル成長させ、厚さ約
１０μｍの成長でレーザ素子層を形成するための（００
０１）平坦面が得られる。２回のラテラル成長により、
ＳｉＣ基板３１との界面から発生して上方に延びる貫通
転位（界面付近の密度は１×１０8ｃｍ-2）はＳｉＯ2マ
スク層で消失し、またラテラル方向にはほとんど屈曲し
ないので、ｎ型ＧａＮ層３３の最上部で貫通転位の密度
は５×１０5ｃｍ-2に減少する。ｎ型ＡｌＧａＮクラッ
ド層３５以降の成長工程は実施の形態１で説明した通り
である。
【００４８】基板裏面にＮｉ／Ａｕ層３１２を設けない
従来素子構造ではｎ型ＧａＮ層３３のラテラル成長でク
ラックが発生し、その上にレーザ素子層を形成すること
ができなかったが、本実施の形態の構造ではクラックは
発生せず、転位密度１０5ｃｍ-2台程度の高品質なレー
ザ素子層を形成することができる。
従来素子構造ではｎ型ＧａＮ層３３のラテラル成長でク
ラックが発生し、その上にレーザ素子層を形成すること
ができなかったが、本実施の形態の構造ではクラックは
発生せず、転位密度１０5ｃｍ-2台程度の高品質なレー
ザ素子層を形成することができる。
【００４９】（実施の形態４）図４に本発明の実施の形
態４における半導体レーザ素子に用いる基板の構造を示
す断面図を示す。本実施の形態も、上記の実施の形態１
や２と同様に、基板の一方の主面上にＮを含有するIII
−Ｖ族化合物半導体層を有する構造となっているが、こ
の部分については同様であるため、説明を省略し、III
−Ｖ族化合物半導体層を結晶成長させた後の冷却工程に
おいて生じる反りの防止を行うための、基板側の特徴点
について説明することとする。
態４における半導体レーザ素子に用いる基板の構造を示
す断面図を示す。本実施の形態も、上記の実施の形態１
や２と同様に、基板の一方の主面上にＮを含有するIII
−Ｖ族化合物半導体層を有する構造となっているが、こ
の部分については同様であるため、説明を省略し、III
−Ｖ族化合物半導体層を結晶成長させた後の冷却工程に
おいて生じる反りの防止を行うための、基板側の特徴点
について説明することとする。
【００５０】図４（ａ）は例えば（０００１）Ｓｉ面を
主面とするｎ型６Ｈ−ＳｉＣ基板（厚さ１５０μｍ、キ
ャリア密度２×１０18ｃｍ-3）であって、裏面側には、
例えば［１−１００］方向に延びる深さ１１０μｍ、幅
１５０μｍの溝が１５０μｍ間隔で設けられている。こ
のような、基板の厚さが他の部分に比べて薄い部分を有
する形状を有する基板の製造には、フォトリソグラフ
ィ、ドライエッチングおよび、またはウェットエッチン
グが用いられる。
主面とするｎ型６Ｈ−ＳｉＣ基板（厚さ１５０μｍ、キ
ャリア密度２×１０18ｃｍ-3）であって、裏面側には、
例えば［１−１００］方向に延びる深さ１１０μｍ、幅
１５０μｍの溝が１５０μｍ間隔で設けられている。こ
のような、基板の厚さが他の部分に比べて薄い部分を有
する形状を有する基板の製造には、フォトリソグラフ
ィ、ドライエッチングおよび、またはウェットエッチン
グが用いられる。
【００５１】基板４１の表面に、実施の形態２で説明し
たようなＡｌＧａＩｎＮ系半導体レーザ素子を形成した
ときのウェハの反りは、厚さの均一な基板上に素子を形
成したときと比較して大きな差はなかった。しかし、断
面を透過電子顕微鏡で観察すると、溝のない厚い基板部
分に形成した素子層では、貫通転位の密度が１０7〜１
０8ｃｍ-2程度に達するが、溝のある薄い基板部分に形
成した素子層では、１０6ｃｍ-2以下に抑えられている
一方、薄い基板部分に欠陥やクラックの発生する傾向が
観察された。つまり、基板に溝を設けて薄くしたことに
より、強度の低下した基板側に欠陥等が発生し、その部
分の歪が緩和されるので、その上の素子層では高品質な
結晶が得られる。
たようなＡｌＧａＩｎＮ系半導体レーザ素子を形成した
ときのウェハの反りは、厚さの均一な基板上に素子を形
成したときと比較して大きな差はなかった。しかし、断
面を透過電子顕微鏡で観察すると、溝のない厚い基板部
分に形成した素子層では、貫通転位の密度が１０7〜１
０8ｃｍ-2程度に達するが、溝のある薄い基板部分に形
成した素子層では、１０6ｃｍ-2以下に抑えられている
一方、薄い基板部分に欠陥やクラックの発生する傾向が
観察された。つまり、基板に溝を設けて薄くしたことに
より、強度の低下した基板側に欠陥等が発生し、その部
分の歪が緩和されるので、その上の素子層では高品質な
結晶が得られる。
【００５２】なお、基板裏面の溝は素子を分離する、あ
るいは劈開するための溝として利用してもよい。また、
本実施の形態ではストライプ状に溝を設けているが、こ
れ以外には例えば、格子状に溝を設けてもよい。
るいは劈開するための溝として利用してもよい。また、
本実施の形態ではストライプ状に溝を設けているが、こ
れ以外には例えば、格子状に溝を設けてもよい。
【００５３】さらに、図４（ｂ）に示すように基板上に
ｎ型ＧａＮ層４２を成長させ、ＳｉＯ2マスク層４３上
にＧａＮをラテラル成長させて平坦なｎ型ＧａＮ層４２
を形成した後、その上にＡｌＧａＩｎＮ系半導体レーザ
素子を形成してもよい。ＳｉＯ2マスク層４３の形状
は、例えばＧａＮ［１−１００］方向に延びるストライ
プ状で、１０μｍピッチで５μｍ幅のストライプ状開口
部を設けてある。
ｎ型ＧａＮ層４２を成長させ、ＳｉＯ2マスク層４３上
にＧａＮをラテラル成長させて平坦なｎ型ＧａＮ層４２
を形成した後、その上にＡｌＧａＩｎＮ系半導体レーザ
素子を形成してもよい。ＳｉＯ2マスク層４３の形状
は、例えばＧａＮ［１−１００］方向に延びるストライ
プ状で、１０μｍピッチで５μｍ幅のストライプ状開口
部を設けてある。
【００５４】（実施の形態５）図５に本発明の実施の形
態５における半導体レーザ素子に用いる基板の構造を示
す断面図を示す。本実施の形態も、上記の実施の形態１
や２と同様に、基板の一方の主面上にＮを含有するIII
−Ｖ族化合物半導体層を有する構造となっているが、こ
の部分については同様であるため、説明を省略し、III
−Ｖ族化合物半導体層を結晶成長させた後の冷却工程に
おいて生じる反りの防止を行うための、基板側の特徴点
について説明することとする。
態５における半導体レーザ素子に用いる基板の構造を示
す断面図を示す。本実施の形態も、上記の実施の形態１
や２と同様に、基板の一方の主面上にＮを含有するIII
−Ｖ族化合物半導体層を有する構造となっているが、こ
の部分については同様であるため、説明を省略し、III
−Ｖ族化合物半導体層を結晶成長させた後の冷却工程に
おいて生じる反りの防止を行うための、基板側の特徴点
について説明することとする。
【００５５】図５において、基板の材質は例えばＡｌ2
Ｏ3であり、５２はＡｌ2Ｏ3基板５１裏面の加工損傷層
を示す。基板は、例えば、インゴットから切り出して表
面側は鏡面研磨するが、裏面側は切り出したときのまま
の状態、あるいはラップエッチングを施した状態とす
る。加工による基板へのダメージが残っているため、こ
の上にＡｌＧａＩｎＮ系半導体素子を形成すると歪のか
かり方が変化し、通常、半導体素子層には圧縮応力が働
いて表面側が上に凸になるように反るのに対して、この
場合はそれを打ち消す方向に働き、ほぼ平坦とすること
ができる。
Ｏ3であり、５２はＡｌ2Ｏ3基板５１裏面の加工損傷層
を示す。基板は、例えば、インゴットから切り出して表
面側は鏡面研磨するが、裏面側は切り出したときのまま
の状態、あるいはラップエッチングを施した状態とす
る。加工による基板へのダメージが残っているため、こ
の上にＡｌＧａＩｎＮ系半導体素子を形成すると歪のか
かり方が変化し、通常、半導体素子層には圧縮応力が働
いて表面側が上に凸になるように反るのに対して、この
場合はそれを打ち消す方向に働き、ほぼ平坦とすること
ができる。
【００５６】なお、基板と半導体素子層の熱膨張係数差
が大きいときに、基板の反りを防止し、あるいは素子層
への結晶欠陥・クラック発生を抑制するためには、これ
まで説明してきた実施の形態以外に、他の手段を用いる
こともできる。例えば、基板裏面側を多孔質状にするこ
と、基板裏面にハニカム状層を設けること、あるいは基
板裏面に微粒子層を設けること等が挙げられる。
が大きいときに、基板の反りを防止し、あるいは素子層
への結晶欠陥・クラック発生を抑制するためには、これ
まで説明してきた実施の形態以外に、他の手段を用いる
こともできる。例えば、基板裏面側を多孔質状にするこ
と、基板裏面にハニカム状層を設けること、あるいは基
板裏面に微粒子層を設けること等が挙げられる。
【００５７】（実施の形態６）図６に本発明の実施の形
態６における半導体レーザ素子の製造工程断面図を示
す。図６において、６１はＡｌ2Ｏ3基板、６２はＳｉＯ
2層、６３はｎ型ＧａＮ層、６４はＡｌＧａＩｎＮ系レ
ーザ素子層、６５はｐ型電極、６６はｎ型電極を示して
いる。
態６における半導体レーザ素子の製造工程断面図を示
す。図６において、６１はＡｌ2Ｏ3基板、６２はＳｉＯ
2層、６３はｎ型ＧａＮ層、６４はＡｌＧａＩｎＮ系レ
ーザ素子層、６５はｐ型電極、６６はｎ型電極を示して
いる。
【００５８】以下図６を参照しながら、本発明の実施の
形態における半導体レーザ素子の製造方法とともに、半
導体基板の製造方法についても説明する。
形態における半導体レーザ素子の製造方法とともに、半
導体基板の製造方法についても説明する。
【００５９】Ａｌ2Ｏ3基板６１には、（０００１）面を
主面とし、両面を鏡面研磨した単結晶Ａｌ2Ｏ3（厚さ１
５０μｍ）を用い、まず基板裏面に熱膨張係数が基板の
熱膨張係数よりも小さい材料であるＳｉＯ2層６２（厚
さ２μｍ）を裏面層としてプラズマＣＶＤ法等により形
成する。
主面とし、両面を鏡面研磨した単結晶Ａｌ2Ｏ3（厚さ１
５０μｍ）を用い、まず基板裏面に熱膨張係数が基板の
熱膨張係数よりも小さい材料であるＳｉＯ2層６２（厚
さ２μｍ）を裏面層としてプラズマＣＶＤ法等により形
成する。
【００６０】次にＭＯＶＰＥ法を用いて基板表面側に厚
さ２μｍのＧａＮ層６３を成長させる。そしてＳｉＯ2
マスク層６２（厚さ１００ｎｍ）を形成し、フォトリソ
グラフィー、ドライエッチングプロセスにより、ＧａＮ
の［１−１００］方向に８μｍピッチで３μｍ幅のスト
ライプ状開口部を設ける。
さ２μｍのＧａＮ層６３を成長させる。そしてＳｉＯ2
マスク層６２（厚さ１００ｎｍ）を形成し、フォトリソ
グラフィー、ドライエッチングプロセスにより、ＧａＮ
の［１−１００］方向に８μｍピッチで３μｍ幅のスト
ライプ状開口部を設ける。
【００６１】再びＭＯＶＰＥ反応室内のサセプタ上に載
置し、ｎ型ＧａＮ層（キャリア密度１×１０18ｃｍ-3）
６３を選択成長させる。この過程でマスク上への多結晶
ＧａＮ堆積は起こらず、開口部からＧａＮがラテラル成
長し、マスク中央部で合体し、厚さ約６μｍの成長で
（０００１）平坦面が得られるが、厚さ約１００μｍ以
上になるまでそのまま成長を続ける。これにより、Ａｌ
2Ｏ3基板６１との界面から発生して上方に延びる貫通転
位（界面付近の密度は２×１０10ｃｍ-2）はＳｉＯ2マ
スク層で消失し、またラテラル方向にはほとんど屈曲し
ないので、ｎ型ＧａＮ層６３の最上部で貫通転位の密度
は１０4ｃｍ-2台に減少する。
置し、ｎ型ＧａＮ層（キャリア密度１×１０18ｃｍ-3）
６３を選択成長させる。この過程でマスク上への多結晶
ＧａＮ堆積は起こらず、開口部からＧａＮがラテラル成
長し、マスク中央部で合体し、厚さ約６μｍの成長で
（０００１）平坦面が得られるが、厚さ約１００μｍ以
上になるまでそのまま成長を続ける。これにより、Ａｌ
2Ｏ3基板６１との界面から発生して上方に延びる貫通転
位（界面付近の密度は２×１０10ｃｍ-2）はＳｉＯ2マ
スク層で消失し、またラテラル方向にはほとんど屈曲し
ないので、ｎ型ＧａＮ層６３の最上部で貫通転位の密度
は１０4ｃｍ-2台に減少する。
【００６２】ここではＧａＮ厚膜をＭＯＶＰＥ法により
形成したが、他の方法としてハイドライドＶＰＥ法を用
いて形成してもよい。この方法はＭＯＶＰＥ法に比べて
格段に成長速度が速く、厚膜成長に適している。
形成したが、他の方法としてハイドライドＶＰＥ法を用
いて形成してもよい。この方法はＭＯＶＰＥ法に比べて
格段に成長速度が速く、厚膜成長に適している。
【００６３】以上の工程により、基板の裏面層が形成さ
れた側とは反対側の主面に熱膨張係数が基板よりも小さ
いIII−Ｖ族化合物半導体層が形成されたことになる。
れた側とは反対側の主面に熱膨張係数が基板よりも小さ
いIII−Ｖ族化合物半導体層が形成されたことになる。
【００６４】ＧａＮ厚膜成長を終えて室温まで冷却した
時点で、基板の反りはほぼ抑制されている。この状態で
Ａｌ2Ｏ3基板６１の裏面側からＳｉＯ2層６２、Ａｌ2Ｏ
3基板６１およびＳｉＯ2マスク層６２を研磨によって除
去することにより、厚さ約１００μｍのｎ型ＧａＮ基板
６３を得ることができる。
時点で、基板の反りはほぼ抑制されている。この状態で
Ａｌ2Ｏ3基板６１の裏面側からＳｉＯ2層６２、Ａｌ2Ｏ
3基板６１およびＳｉＯ2マスク層６２を研磨によって除
去することにより、厚さ約１００μｍのｎ型ＧａＮ基板
６３を得ることができる。
【００６５】この基板上に、ＭＯＶＰＥ法を用いて実施
の形態３で説明したように、ＡｌＧａＩｎＮ系レーザ素
子層６４を形成し、表面のｐ型コンタクト層上にｐ型電
極６５を、基板裏面にｎ型電極６６をそれぞれ形成する
ことにより、半導体レーザ素子が得られる。
の形態３で説明したように、ＡｌＧａＩｎＮ系レーザ素
子層６４を形成し、表面のｐ型コンタクト層上にｐ型電
極６５を、基板裏面にｎ型電極６６をそれぞれ形成する
ことにより、半導体レーザ素子が得られる。
【００６６】なお、本実施の形態では、裏面層としてＳ
ｉＯ2を用いたが、ＺｎＯ層や、Ｓｉ3Ｎ4層を用いても
よい。また、例えば基板にＳｉＣを用い、裏面層を金属
層（Ｎｉ、Ａｕ、Ａｌ、ＩｎまたはＧａを含む）とする
ことにより、基板の一方の主面上に熱膨張係数が基板の
熱膨張係数よりも大きい材料からなる裏面層を形成し、
基板の他方の主面上に基板より熱膨張係数が大きいIII
−Ｖ族化合物半導体層を形成した後、基板裏面層及び基
板を除去し半導体基板を得てもよい。
ｉＯ2を用いたが、ＺｎＯ層や、Ｓｉ3Ｎ4層を用いても
よい。また、例えば基板にＳｉＣを用い、裏面層を金属
層（Ｎｉ、Ａｕ、Ａｌ、ＩｎまたはＧａを含む）とする
ことにより、基板の一方の主面上に熱膨張係数が基板の
熱膨張係数よりも大きい材料からなる裏面層を形成し、
基板の他方の主面上に基板より熱膨張係数が大きいIII
−Ｖ族化合物半導体層を形成した後、基板裏面層及び基
板を除去し半導体基板を得てもよい。
【００６７】以上本発明について、その実施の形態とと
もに説明を行い、上記の実施の形態においては半導体レ
ーザ素子について説明したが、発光ダイオード、フォト
ダイオード、電界効果トランジスタやその他の半導体素
子にも適用することができる。
もに説明を行い、上記の実施の形態においては半導体レ
ーザ素子について説明したが、発光ダイオード、フォト
ダイオード、電界効果トランジスタやその他の半導体素
子にも適用することができる。
【００６８】
【発明の効果】以上のように本発明によれば、Ｎ含むII
I−Ｖ族半導体結晶と基板との熱膨張係数差に比例する
熱応力を低減させることができ、半導体結晶の反りを抑
制して結晶欠陥やクラックの発生を防げるので、これを
用いた半導体素子の特性や信頼性を向上させるという顕
著な効果が得られる。
I−Ｖ族半導体結晶と基板との熱膨張係数差に比例する
熱応力を低減させることができ、半導体結晶の反りを抑
制して結晶欠陥やクラックの発生を防げるので、これを
用いた半導体素子の特性や信頼性を向上させるという顕
著な効果が得られる。
【図１】本発明の実施の形態１における半導体レーザ素
子の構造を示す断面図
子の構造を示す断面図
【図２】本発明の実施の形態２における半導体レーザ素
子の構造を示す断面図
子の構造を示す断面図
【図３】本発明の実施の形態３における半導体レーザ素
子の構造を示す断面図
子の構造を示す断面図
【図４】本発明の実施の形態４における半導体レーザ素
子に用いる基板の構造を示す断面図
子に用いる基板の構造を示す断面図
【図５】本発明の実施の形態５における半導体レーザ素
子に用いる基板の構造を示す断面図
子に用いる基板の構造を示す断面図
【図６】本発明の実施の形態６における半導体レーザ素
子の製造工程断面図
子の製造工程断面図
１１，５１，６１ Ａｌ2Ｏ3基板 １２ ＧａＮバッファ層 １３ ｎ型ＧａＮコンタクト層 １４，２４，３５ ｎ型ＡｌＧａＮクラッド層 １５，２５，３６ ＧａＮ光ガイド層 １６，２６，３７ ＧａＩｎＮ量子井戸活性層 １７，２７，３８ ｐ型ＡｌＧａＮクラッド層 １８，２８，３９ ｎ型ＧａＮ電流ブロック層 １９，２９，３１０ ｐ型ＧａＮコンタクト層 １１０，２１０，３１１，６５ ｐ型電極 １１１，６６ ｎ型電極 １１２ ＺｎＯ層 ２１，３１，４１ ｎ型６Ｈ−ＳｉＣ基板 ２２，３２ ＡｌＮバッファ層 ２３ ＡｌＧａＩｎＮバッファ層 ２１１，３１２ Ｎｉ／Ａｕ層 ３３，４２，６３ ｎ型ＧａＮ層 ３４，４３ ＳｉＯ2マスク層 ５２ 加工損傷層 ６２ ＳｉＯ2層 ６４ ＡｌＧａＩｎＮ系レーザ素子層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石橋 明彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 木戸口 勲 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 伴 雄三郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F041 AA40 CA04 CA05 CA14 CA33 CA34 CA40 CA46 CA65 5F073 AA45 AA51 AA73 BA06 BA07 CA07 CB04 CB05 DA05 EA27 EA29
Claims (14)
- 【請求項１】基板と、前記基板の一方の主面上に形成さ
れた１層以上の少なくともＮを含むIII−Ｖ族化合物半
導体層と、前記基板の他方の主面上に形成された１層以
上の裏面層とを有する半導体素子であって、前記III−
Ｖ族化合物半導体層及び前記裏面層の熱膨張係数が、前
記基板の熱膨張係数より小さいことを特徴とする半導体
素子。 - 【請求項２】基板がＡｌ2Ｏ3であり、裏面層が少なくと
もＧａＮ層、ＺｎＯ層、Ｓｉ3Ｎ4層またはＳｉＯ2層を
含むことを特徴とする請求項１に記載の半導体素子。 - 【請求項３】基板と、前記基板の一方の主面上に形成さ
れた１層以上の少なくともＮを含むIII−Ｖ族化合物半
導体層と、前記基板の他方の主面上に形成された１層以
上の裏面層とを有する半導体素子であって、前記III−
Ｖ族化合物半導体層及び前記裏面層の熱膨張係数が、前
記基板の熱膨張係数より大きいことを特徴とする半導体
素子。 - 【請求項４】基板がＳｉＣであり、裏面層が金属層を含
むことを特徴とする請求項３に記載の半導体素子。 - 【請求項５】金属層が少なくともＮｉ、Ａｕ、Ａｌ、Ｉ
ｎまたはＧａを含むことを特徴とする請求項４に記載の
半導体素子。 - 【請求項６】基板と、前記基板の一方の主面上に形成さ
れた１層以上の少なくともＮを含むIII−Ｖ族化合物半
導体層を有する半導体素子であって、前記基板の他方の
主面側において、前記基板の厚さが他の部分に比べて薄
い部分を有することを特徴とする半導体素子。 - 【請求項７】基板と、前記基板の一方の主面上に形成さ
れた１層以上の少なくともＮを含むIII−Ｖ族化合物半
導体層を有する半導体素子であって、前記基板の他方の
主面側に加工損傷層を有することを特徴とする半導体素
子。 - 【請求項８】基板の一方の主面上に熱膨張係数が前記基
板の熱膨張係数よりも小さい材料からなる裏面層を少な
くとも１層以上形成する工程と、前記基板の他方の主面
上に１層以上の少なくともＮを含み、かつ前記基板より
熱膨張係数が小さいIII−Ｖ族化合物半導体層を形成す
る工程と、基板裏面層及び前記基板を除去して前記III
−Ｖ族化合物半導体層からなる半導体基板を得る工程と
を有する半導体基板の製造方法。 - 【請求項９】基板がＡｌ2Ｏ3であり、裏面層が少なくと
もＺｎＯ層、Ｓｉ3Ｎ4層またはＳｉＯ2層を含むことを
特徴とする請求項８に記載の半導体基板の造方法。 - 【請求項１０】基板の一方の主面上に熱膨張係数が前記
基板の熱膨張係数よりも大きい材料からなる裏面層を少
なくとも１層以上形成する工程と、前記基板の他方の主
面上に１層以上の少なくともＮを含み、かつ前記基板よ
り熱膨張係数が大きいIII−Ｖ族化合物半導体層を形成
する工程と、基板裏面層及び前記基板を除去して前記II
I−Ｖ族化合物半導体層からなる半導体基板を得る工程
とを有する半導体基板の製造方法。 - 【請求項１１】基板がＳｉＣであり、裏面層が金属層を
含むことを特徴とする請求項１０に記載の半導体基板の
製造方法。 - 【請求項１２】金属が少なくともＮｉ、Ａｕ、Ａｌ、Ｉ
ｎまたはＧａを含むことを特徴とする請求項１１に記載
の半導体基板の製造方法。 - 【請求項１３】基板の一方の主面上に熱膨張係数が前記
基板の熱膨張係数よりも小さい材料からなる裏面層を少
なくとも１層以上形成する工程と、前記基板の他方の主
面上に１層以上の少なくともＮを含み、かつ前記基板よ
り熱膨張係数が小さいIII−Ｖ族化合物半導体層を形成
する工程と、前記裏面層及び前記基板を除去して前記II
I−Ｖ族化合物半導体層からなる半導体基板を得る工程
と、前記半導体基板上に１層以上の少なくともＮを含む
III−Ｖ族化合物半導体からなる素子層を形成する工程
とを有することを特徴とする半導体素子の製造方法。 - 【請求項１４】基板の一方の主面上に熱膨張係数が前記
基板の熱膨張係数よりも大きい材料からなる裏面層を少
なくとも１層以上形成する工程と、前記基板の他方の主
面上に１層以上の少なくともＮを含み、かつ前記基板よ
り熱膨張係数が大きいIII−Ｖ族化合物半導体層を形成
する工程と、前記裏面層及び前記基板を除去して前記II
I−Ｖ族化合物半導体層からなる半導体基板を得る工程
と、前記半導体基板上に１層以上の少なくともＮを含む
III−Ｖ族化合物半導体からなる素子層を形成する工程
とを有することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19005998A JP2000022283A (ja) | 1998-07-06 | 1998-07-06 | 半導体素子、半導体素子の製造方法及び半導体基板の製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP19005998A JP2000022283A (ja) | 1998-07-06 | 1998-07-06 | 半導体素子、半導体素子の製造方法及び半導体基板の製造方法 |
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