JP2000019224A

JP2000019224A - プリント回路基板のテスト方法

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Publication number: JP2000019224A
Application number: JP10184664A
Authority: JP
Inventors: Hayashi Kajitani; 林梶谷; Shigeo Otaki; 重夫大滝; Sadayuki Sugawara; 貞幸菅原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2000-01-21
Anticipated expiration: 2018-06-30
Also published as: JP4160656B2

Abstract

(57)【要約】【課題】高密度プリント回路基板（以下、ＰＣＢと略
称）の製造不良を短期間で効率良く発見するため、ＰＣ
Ｂの設計段階からテスト容易化設計を行い回路構成、実
装条件に合った最適なＰＣＢのテスト方法を実現する。【解決手段】ＰＣＢ用のテストプログラム（以下ＴＰ）
を生成する設計用ソフトを実行するためのＣＰＵ２００
と該ソフトを格納するハードディスク２０２で構成する
コンピュータシステムでテスト対象ＰＣＢの回路構成、
実装条件に従いテスト治具を用いてテストするインサー
キットテスタ２０４でのみテストできるＴＰと該テスタ
２０４ではテストできずテスト治具が不要なフライング
プローブテスタ２０５でテストするためのＴＰを生成し
通信回線２１０を介し各々のテスタ２０４、２０５に転
送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリント回路基板
（以下、ＰＣＢと略称する）のテスト方法に係り、特に
高密度ＰＣＢのテストに好適な改良されたＰＣＢのテス
ト方法に関する。

【０００２】

【従来の技術】ＰＣＢのテスト方法に係わる技術につい
ては、例えば特開昭６２−２０６４６８号公報に記載さ
れているようにインサーキットテスタのプローブピンの
決定方法について論じられている。

【０００３】

【発明が解決しようとする課題】上記従来技術は、テス
タ特有の処理については論じられているがＰＣＢ設計工
程およびテスト工程においてのテストを容易化する技術
については論じられていない。

【０００４】上記従来技術ではＰＣＢの回路構成に対応
した専用のテスト治具を用いてテストを実施するインサ
ーキットテスタに係わるものであり、ＰＣＢ上のプリン
トパターンの上にプローブピンが立てられるプローブポ
イントがあることが前提になっており、プローブポイン
トが無い場合の処置については考慮されていない。

【０００５】また、従来のテスト方法では、一枚のＰＣ
Ｂに対してはその回路に対応した専用の治具を備えたイ
ンサーキットテスタでテストを実施しており、テストで
きない回路の対処方法については論じていない。

【０００６】このインサーキットテスタは、同一回路の
ＰＣＢに対して同一のテスト治具が使用できるためテス
トスピードが早く量産品のテストには適している。当然
のことながら、回路が異なればプローブピンの配列も異
なり、回路に対応して植設されたプローブピンを備えた
専用のテスト治具が必要になる。

【０００７】しかし、高密度化している近年のＰＣＢで
は、プリントパターン上にプローブポイントを設けるこ
とができない場合が多く、これらに対する対応が高密度
ＰＣＢのテストの課題となっている。すなわち、回路が
高密度化してくると、テスト治具を用いるインサーキッ
トテスタでは最早対応できない部分が存在し、ＰＣＢ全
体のテストが不可能となる。

【０００８】一方、この種のプローブピンを備えた専用
のテスト治具を用いないテスタとして、フライングプロ
ーブテスタが知られている。この場合は、テストプロー
ブを任意の位置に設定できるため、専用のテスト治具で
はテストできない回路領域のテストを可能とする。しか
し、このフライングプローブテスタは、回路上をある程
度自由にテストできると云う利点がある反面、テストに
要する時間がインサーキットテスタに比べて長くなると
云う欠点がある。

【０００９】したがって、本発明の目的は、上記従来技
術の問題点を解消することにあり、高密度ＰＣＢのテス
トをインサーキットテスタとフライングプローブテスタ
とを共用して、最短時間で最大のテスト効果が得られる
改良されたＰＣＢのテスト方法を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明のＰＣＢのテスト方法は、回路設計、実装設
計工程の段階から各工程での作業内容に合わせテストの
ための仕掛けを組み込み、高密度ＰＣＢ上の回路をテス
ト治具を用いてテストできる回路と、テスト治具を用い
たインサーキットテスタではテスト出来ない回路に分離
し、後者の回路に対してはテスト治具を用いないフライ
ングプローブテスタでテストするように、上記各々のテ
スタ用のテストプログラムを作成してＰＣＢテストの最
適化を図るようにしたものである。

【００１１】

【発明の実施の形態】以下、図面にしたがって発明の実
施の形態を説明する。図１Ａは本発明のテスト方法の概
要を示したフローチャートであり、図２は本発明を実施
する際の電子計算機とテスタ設備との配列関係を示した
ブロック図である。

【００１２】図１Ａに示した本発明の回路入力１００、
テストを考慮した回路入力１０１、パターン設計１０
２、プローブポイント選択１０３、インサーキットテス
ト用ＴＰ（テストプログラムの略）生成１０４、テスト
治具情報作成１０５、フライングプローブテスタ用ＴＰ
（テストプログラムの略）生成１０６、テスタへのＴＰ
転送１０７は、図２に示したようにＣＰＵ２００上で動
作するソフトウェアであり、ハードディスク２０２上に
格納されており、ＶＤＴ（ビデオターミナル）２０３か
らの指示により、メモリ２０１に必要なソフトがロード
されＣＰＵ２００上で動作する。このコンピュータシス
テム上で作成されたＴＰは通信回線２１０を介しインサ
ーキットテスタ２０４、フライングプローブテスタ２０
５に転送される。

【００１３】図１Ａは、回路設計者が回路入力を行いテ
ストが完了するまでの工程の概略を示したものであり、
処理１０１がＰＣＢの回路入力処理であり、この時テス
トを考慮した回路入力を図２のＤＶＴ２０３にて行う。

【００１４】テストを考慮した回路入力とは、回路中に
発振回路がある場合、図７（ａ）に示すように、発振回
路７００において、該発振回路７００がハイレベルの信
号を入力することにより発振出力信号を抑止するイネー
ブルピン７０１を持つ際には、これを制御できる様にプ
ルダウン抵抗７０１Ｂを自動的に生成する。

【００１５】また、図７（ｂ）に示すように、発振回路
７００Ａがイネーブルピンを持たないものである場合に
は、発振回路出力信号７０２と論理回路の間に分断回路
７０５とプルアップ抵抗７０４Ｂとを自動生成する。分
断回路７０５には、２入力ＮＡＮＤ素子を用い入力信号
の一方は発振回路７００Ａの出力信号ピン７０２に接続
し、他方はプルアップ抵抗７０４Ｂを介し電源へ接続す
る。これを実現するために図８（ｂ）に示すテスト制御
部品テーブル８１０を使用する。このテスト制御部品テ
ーブル８１０には部品名称、発振回路やＬＳＩ等のイン
サーキットテストに影響を及ぼす部品の部品種別、イネ
ーブルピン番号、イネーブル信号を登録する。回路中の
部品名よりその部品が自動生成が必要な部品であるか否
かをこのテスト制御部品テーブル８１０により判断す
る。

【００１６】同様に回路中にＬＳＩが存在する場合、イ
ンサーキットテストではＬＳＩの出力信号をハイインピ
ーダンスに制御する必要があるため、回路中にＬＳＩを
検出するとそのＬＳＩがイネーブルピンで制御できるも
のであれば図８（ａ）に示す様に制御回路を自動生成す
る。図８（ａ）ではＬＳＩ３が該当部品であり、ピン番
号２０４が制御ピンであり、イネーブル信号がＨ：ハイ
レベルであることから、このピンに対しプルアップ抵抗
８０１を自動生成する。

【００１７】回路中にＢＳ回路（Boundary Scan 回路の
略）が存在し、ＢＳ結線が未実施の場合自動的にＢＳ回
路結線を行う。これを図を用いて説明する。図９Ａの回
路図中ＬＳＩ１、ＬＳＩ４がＢＳ回路を採用しているＬ
ＳＩであり部品ＡがＢＳ回路を採用していない部品であ
る。図１Ａの回路ファィル１５１にこの接続（回路図の
情報）が記述されている。

【００１８】これを図９Ｃで説明する。処理９３０１で
処理回路ファィル１５１より部品実装単位を表す回路記
号毎に部品名を読み込み、図８（ｂ）のテスト制御部品
テーブル８１０でＢＳ部品であるか否か判断し、ＢＳ部
品のみを抽出し図９Ｂ（ｃ）のＢＳ部品テーブル９１１
０にセットする。

【００１９】次に処理９３０２でＢＳ部品テーブル９１
１０に登録してある回路記号毎にＢＳ部品の制御ピン情
報を抽出する。

【００２０】処理９３０３で図９Ｂ（ｃ）のＢＳ部品テ
ーブル９１１０に登録してある回路記号順にＴＤＯ（テ
スタデータアウトプット）とＴＤＩ（テスタデータイン
プット）とを回路図上で接続する。この実施例では信号
名を順にＴＤ１、ＴＤ２と生成し、図９Ｂ（ａ）に示し
たように回路記号Ｌ１０、Ｌ２０、Ｌ４０の順に結線す
る。

【００２１】処理９３０３終了後、処理９３０４でＴＭ
Ｓ（テストモードセレクト）の接続を行う。これは図９
Ｂ（ｃ）のＢＳ部品テーブル９１１０から回路記号とＴ
ＭＳピン番号（ＬＳＩ１は１３５／ＬＳＩ４は２３）と
を取り出し、図９Ｂ（ａ）に示したようにこのテーブル
上の全てのＴＭＳピンを同じ信号名ＴＭＳ０で接続す
る。このＴＭＳにプルダウン抵抗を接続する。

【００２２】処理９３０５ではＴＣＫ（テストクロッ
ク）の接続を行う。ＴＣＫの接続はＢＳ部品テーブル９
１１０上のＴＣＫピン番号（ＬＳＩ１は１５／ＬＳＩ４
は７０）を回路記号毎に取り出しこれに全て同じ信号名
（この例ではＴＣＫ０）を付与する。この結果図９Ｂ
（ａ）に示すＢＳスキャン結線が完成する。

【００２３】他の実施例を図９Ｄに示す。これは正しい
ＢＳスキャン結線がされていない場合、エラーメッセー
ジを出力し訂正を指示する方式である。先ず、処理９４
０１で図１Ａの回路ファイル１５１からＢＳ部品を全て
抽出し図９Ｂ（ｃ）のＢＳ部品テーブル９１１０に登録
する。

【００２４】処理９４０２でＢＳ部品テーブル９１１０
に登録してある回路記号毎にＢＳ部品の制御ピン情報を
抽出し、処理９４０３でＢＳ部品テーブル９１１０に登
録してあるＢＳ部品間のＴＤＩとＴＤＯが接続されてい
ることをチェックする。ここで、ＴＤＩとＴＤＯが接続
されていない場合、処理９４０４に進み回路図上の接続
誤り箇所にエラーメッセージを出力する。

【００２５】次に処理９４０５に進みデフォルト接続処
理をするか否か問い合わせメッセージを出力し、デフォ
ルト指示があれば同一ピン種同士の接続を行う様、処理
９４０５Ａで信号名を訂正する。なお、デフォルトとは
標準的なテストのことを云う。

【００２６】次いで、処理９４０６に進む。処理９４０
６ではＴＣＫ、ＴＭＳの信号がそれぞれ同じ種類のピン
に接続されているかチェックする。異なったピン種同士
が接続されている場合、処理９４０７に進み回路図上の
接続誤り箇所にエラーメッセージを出力する。

【００２７】次に処理９４０８でデフォルト接続処理を
するか否か問い合わせメッセージを出力し、デフォルト
指示があれば同一ピン種同士の接続を行う様、同じ信号
名を異なる信号名が付与されているピンに対し付与す
る。これにより、誤った接続を摘出し、自動的に正しい
接続に修正することが可能になる。これらの処理を行う
ことで、図１Ａに示した処理１０１のテストを考慮した
回路入力ができる。

【００２８】図１Ａの処理１０１のテストを考慮した回
路入力終了後、処理１０２で該回路のパターン設計を行
う。この処理では通常のパターン設計を行いパターン設
計ファイル１５２を作成する。このパターン設計ファィ
ル１５２を読み込み、プローブピン位置を決定する方法
を図３に示す。

【００２９】処理３１１で、先ず、図１Ａに示したパタ
ーン設計ファィル１５２から論理設計情報を取り出し、
図１Ｂ（ａ）に示したネットテーブル１５１Ａを作成
し、同様にパターン設計ファイル１５２からプリントパ
ターン情報を取り出し、図１Ｂ（ｄ）に示したプリント
パターンテーブル１５２Ｂを作成する。

【００３０】次に処理３１２でネットテーブル１５１Ａ
の１番最初のピンに着目する。このとき処理３１３でネ
ットテーブル１５１Ａに情報があるか否かチェックし、
情報がなければ処理３１８に進み図１Ｂ（ｂ）に示した
プローブ候補ポイントテーブル１５２Ａに登録した全て
のプローブピン候補点とテスト対象ＰＣＢ上の全ての部
品ピン、バイア間の距離が制約値を満たしているかとい
う近接チェックを行い、制限距離を満足しているプロー
ブ候補点のみをプローブ候補ポイントテーブル１５２Ａ
に登録し終了処理３１９を行う。

【００３１】図１Ｂ（ａ）に示したネットテーブル１５
１Ａに情報が存在する場合、処理３１４に進み、着目ネ
ットのプローブ位置を図１Ｂ（ｄ）に示したプリントパ
ターンテーブル１５２Ｂを使用しトレースする。トレー
ス処理は着目ネットと同一番号を持つプリントパターン
テーブル１５２Ｂ上のパターンデータを先頭から順にチ
ェックする処理である。

【００３２】処理３１５でプローブポイントが発見でき
たか否か検査し発見できなければ処理３１６Ｂに進み、
図１Ｂ（ｃ）に示した未検出ネットテーブル１５１Ｂに
ネット番号を登録し処理３１７へ進む。処理３１５で発
見できたことがわかると処理３１６Ａに進みプローブ候
補ポイントテーブル１５２Ａにこのプローブ位置をセッ
トする。

【００３３】次に処理３１７に進み次のネットに着目し
処理３１３に戻る。この結果、図１Ｂ（ｂ）に示したプ
ローブ候補ポイントテーブル１５２Ａには、ネット毎の
プローブピン位置候補点が登録され、図１Ｂ（ｃ）に示
した未検出ネットテーブル１５１Ｂにはプローブピン立
てできなかったネット番号が登録される。

【００３４】図１Ａに表示した処理１０３（プローブポ
イント決定）では、処理１０２（パターン設計）で作成
したネットテーブル１５１Ａ、未検出ネットテーブル１
５１Ｂ、プローブ候補ポイントテーブル１５２Ａ、部品
搭載位置テーブル１５１Ｃ、テスト制御部品テーブル８
１０を取り込み、テスト対象回路についてＢＳを考慮し
たプローブピン位置決定、インサーキットテスタでテス
トできる部分の回路のプローブポイント作成、インサー
キットテスタでテストできない箇所のフライングプロー
ブテスト用プローブポイント情報を作成する。これによ
りテスト対象ＰＣＢをテストするための情報を出力する
ことができる。

【００３５】図６のフローチャートを用いて処理１０３
の中のＢＳ回路を考慮したプローブピン位置決定方法に
ついて説明する。処理６５１で、図１Ｂ（ａ）に表示の
ネットテーブル１５１Ａの最初のネットに着目し、処理
６５２で着目しているネットにデータがあるか否かチェ
ックし、データがなければデータ終了と判断し処理を終
了する。

【００３６】ここでデータがある場合、処理６５３に進
み着目ネットで接続している部品全てを抽出し該部品が
全てＢＳ部品であるか処理６５４でチェックする。この
結果、全てＢＳ部品である場合、処理６５５に進み、ユ
ーザが外部から指示したパラメータで全てＢＳ部品であ
る場合のピン立て抑止指示があるか否かチェックする。
抑止指示がある場合、処理６５６に進み図１Ｂ（ｂ）に
表示のプローブ候補ポイントテーブル１５２Ａの中に現
在着目しているネット番号があるか否かチェックする。
同一ネット番号がある場合、該ネット番号のプローブ候
補点に削除マークを付与し処理６５７に進む。処理６５
５の判定で抑止指示が無い場合には処理６５６を行わず
処理６５７に進む。

【００３７】処理６５４の判定でＢＳ部品以外の部品が
ネットに含まれていた場合、処理６５８に進み、全ての
部品がＢＳ部品以外の部品であるかチェックし、全部品
がＢＳ部品でない場合には処理６５７に進む。処理６５
８でＢＳ部品が含まれている場合、処理６５９へ進み信
号の出力元がＢＳ部品であるか否か図９Ｂ（ｃ）に表示
のＢＳ部品テーブル９１１０でチェックする。

【００３８】この結果、信号の出力元がＢＳ部品の場
合、処理６６０に進みＢＳ部品以外のピン立て抑止指示
があるかチェックする。抑止指示があれば処理６５６へ
進み対象ネットのプローブピンに削除マークを付与す
る。処理６５９で信号の出力元でない場合、処理６５７
に進む。処理６５７では図１Ｂ（ａ）に表示のネットテ
ーブル１５１Ａの次のネットに着目し処理６５２に戻
る。この処理を繰り返し、全てのネットの処理が終了す
るとバウンダリスキャンを行うことにより不要になった
プローブピンをプローブポイント候補点から削除するこ
とができる。

【００３９】これらの処理を行った結果、プローブピン
を抑止した例を図５Ａに示す。図中インサーキットテス
タのプローブピンは記号６２１、６２２、６２３、６３
１、６３２であり、ピン立てを抑止したプローブピンが
記号６３３、６３４である。また、ピン立て抑止指示を
しなかった場合のピン立ての実施例を図５Ｂに示す。

【００４０】つぎに、図４を用いてフライングプローブ
テスト用プローブポイントの決定方法を説明する。処理
４００で、図１Ｂ１（ａ）に表示のネットテーブル１５
１Ａを部品搭載位置記号である回路記号およびピン番号
でソートし、処理４０１に進み最初の回路記号の部品に
着目する。

【００４１】次に処理４０２に進み、搭載部品は全て処
理が済んだか否かチェックする。全て処理が終了してい
れば処理４０５に進み、フライングプローブテスト用プ
ローブポイントの決定処理を終了する。

【００４２】着目回路記号の部品が未処理のものである
なら、処理４０３に進み着目回路記号の部品ピン全てに
ついて図１Ｂ１（ｃ）に表示の未検出ネットテーブル１
５１Ｂの中に、着目回路記号の部品ピンに接続している
ネット番号があるかチェックし、ネット番号があればプ
ローブピンの無い部品ピンであるため、当該部品ピンに
ついては隣接する両側の部品ピンと接触していないかシ
ョートチェックを行うため、着目部品ピンと隣接する部
品ピンのネット番号を図４（ｃ）に表示のフライングプ
ローブテスト用テーブル４３０に登録するが、この時、
部品ピン間の距離がユーザが与えた近接距離以上の値で
あればテスト対象外とし、フライングプローブテスト用
テーブル４３０には登録しない。

【００４３】また、同じ組合せのネット番号が既にフラ
イングプローブテスト用テーブル４３０に登録済みの場
合も登録しない。着目回路記号の部品の全ての部品ピン
についてこの処理が終了すると処理４０５に進み次の回
路記号の部品に着目し処理４０２に戻る。

【００４４】次に図１Ｂ１（ｃ）に表示の未検出ネット
テーブル１５１Ｂに登録されているネットと他のネット
との近接チェックをプリントパターン間の距離により行
う。距離はユーザが外部より指示した値を用いる。ここ
で近接していると判断されたネットはフライングプロー
ブテスト用テーブル４３０に登録する。この時、同じ組
合せのネット番号が既にフライングプローブテスト用テ
ーブル４３０登録済みの場合は登録しない。

【００４５】次に図４（ｃ）に表示のフライングプロー
ブテスト用テーブル４３０に登録されているネットにつ
いて、フライングプローブテスタでテストできない場合
がないかチェックする方法について図１０を用いて説明
する。

【００４６】テスト対象部品１０００の周辺に高さｈの
部品１０１０があり、傾斜角θのフライングプローブテ
スタのプローブピン１０２１を用いている場合、部品１
０１０とテスト対象部品ピンとの距離ｄ、部品の高さ
ｈ、および部品１０１０の幅ｗによりプローブピン１０
２１が接触できないプローブピン禁止領域を求める。該
禁止領域は計算式ｈ＋（ｗ／２）×ｃｏｔθ＜ｄ×ｔａ
ｎθを満足する領域である。

【００４７】図４（ｃ）に表示のフライングプローブテ
ーブル４３０に登録されているテストポイントに対し、
この条件を満足するか否かチェックし、禁止領域内にあ
るポイントにはフライングプローブテーブル４３０上の
当該データに削除マークを付与する。

【００４８】次に、図１Ａの処理１０４（インサーキッ
トテスタ用ＴＰ生成）に進み、インサーキットテスタの
テストプログラムＴＰ１を、図１Ｂ（ａ）に表示のネッ
トテーブル１５１Ａと図１Ｂ（ｂ）に表示のプローブ候
補ポイントテーブル１５２Ａとに従ってファイルに出力
し、処理１０５でプローブ候補ポイントテーブル１５２
Ａからテスト治具情報をファイルに出力する。テスト治
具はこのファィルを入力し、ＮＣ加工機で加工、製造さ
れる。

【００４９】次に処理１０６（フライングプローブテス
タ用ＴＰ生成）でフライングプローブテスタのテストプ
ログラムＴＰ２を、図４（ｃ）に表示のフライングプロ
ーブテーブル４３０に従って作成出力する。

【００５０】処理１０７では、ファイル１５５に作成し
たインサーキットテストプログラムＴＰ１、及びファイ
ル１５６に作成したフライングプローブテスタのテスト
プログラムＴＰ２をネットワークに接続している各テス
タに転送する。そして、ファイル１６０にはインサーキ
ットテストタＴＰを、ファイル１６２にはフライングプ
ローブテスタＴＰを、それぞれ格納する。この時テスト
対象ＰＣＢのテストの組合せを図１Ｂ（ｅ）に表示のテ
スト工程指示書１６１に記入し、テスト現場へネットワ
ークで送付する。

【００５１】処理１０８以降は、テスト職場の作業であ
り、処理１０８では工程指示書１６１の内容をチェック
し、インサーキットテスト指示があれば処理１０９でイ
ンサーキットテストを実施し処理１１０へ進み、工程指
示書１６１にフライングプローブテスタ指示があるかチ
ェックし、指示があれば処理１１１へ進み、フライング
プローブテストを実施する。

【００５２】また、処理１０９のインサーキットテスト
および処理１１７のフライングプローブテストで未検出
になった箇所は、未検出ファイル１５８に出力し最終確
認工程１１２で確認する。

【００５３】インサーキットテストのためにプローブポ
イントとして、テスト対象ＰＣＢのバイアホールに接触
する場合、バイアホール部のレジストを削除した実施例
を図１１に示す。バイアホール１１０３がインサーキッ
トテスト実施時のプローブポイントとして選択された場
合、該バイアホール１１０３に対してはレジスト１１０
１を抜く指示を行い、このレジスト１１０１が無い箇所
のバイアホール１１０３にインサーキットテスタのプロ
ーブピン１１０２を接触させることで電気的な導通が得
られ、テストパターンを注入したり、観測したりするこ
とができる。

【００５４】ＰＣＢ上のプローブピン１１０２が接触す
るバイアホール１１０３に対し、プローブポイントマー
ク１２０１をシルク印刷で付与した例を図１２に示す。
テスト対象ＰＣＢに設計変更が発生した場合、設計変
更で発生したジャンパ、カット情報をジャンパカットフ
ァイル１５９に記録しておき、ここからジャンパ、カッ
ト情報を取り込み、フライングプローブテスタのプロー
ブポイントを取り出し、フライングプローブテスタによ
り設計変更情報を確認することができる。

【００５５】図１３にジャンパカット情報ファイル１５
９の実施例を示す。フライングプローブテスタがプロー
ブピンを移動させる場合、テスト対象ＰＣＢに搭載され
ている部品の高さが障害になり、プローブピンを移動で
きない場合がある。この対策を図１４に示す。テスト対
象ＰＣＢに搭載されている部品で、フライングプローブ
テスタのプローブピンの高さ制限よりも部品高の高い部
品１４０３の位置を図１４に示すテスト対象ＰＣＢを
０．５ミリ間隔に区切った格子上に障害マークＲを入れ
表現する。これによりフライングプローブピンが点Ｓ１
４０１から点Ｅへ移動する際、この格子上の禁止マーク
Ｒを避けながら移動位置を決定することにより、障害を
避けてプローブピンを移動させることができる。

【００５６】

【発明の効果】以上詳述したように、本発明により所期
の目的を達成することができた。すなわち、本発明によ
ればＰＣＢの各設計工程でテスト容易化のための手段を
講じることができるため、ＰＣＢのテストデバッグを容
易化し、テストデバッグ時間を短縮できる。また、テス
ト対象ＰＣＢの実装条件に従った機能の異なる複数のテ
スタを組み合わせてテストするためのテストプログラム
を同時に作成でき、テスト治具作成情報も同時に作成す
るためテスト検出率を向上させることができる。

【図面の簡単な説明】

【図１Ａ】本発明の実施例を示すフローチャート。

【図１Ｂ】本発明の実施例を示すテーブル類。

【図２】本発明の実施例を示すＰＣＢテストハードシス
テム構成図。

【図３】テストプローブピン立てルールの実施例を示す
フローチャート。

【図４】フライングプローブテスタのピン立て方法の実
施例を示すフローチャート並びにＰＣＢ概略実装図、及
びフライングテスタ用プローブピンテーブルの構造例。

【図５Ａ】バウンダリスキャンピン立て抑止の場合の実
施例。

【図５Ｂ】バウンダリスキャンピン立ての場合の実施
例。

【図６】バウンダリスキャンを考慮したプローブピン立
て方法を示す実施例のフローチャート。

【図７】テスト容易化のための発振回路対策実施例。

【図８】テスト容易化のためのＬＳＩ動作制御容易化回
路の実施例。

【図９Ａ】バウンダリスキャン接続前回路の実施例。

【図９Ｂ】バウンダリスキャン結線自動生成後の実施
例。

【図９Ｃ】回路入力時バウンダリスキャン結線を自動的
行う実施例を示すフローチャート。

【図９Ｄ】回路入力時でバウンダリスキャン結線の誤り
を訂正する実施例を示すフローチャート。

【図１０】フライングプローブテスタでのプローブポイ
ントの禁止領域を求める実施例。

【図１１】インサーキットテスタでのプローブポイント
のレジストを抜いた実施例。

【図１２】インサーキットテスタでバイアをプローブポ
イントとして選択した際のプローブポイントマークを印
刷した実施例。

【図１３】ジャンパ・カットファイルの実施例。

【図１４】フライングプローブテスタでのプローブピン
移動の障害となる高さの高い部品の禁止領域を示す実施
例。

【符号の説明】

２００…ＣＰＵ、２０１…メモリ、２０２…ハードディスク、２０３…ハードディスク、２０４…インサーキットテスタ、２０５…フライングプローブテスタ、２１０…通信回線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者菅原貞幸神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内Ｆターム(参考） 2G014 AA01 AB59 AC09 AC18 2G032 AC10 AD08 AE17 AF01 AF06 AG02 AK03 AK16 AL00 AL11

Claims

【特許請求の範囲】

【請求項１】電子回路部品とプリント配線基板で構成す
るプリント回路基板へ立てたプローブピンより、所定の
テストパターンを前記プリント回路基板搭載部品及びプ
リント回路基板搭載部品ピンの少なくとも一方に供給し
て、プリント回路基板搭載部品ピン間を接続するプリン
トパターンもしくは電子部品からの出力信号を、テスト
治具を用いて観測するインサーキットテスタとテスト治
具が不要なフライングプローブテスタとＣＰＵ、内部メ
モリ、外部メモリ、入出力手段を有する処理装置による
プリント回路基板のテスト方法であって、該処理装置に
接続する外部メモリもしくは内部メモリに記憶されたプ
リント回路基板の回路構成にしたがい、インサーキット
テスタのプローブピンの位置を決定し、該プローブピン
と回路の状態よりインサーキットテスタとフライングプ
ローブテスタとでのテスト方式を決定し、インサーキッ
トテスタとフライングプローブテスタとを共用すること
により最短のテスト時間で最大のテスト効果を得るよう
にし構成したことを特徴とするプリント回路基板のテス
ト方法。
【請求項２】プリント回路基板の設計工程である回路設
計及び実装設計工程の少なくとも一方でプリント回路基
板テストを考慮した設計を行い、インサーキットテスタ
及びフライングプローブテスタを組合せ、テスト対象プ
リント回路基板のテストを実施するテストパターンを生
成することを特徴とする請求項１記載のプリント回路基
板のテスト方法。
【請求項３】請求項２の回路設計工程の回路入力時、該
プリント回路基板の回路にバウンダリスキャン回路を含
む場合、上記処理装置の内部メモリ、外部メモリに展開
されているプリント回路基板の回路情報からバウンダリ
スキャン回路のみで構成されている回路とそれ以外の回
路とを分離し、バウンダリスキャン回路で構成されてい
る回路にはバウンダリスキャン制御ピン以外のインサー
キットテスト用プローブピンを立てないようにプローブ
ピン位置を決定する工程を含むことを特徴とするプリン
ト回路基板のテスト方法。
【請求項４】請求項２の回路設計工程の回路入力時、該
プリント回路基板の回路にインサーキットテストに適さ
ない回路が存在する場合、該回路をソフトウェアでテス
トに好適な回路に修正し、設計者に対し請求項１の処理
装置の内部メモリ、外部メモリに展開されているプリン
ト回路基板の回路情報からバウンダリスキャン回路のみ
で構成されている回路とそれ以外の回路とを分離し、バ
ウンダリスキャン回路で構成されている回路にはバウン
ダリスキャン制御ピン以外のインサーキットテスト用プ
ローブピンを立てないようにプローブピン位置を決定す
る工程を含むことを特徴とするプリント回路基板のテス
ト方法。
【請求項５】請求項２の回路設計工程の実装設計時、該
プリント回路基板の回路にバウンダリスキャン回路を含
む場合、上記処理装置の内部メモリ、外部メモリに展開
されているプリント回路基板の回路情報からバウンダリ
スキャン回路のみで構成されている回路とそれ以外の回
路に分類し、バウンダリスキャン回路のみで構成されて
いる回路中にもプローブピンを立てプローブピン位置を
決定する工程を含むことを特徴とするプリント回路基板
のテスト方法。
【請求項６】請求項２の回路設計工程の実装設計時、該
プリント回路基板の回路にバウンダリスキャン回路を含
む場合、請求項３と請求項４、請求項５の選択を請求項
１の処理装置の外部入力手段から与えることを特徴とす
るプリント回路基板のテスト方法。
【請求項７】請求項２の回路設計工程の実装設計時、イ
ンサーキットテスタのプローブピンが接触できず、テス
トできない部品が存在する場合、請求項１の処理装置の
内部メモリ、外部メモリに展開されているプリント回路
基板回路から、プリント回路基板上の部品をテスト治具
を用いることによりテストできる部品で構成される回路
とそれ以外の部品で構成される回路とに分類し、テスト
治具でテストできる部品で構成される回路はインサーキ
ットテストパターンを生成し、テストできない部品で構
成される回路はテスト治具が不要なフライングプローブ
テスタ用テストパターンを生成し、各々対応するテスタ
に供給してプリント回路基板全体のテストを実施するよ
うに構成したことを特徴とするプリント回路基板のテス
ト方法。
【請求項８】請求項６でプリント回路基板をインサーキ
ットテスタでテストする際テスト治具を用いることによ
りテストできる部品で構成される回路と、それ以外の部
品で構成される回路とに分類する際、プリント回路基板
上の部品ピンと部品ピン間を同電位で接続しているプリ
ントパターン上にテスト治具によりテストするためのプ
ローブピンが接触する箇所が無い場合、このパターンに
接続する部品と該パターンをインサーキットテスタでテ
ストできない回路として選択することを特徴とするプリ
ント回路基板のテスト方法。
【請求項９】インサーキットテストでテストできない回
路は、該回路に含まれるプリントパターンの始点、終点
にフライングプローブテスタのプローブピンを接触させ
るテストパターンを作成することを特徴とする請求項１
記載のプリント回路基板のテスト方法。
【請求項１０】インサーキットテストでテストできない
回路は、該回路に含まれる部品のテスト治具によるプロ
ーブピン立てできない部品ピンと該部品ピンに隣接する
該部品の他のネットのピンとの接触をフライングプロー
ブテスタのプローブピンを接触させるテストパターンを
作成することを特徴とする請求項１記載のプリント回路
基板のテスト方法。
【請求項１１】請求項１の処理装置の外部メモリ、内部
メモリ上に展開されているプリント回路基板の回路情報
からプリント回路基板上の全ての電気的に独立したプリ
ントパターン及びバイアホールの中から近接しているも
のを選択し、フライングプローブテスタ用テストパター
ンを作成することを特徴とするプリント回路基板のテス
ト方法。
【請求項１２】請求項１の処理装置の外部メモリ、内部
メモリ上に展開されているプリント回路基板のプリント
パターン上にあるバイアホールをインサーキットテスタ
のプローブピン位置として処理装置上で決定した場合、
該バイアホールにレジストをかけない指示を出す工程を
含むことを特徴とするプリント回路基板のテスト方法。
【請求項１３】請求項１の処理装置の外部メモリ、内部
メモリ上に展開されているプリント回路基板のプリント
パターン上にあるバイアホールをインサーキットテスタ
のプローブピン位置として処理装置上で決定した場合、
該バイアホールにプローブピンマークをつける工程を含
むことを特徴とするプリント回路基板のテスト方法。
【請求項１４】請求項１の処理装置の外部メモリ、内部
メモリ上に展開されているプリント回路基板の設計情報
とプリント回路基板の変更情報または該処理装置外部か
ら入力手段を用いて入力したプリント回路基板の変更情
報にしたがい、変更箇所のみの差分を出力し、変更前に
作成したテストパターンの当該個所と入れ替えテストす
るインサーキットテストパターンを作成する工程を含む
ことを特徴とするプリント回路基板のテスト方法。
【請求項１５】請求項１の処理装置の外部メモリ、内部
メモリ上に展開されているプリント回路基板の設計情報
にしたがい、フライングプローブテスタのテストパター
ンを生成する際、プリント回路基板上の部品の高さを考
慮し、移動式プローブが移動する際、部品高さが障害に
なる位置を避けて移動する制御情報を生成する工程を含
むことを特徴とするプリント回路基板のテスト方法。
【請求項１６】請求項１の処理装置の外部メモリ、内部
メモリ上に展開されているプリント回路基板の設計情報
にしたがい、フライングプローブテスタのテストパター
ンを生成する際、プリント回路基板上のテスト対象部品
に隣接する部品がテスト対象部品ピンに接触する際障害
となる場合、該部品ピンはテスト対象外としてフライン
グプローブテスタのテストパターンから外す工程を含む
ことを特徴とするプリント回路基板のテスト方法。