JP2000010770A - 情報処理システム、回路情報管理方法および回路情報記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 過去に設計された回路情報を再利用しながら
も、配置配線するなどの回路情報を組み合せるための計
算量を大幅に削減する。 【解決手段】 記憶手段２００に、プログラマブル論理
回路１０４に構成するための複数個の回路情報を記憶す
る。回路情報のそれぞれは、自己の回路情報の識別子を
備えるとともに、当該回路情報の一部または全部を他の
回路情報で構成する場合には、その回路データとして、
当該他の回路情報の識別子を参照識別子として備える。
取得手段１０５は、アプリケーションプログラムよりの
指定回路情報を、編集手段３００に渡し、編集手段３０
０から到来する指定された回路の回路情報を取得し、こ
の回路情報によりプログラマブル論理回路に指定された
回路を構成する。編集手段３００は、取得手段１０５か
らの指定情報により指定される回路の回路情報を、当該
指定された回路の回路情報と参照識別子で示される他の
回路情報とを記憶手段から入手して生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アプリケーショ
ンプログラムによる処理の少なくとも一部分を、回路構
成を再構成できるプログラマブル論理回路で処理するこ
とが可能である情報処理システムに関する。また、この
情報処理システムに適用して好適な回路情報管理方法お
よび回路情報記憶装置に関する。

【０００２】

【従来の技術】デジタル回路装置、特に特定用途向け集
積回路（ＡＳＩＣ）の分野において、製品の開発期間を
短縮するために、フィールドプログラマブルゲートアレ
イ（ＦＰＧＡ）やプログラマブルロジックデバイス（Ｐ
ＬＤ）などで構成されたプログラマブル論理回路が広く
使われている。

【０００３】これらのプログラマブル論理回路は、論理
回路を記述する回路情報をこれらに読み込ませること
で、内部の論理回路と論理回路間の結線を自由に構成す
ることができる。このため、プログラマブル論理回路を
用いることで、従来は回路設計の終了後に数週間から数
か月を必要とした集積回路の作製時間が不要になるとい
うメリットがある。特に、米国特許第４，７００，１８
７号の発明のような電気的に再構成可能なプログラマブ
ル論理回路は、一度作製した回路を必要に応じて自由に
何度でも変更できるという利点があり、プログラマブル
論理回路は、ますます広く使われるようになってきてい
る。

【０００４】この種のプログラマブル論理回路の回路を
設計する装置のひとつとして、特開平６−２３２２５９
号公報に開示される「ＦＰＧＡ回路設計装置及び方法」
の例がある。これを従来例１として図２８及び図２９を
参照しながら説明する。

【０００５】図２８は、大規模ＦＰＧＡ回路を設計する
ＣＡＤシステムの構成図を示したものである。この装置
は、予め、配置配線情報および論理機能情報を有したＦ
ＰＧＡ機能モジュールよりなるハードマクロセルを、複
数個、登録したデータベース１２を有し、このデータベ
ースに登録された複数のハードマクロセルを用いて配
置、配線することで、より大規模のＦＰＧＡ集積回路を
設計するものである。

【０００６】この装置においては、マンマシンインター
フェースとしてのデータ入出力装置１０に対して設計者
が操作してファイル管理プログラム群１１を動作させ
る。このファイル管理プログラム群１１は、論理ファイ
ル管理プログラム、ライブラリ管理プログラム、配置配
線管理プログラム等を有し、これらにより、管理対象で
あるデータベース１２を管理する。

【０００７】データベース１２は、ＦＰＧＡの論理機能
情報を多数登録した論理ファイルと、機能モジュールと
してのＦＰＧＡセルを登録したセルライブラリと、ＦＰ
ＧＡ内外の配置配線情報を登録した配置配線ファイルと
からなる。セルライブラリには、予め配置配線情報およ
び論理機能情報を持ち、ペリフェラル回路等として特定
の機能を実行するハードマクロセルを予め多数登録す
る。このデータベース１２の各ファイルの内容は、適
宜、診断システム１３により読み出されて診断され、そ
の診断データ１４が出力される。

【０００８】そして、このデータベースに登録される各
ファイルの内容に従い、図面入力システム、ネットリス
ト生成システム、レイアウトシステム、セル内配置配線
システム、出力プログラムを順次用いることにより、大
規模ＦＰＧＡ回路を実現するための設計図面及びそのプ
ログラムを出力させる。

【０００９】このＣＡＤシステムによって設計された１
チップのＦＰＧＡによるマイクロコンピュータシステム
の構成例を図２９に示す。このＦＰＧＡチップ２０は、
ＣＰＵ２１、ＲＯＭ２２、ＲＡＭ２３、Ｉ／Ｏポート２
４、処理すべきプログラムの経過時間を計るＰＩＴ（Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｖａｌ Ｔｉｍｅ
ｒ）２５、同時に発生した複数の装置からの割り込み信
号を制御するＰＩＣ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎ
ｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）２６、ＣＰＵ
２１と必要なメモリアクセスの調停を行うＤＭＡＣ（Ｄ
ｉｒｅｃｔＭｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏ
ｌｌｅｒ）２７のそれぞれが、アドレス／データバス２
８および制御信号線２９に接続されて構成される。

【００１０】このうち、Ｉ／Ｏポート２４、ＰＩＴ２
５、ＰＩＣ２６、ＤＭＡＣ２７に相当するハードマクロ
セルが、あらかじめデータベース１２のセルライブラリ
に登録されており、これらは、このハードマクロセルを
そのまま読み出してＦＰＧＡチップ２０上にマッピング
するのみで、これらのＦＰＧＡセル内の配置配線処理を
終えることができる。

【００１１】以上のようにして、この従来例１によれ
ば、あらかじめ配置配線情報及び論理機能情報を有した
ＦＰＧＡ機能モジュールよりなるハードマクロセルを複
数登録したライブラリを有し、このライブラリに登録さ
れた複数のハードマクロセルを用いて配置、配線を行う
ことで、既存のＦＰＧＡ回路を設計財産として活かし、
システム設計の負担を軽減して開発期間を短縮した設計
ができる。

【００１２】ところで、以上説明した従来例１は、１個
のＦＰＧＡチップを設計する際の発明に関するものであ
るが、最近の論理回路は複雑さが増し、一つのプログラ
マブル論理回路装置では実現できない規模にまで回路規
模が大きくなっている。

【００１３】この問題を解決するためのひとつの方法と
して、異なる時間に異なる論理回路を実現するために、
プログラマブル論理回路を処理の途中で再構成すること
が提案されている。この方法を用いることにより、携帯
情報端末のように、装置が小型であるため、内蔵できる
回路規模に制約がある場合でも、様々な処理が比較的高
速に行えるという利点がある。

【００１４】しかし、プログラマブル論理回路を再構成
するときには、回路全体の回路情報を再度読み込ませる
ため、再構成に時間がかかるという欠点がある。さら
に、処理の途中で再構成することは、処理を一時中断
し、その時のデータをプログラマブル論理回路の外部の
記憶装置に待避させ、新たな回路情報を読み込んで再構
成し、再構成前のデータと再構成に伴う新しいデータを
入力するという余分な処理が必要で、データを出し入れ
する処理は冗長なものとになる。

【００１５】この問題を解決するために、米国アトメル
社の「ＣＯＮＦＩＧＵＲＡＢＬＥＬＯＧＩＣ」という名
のデータブックに記載されているプログラマブル論理回
路、および米国ザイリンクス社の「ＴＨＥ ＰＲＯＧＲ
ＡＭＭＡＢＬＥ ＬＯＧＩＣ」という名のデータブック
に記載されているプログラマブル論理回路では、データ
を記憶するためのデータ記憶装置を有し、回路の動作中
でも外部の記憶装置から回路情報の一部を読み込んで部
分的に再構成を行うことで、再構成するための時間を最
小に留めるようにしている。

【００１６】このようなプログラマブル論理回路を情報
処理システムに用いるときの問題は、所望の論理回路を
構成するための回路情報を格納先から取り出し、必要に
応じて複数の回路情報を合成して処理に適切な形式に変
換し、所望の論理回路を再構成することを高速かつ効率
的に行わねばならないことである。

【００１７】上述した複数の回路情報をプログラマブル
論理回路に異なる時間に再構成して所定の処理を行う情
報システムは、ネットワークに接続して利用することが
できる。その例として、特開平１０−７８９３２号公報
に記載される「リコンフィグラブル・ネットワークコン
ピュータ」があり、それを従来例２として図３０を参照
しながら説明する。

【００１８】この従来例２の情報処理システムは、通信
ネットワークＮＥＴに接続された複数のコンピュータで
構成され、その内の少なくとも一つがアプリケーション
プログラムを配布するコンピュータ（アプリケーション
・サーバ）ＳＢであり、残りのコンピュータが前記アプ
リケーションプログラムをダウンロードし、実行するク
ライアントとなるコンピュータ（クライアント・コンピ
ュータ）ＣＬで構成されたシステムである。複数のクラ
イアント・コンピュータＣＬの一部に、プログラムによ
り機能を随時変更し再構成することが可能な拡張ハード
ウェア（拡張ＨＷ）３１が搭載されている。

【００１９】サーバＳＢに格納されたアプリケーション
プログラムＡＰにおいては、その一部の機能に対して、
拡張ハードウェアのプログラムコード（拡張コード）
と、クライアント・コンピュータＣＬのメインのプロセ
ッサ（メインＰ）３２のコードが含まれている。

【００２０】クライアント・コンピュータＣＬのＯＳ
は、拡張ハードウェア３１が実装されているか否かを判
断する機能を持ち、拡張ハードウエア３１が実装されて
いる場合には、図３０の上側のクライアント・コンピュ
ータＣＬのように、アプリケーションプログラムＡＰの
中からハードウェア構成に適したコードのみ取り出すコ
ード選択機能３３を持っている。また、図３０の下側の
クライアント・コンピュータＣＬのように、拡張ハード
ウェア３１を持たない場合には、コード選択機能３３に
より、メインプロセッサ３２のコードが選択されてアプ
リケーションを利用できる。

【００２１】別の構成では、拡張ハードウェア３１で実
現する機能を、クライアント・コンピュータＣＬ上に後
から動的に追加／削除が可能なＯＳの拡張機能あるいは
動的ライブラリとして実現し、アプリケーションプログ
ラムＡＰがＯＳに対し処理中に利用する拡張機能あるい
は動的ライブラリの種類を登録する。ＯＳは、拡張機能
あるいは動的ライブラリがクライアント上に存在する場
合にはそれを用い、存在しない場合にはネットワークＮ
ＥＴ上のサーバＳＢから必要とする拡張機能あるいは動
的ライブラリを転送し、利用する。

【００２２】また、メインプロセッサ３２用のコード、
拡張ハードウェア３１用のコードは、一体となっている
のではなく、アプリケーションプログラムＡＰまたはＯ
Ｓの拡張機能または動的ライブラリ毎に、個々のコード
をホストコンピュータに上に備えることもできる。

【００２３】さらに、従来例２の場合には、拡張ハード
ウエアを構成するプログラマブル論理回路の構成が、ク
ライアント間で異なる場合は、拡張コードを、適当なゲ
ート数と入出力端子数の論理回路の機能をブール式等で
記述した基本モジュールと、それらの接続関係を表現し
たコードとすることもできる。なお、基本モジュール
は、他の回路が参照して設計財産として再利用すること
ができる。

【００２４】さらに、この基本モジュールを、それぞれ
プログラマブル論理回路の基本プログラムに割り付ける
機能と、複数のプログラマブル論理回路チップにまたが
る大きな拡張コードの場合には、基本モジュールを接続
の度合いに応じて分割し、各プログラマブル論理回路チ
ップに配置配線する機能を、サーバまたはクライアント
上に持つ。

【００２５】また、拡張ハードウェアを利用する複数の
アプリケーションを同時に実行できるように、必要のな
くなったハードウェア資源を別のアプリケーションプロ
グラムのために再利用するハードウェア資源の管理機能
と、拡張ハードウェアに入りきらない拡張コードを時分
割で入れ替えるコード入れ替え機能を持つ。

【００２６】また、クライアント上で実行されるアプリ
ケーションプログラム毎に適宜設定されるプライオリテ
ィ値、メインプロセッサの処理能力値、拡張ハードウェ
アの処理能力値、ハードウェア資源量、コード入れ替え
のために必要な処理能力値を基に、ハードウェア資源に
入りきらない複数のアプリケーションプログラムに対し
て選択する拡張ハードウェア管理機能を持つ。

【００２７】複数のアプリケーションが同時に同じ拡張
コードを拡張ハードウェアで利用する場合には、内部状
態のみを時分割で切り替えて機能を共有する。

【００２８】以上のように、従来例２の場合には、ネッ
トワークで接続されたコンピュータ上で、サーバから配
布されたアプリケーションプログラムをクライアント側
で実行する際、クライアント側に、プログラムにより機
能を随時変更し、再構成可能な拡張ハードウェアを搭載
し、サーバに格納されたアプリケーションプログラムに
は、クライアントのメインプロセッサコードと拡張コー
ドを含ませ、拡張ハードウェアの有無、種類を判断した
コード選択機能によって、クライアント側の計算機の構
成を変え、処理に適した構成にすることでアプリケーシ
ョンプログラムを高速に処理できる。

【００２９】また、ネットワーク上で、クライアント側
に特殊なハードウエアを必要とする新しいサービスを開
始しようとする場合には、従来は、クライアント側のユ
ーザはそのために新しいハードウエアを導入する必要が
あり、また、サービスの提供者は、新しいハードウエア
をもつ一部のユーザに対してのみ、新しいサービスを提
供することになったが、上述の従来例２を実施すること
により、新しいハードウエアを導入することなく、新し
いサービスを開始することが可能となる。

【００３０】

【発明が解決しようとする課題】上述したように、従来
例１のＦＰＧＡ回路設計装置および方法を用いれば、過
去に設計したＦＰＧＡ回路をハードマクロセルとして再
利用できるが、実際に機能する回路を生成するために
は、ハードマクロセルを組み合わせる作業が必要であ
る。

【００３１】このハードマクロセルを組み合わせるた
め、従来例１の場合は、回路を設計しようとする者が、
診断システム１３での診断結果のデータ１４を見なが
ら、データベースのセルライブラリに登録されたハード
マクロセルを含むＦＰＧＡセルを参照して、図面入力シ
ステムにおいて、回路図面を入力する。すると、入力さ
れた回路図面のネットリスト生成システムで生成され、
その生成されたネットリストにしたがって、レイアウト
システムにおいてハードマクロセルが配置され、セル内
配置配線システムにおいて、ハードマクロセル間の配線
がなされるようになっている。

【００３２】このため、ある一つの回路を設計する場合
に、ハードマクロセルを再利用することにより全ての回
路を設計する場合よりも設計期間を短縮することができ
るが、依然として、ハードマクロセルを配置配線するた
めの計算量と、それに見合うだけの時間がかかる問題が
ある。

【００３３】また、設計者が、セルライブラリに登録さ
れたハードマクロセルを参照しながら回路図面を入力し
なければならない。さらに、入力された回路図面からネ
ットリストを生成するシステムと、ハードマクロセルを
配置するレイアウトシステムと、ハードマクロセル間を
接続するセル間配置配線システムが必要であり、システ
ム規模が大きくなるという問題がある。

【００３４】つまり、従来例１は、例えばＡＳＩＣに構
成する回路を設計する場合のように時間的な制約のない
条件において、特定のある一つの回路を設計する場合
に、過去に設計したハードマクロセルを用いることによ
り、効率的に大規模集積度を有するＦＰＧＡチップを設
計する場合に有益なものであり、例えば、アプリケーシ
ョンプログラムの一部の処理を、ソフトウエア処理に変
えて、プログラマブル論理回路で実行しようとする場合
に、そのプログラマブル論理回路に構成する回路情報を
作成するために使用するには全く不向きな技術である。

【００３５】これに対して、従来例２のネットワークコ
ンピュータ装置を用いれば、サーバＳＢから渡された拡
張コードを用いて、アプリケーションプログラムの一部
の処理を、新しいハードウエアを導入することなく、ハ
ードウエアによるアプリケーションプログラムの高速処
理が可能になる。

【００３６】このとき、従来例２では、拡張ハードウエ
アなどのプログラマブル論理回路に構成される回路の回
路情報は、回路毎にアプリケーションプログラム中の拡
張コードとして、またはＯＳの拡張機能として、または
実行時にプログラムに追加される動的ライブラリとし
て、アプリケーションプログラムを開始する前に、格納
する必要があった。

【００３７】このため、クライアント・コンピュータの
それぞれは、拡張ハードウエアを持たない場合にも、プ
ログラマブル論理回路に構成される回路の回路情報を格
納する格納部を備えなければならなかった。

【００３８】また、この従来例２の場合には、ひとつの
回路は、より小さい機能を持った基本モジュールの集ま
りとして構成される場合もある。この基本モジュール
は、他の回路が参照して設計財産として再利用すること
ができる。

【００３９】しかしながら、このように、クライアント
・コンピュータに、拡張コードとして格納する回路情報
を、基本モジュールの集まりとして構成した場合に、そ
の一つの基本モジュールに修正や改良が必要になった場
合、クライアント・コンピュータに格納されている回路
情報の全体を初めから作成し直さなければならないとい
う問題がある。

【００４０】この発明は、アプリケーションプログラム
の少なくとも一部を、プログラマブル論理回路で処理す
る情報処理システムにおいて、予め、プログラマブル論
理回路の回路情報を持つことが不要である情報処理シス
テムを提供することを目的とする。

【００４１】この発明の他の一つの目的は、過去に設計
された回路情報を再利用しながらも、配置配線するなど
の回路情報を組み合せるための計算量を大幅に削減する
ことである。

【００４２】また、この発明の別の目的は、プログラマ
ブル論理回路に構成された回路を用いるアプリケーショ
ンで処理を実行するときに、例えば基本モジュールを複
数個組み合わせて回路情報を生成する場合であっても、
アプリケーションプログラムを開始する前に、基本モジ
ュールを複数個組み合わせて回路情報を生成する処理を
しておく必要がなく、回路を構成する回路情報の修正や
改良が発生したときでも、自由度の高い回路情報の再構
成を可能にすることである。

【００４３】

【課題を解決するための手段】上記課題を解決するた
め、第１の発明による情報処理システムは、アプリケー
ションプログラムによる処理の少なくとも一部分を、プ
ログラマブル論理回路で処理する情報処理システムにお
いて、前記プログラマブル論理回路を備え、前記アプリ
ケーションプログラムからの命令により、前記プログラ
マブル論理回路に構成された回路を用いて処理を実行す
る処理手段と、前記プログラマブル論理回路に前記回路
を構成するための複数個の回路情報を記憶する記憶手段
と、指定情報により指定される一つの回路の回路情報
を、前記記憶手段に記憶された複数の回路情報を用いて
生成する機能を備える編集手段と、前記プログラマブル
論理回路に構成する回路を特定するために前記アプリケ
ーションプログラムにより指定される情報を、前記指定
情報として、前記編集手段に渡し、前記編集手段から到
来する前記指定情報により指定された回路の回路情報を
取得し、この回路情報により前記処理手段のプログラマ
ブル論理回路に前記指定された回路を構成する取得手段
と、を備えることを特徴とする。

【００４４】第２の発明による情報処理システムは、第
１の発明において、前記記憶手段を構成する部分と、前
記編集手段を構成する部分と、前記取得手段および処理
手段を構成する部分とが、ネットワークを介して接続さ
れていることを特徴とする。

【００４５】第３の発明による情報処理システムは、第
１の発明または第２の発明において、前記記憶手段に記
憶される複数個の回路情報のそれぞれは、自己の回路情
報の識別子を備えるとともに、当該回路情報の一部また
は全部を他の回路情報で構成する場合には、前記プログ
ラマブル論理回路に回路を構成するための回路データと
して、当該他の回路情報の識別子を参照識別子として備
えるものであり、前記編集手段は、前記取得手段からの
前記指定情報により指定される回路の回路情報を、当該
指定された回路の回路情報と前記参照識別子で示される
他の回路情報とを前記記憶手段から入手して生成するこ
とを特徴とする。

【００４６】第４の発明による情報処理システムは、第
３の発明において、前記編集手段は、前記取得手段から
の前記指定情報に対応して、当該指定情報により指定さ
れる回路の回路情報を、その識別子により前記記憶手段
に照会し、前記記憶手段は、前記編集手段からの照会に
応じて、その照会時の前記識別子で示される回路情報が
参照識別子を含む場合には、その参照識別子を前記編集
手段に返し、前記編集手段は、前記記憶手段から入手し
た前記参照識別子を用いて、前記記憶手段から当該参照
識別子で示される前記他の回路情報を取得することを特
徴とする。

【００４７】第５の発明による情報処理システムは、第
１の発明または第２の発明において、前記記憶手段に記
憶される複数個の回路情報のそれぞれは、回路データ部
と、その付加情報部とからなり、前記付加情報部は、自
己の回路情報の識別子を含むとともに、当該回路情報の
一部または全部を他の回路情報で構成する場合には、当
該他の回路情報の識別子を参照識別子として含むもので
あり、前記回路データ部は、前記プログラマブル論理回
路に回路を構成するためのデータ部分であって、当該回
路情報の一部または全部を他の回路情報で構成する場合
には、その回路情報の一部または全部の回路データは、
前記参照識別子を用いて記述したものとされるものであ
り、前記編集手段は、前記取得手段からの前記指定情報
に対応して、当該指定情報により指定される回路の回路
情報を、その識別子により前記記憶手段に照会し、前記
記憶手段は、前記編集手段からの照会に応じて、その照
会時の前記回路情報の識別子で示される回路情報の前記
付加情報部が参照識別子含む場合には、その参照識別子
を前記編集手段に返し、前記編集手段は、前記記憶手段
から入手した前記参照識別子を用いて、前記記憶手段か
ら前記他の回路情報を取得することを特徴とする。

【００４８】第６の発明の情報処理システムは、第５の
発明において、前記記憶手段に記憶されている前記回路
情報の回路データ部は、前記プログラマブル論理回路の
コンフィギュレーションメモリのアドレスと、そのアド
レスに格納される回路データとの対で記述され、前記回
路情報の一部または全部が他の回路情報で構成される場
合には、前記参照識別子が、前記回路情報において前記
他の回路情報を参照する位置に対応するアドレスの回路
データとして記述されていることを特徴とする。

【００４９】第７の発明の情報システムは、第６の発明
において、前記編集手段においては、前記参照識別子に
対応する前記他の回路情報は、前記指定情報により指定
された回路の回路情報の回路データとして前記参照識別
子が記述されたアドレスを、当該参照識別子に対応する
前記他の回路情報の回路データ部の全てのアドレスに加
えて、前記参照識別子が記述された回路情報に結合する
ことを特徴とする。

【００５０】

【作用】第１の発明の情報処理システムにおいては、ア
プリケーションプログラムの実行時に、当該アプリケー
ションプログラムにより、処理手段のプログラマブル論
理回路で処理を実行させるために、当該プログラマブル
論理回路に構成する回路を特定するための情報が取得手
段に送られる。取得手段は、この情報を、回路情報の指
定情報として編集手段に渡す。編集手段は、この指定情
報を記憶手段に送る。

【００５１】すると、記憶手段は、指定情報で指定され
る回路情報を編集手段に返す。編集手段は、これを受け
取り、指定された回路情報を生成するために、記憶手段
の他の回路情報も必要と判断すると、当該他の回路情報
も記憶手段から取得するようにする。そして、編集手段
は、記憶手段から取得した複数個の回路情報から、指定
された回路情報を生成し、それを指定情報により要求さ
れた情報として取得手段に返す。取得手段は、編集手段
から取得した回路情報を処理手段のプログラマブル論理
回路に再構成する。

【００５２】処理手段は、このプログラマブル論理回路
に再構成された回路を用いてアプリケーションプログラ
ムにより指示された処理を実行することができる。

【００５３】以上のようにして、この第１の発明の情報
処理システムにおいては、アプリケーションプログラム
の実行時に、取得手段に指定情報を渡すと、この取得手
段からの要求に応じて、編集手段が処理手段のプログラ
マブル論理回路に構成すべき回路情報を自動的に生成し
て取得手段に返し、取得手段がプログラマブル論理回路
に回路情報を再構成するように動作するので、予め回路
情報をアプリケーションプログラム内などに格納してお
く必要はない。

【００５４】また、第２の発明の情報処理システムにお
いては、記憶手段を構成する部分と、編集手段を構成す
る部分と、取得手段および処理手段を構成する部分と
が、ネットワークを介して接続されており、一つの情報
処理装置内に編集手段や記憶手段を持つ必要がない。こ
のため、取得手段および処理手段とアプリケーションプ
ログラムで動作する情報処理装置から見ると、指定情報
をネットワークを通じて送出すると、その指定情報に対
応した回路情報が自動的に送られてくるシステムの構造
となり、記憶手段部分、編集手段部分、取得手段および
処理手段の部分の構成は、それぞれ任意にできる。

【００５５】また、第３の発明の情報処理システムにお
いては、記憶手段に記憶される回路情報の構造は、他の
回路を参照しない回路データの構成の回路情報を最下層
の回路情報として、いわゆるツリー構造となる。

【００５６】すなわち、各回路情報は、自己の識別子と
して例えば回路名を備える。そして、各回路情報は、そ
の一部または全部を他の回路情報で構成する場合には、
回路データとして、当該他の回路情報の識別子を参照識
別子として備える。参照識別子は、他の回路情報の回路
名を用いることができる。参照識別子で示される他の回
路情報も、その一部または全部を他の回路情報で構成す
ることができる。そして、最下層の回路情報は、参照識
別子を回路データに持たない構造となる。

【００５７】編集手段は、指定情報で指定された回路情
報が、その一部を他の回路情報で構成される場合には、
当該指定された回路情報と、それに含まれる参照識別子
で示される他の回路情報とを記憶手段から取得して結合
し、指定された回路情報を生成する。また、指定された
回路情報の全部が他の回路情報で構成される場合には、
参照識別子で示される他の回路情報のすべてを記憶手段
から取得して結合し、指定された回路情報を生成する。

【００５８】この場合に、編集手段が、指定された回路
情報の参照識別子を知る方法としては、記憶手段が教え
る方法と、編集手段が記憶手段から得た、指定された回
路情報から知る方法の２通りがあり、この第３の発明で
は、そのどちらでもよい。

【００５９】第４の発明は、編集手段において、指定さ
れた回路情報の参照識別子を知る方法に関するものであ
る。この第４の発明では、編集手段は、取得手段から渡
された指定情報で示される回路情報の識別子により記憶
手段に回路情報の照会を行う。記憶手段は、編集手段か
ら回路情報の識別子を受け取ると、その回路情報を編集
手段に返すとともに、その識別子で示される回路情報が
参照識別子を含む場合には、その参照識別子を編集手段
に返す。

【００６０】編集手段は、受け取った参照識別子を再び
記憶手段に送る。記憶手段は、その参照識別子で示され
る回路情報を編集手段に返すとともに、さらに参照識別
子を含む場合には、その参照識別子を編集手段に返す。

【００６１】編集手段は、さらに参照識別子を受け取っ
た場合には、上述の動作を繰り返して、指定された回路
の回路情報を生成するのに必要なすべての回路情報を記
憶手段から取得する。

【００６２】第５の発明は、記憶手段に記憶される回路
情報のデータ構造に関するもので、このデータ構造にす
ることにより、編集手段と記憶手段との間での前記回路
情報の識別子と回路情報とのやり取りを迅速に行えるよ
うにしている。

【００６３】すなわち、回路情報は、回路データ部と、
その付加情報部とからなり、付加情報部は、自己の回路
情報の識別子を含むとともに、当該回路情報の一部また
は全部を他の回路情報で構成する場合には、当該他の回
路情報の識別子を参照識別子として含む。また、回路デ
ータ部は、プログラマブル論理回路に回路を構成するた
めのデータ部分であって、当該回路情報の一部または全
部を他の回路情報で構成する場合には、その回路情報の
一部または全部の回路データは、参照識別子を用いて記
述したものとされる。

【００６４】記憶手段は、編集手段から回路情報の識別
子による照会があると、それに応じて、その照会時の識
別子で示される回路情報の付加情報部が含む参照識別子
を編集手段に返す。編集手段は、記憶手段から入手した
この参照識別子を記憶手段に送って回路情報を再び照会
し、記憶手段から参照識別子で示される回路情報を取得
する。

【００６５】この第５の発明によれば、編集手段は、回
路情報を解析して、指定された回路情報を構成する他の
回路情報の参照識別子を見い出す必要はなく、編集手段
は、迅速に記憶手段から必要な回路情報の取得を行え
る。

【００６６】また、第６の発明においては、回路情報の
回路データ部は、プログラマブル論理回路のコンフィギ
ュレーションメモリのアドレスと、そのアドレスに格納
される回路データとの対で記述されているとともに、回
路情報の一部または全部が他の回路情報で構成される場
合には、参照識別子が、回路情報において他の回路情報
を参照する位置に対応するアドレスの回路データとして
記述されている。

【００６７】したがって、編集手段は、回路データ部の
データ内容に従って、参照識別子で示される回路情報を
割り付けることにより、指定情報で指定された回路の回
路情報を、迅速に組み立てることができる。

【００６８】第７の発明は、編集手段における参照識別
子で示される回路情報の、指定情報で示される回路情報
への具体的な結合方法に関するもので、この第７の発明
においては、回路情報の回路データ部の参照識別子が記
述されたアドレスを、当該参照識別子に対応する他の回
路情報の回路データ部の全てのアドレスに加えて、その
参照識別子が記述された回路情報に結合する。

【００６９】このように、第７の発明によれば、単に、
アドレスにオフセットを付加するだけで、参照識別子で
示される回路情報を、その参照識別子が記述された回路
情報に結合することができ、配置配線の演算時間がほと
んど不要になる。このため、編集手段では、短時間で回
路情報を生成することができる。

【００７０】

【発明の実施の形態】以下、この発明による情報処理シ
ステム、回路情報管理方法、回路情報記憶装置の実施の
形態を、図を参照しながら説明する。

【００７１】［第１の実施の形態］ ［情報処理システム全体の構成の概要］この発明によ
る、少なくとも処理の一部分が、回路構成を再構成でき
るプログラマブル論理回路を保有する処理手段で処理さ
れる情報処理システムの第１の実施の形態の主要な概念
構成を図１に示す。

【００７２】この場合の情報処理システムは、情報処理
部１００と、記憶部２００と、編集部３００とからな
る。これら情報処理部１００と、記憶部２００と、編集
部３００とは、一つの情報処理装置内に構成されること
もできるし、それぞれ別々の装置として、互いにネット
ワークを介して接続するようにして構成することもでき
る。

【００７３】また、記憶部２００と編集部３００とを一
つのコンピュータシステムにより構成し、これと、コン
ピュータシステムからなる情報処理部１００とをネット
ワークを通じて接続して、情報処理システムを構成する
ようにすることもできる。

【００７４】以下に説明する例では、これら情報処理部
１００、記憶部２００、編集部３００は、それぞれ別々
の装置として、互いにネットワークを介して接続する場
合として説明する。

【００７５】情報処理部１００においては、アプリケー
ションプログラム１０１は、実行しようとする一連の処
理を複数個の処理に分割し、分割した処理をＣＰＵ１０
２またはプログラマブル論理回路を保有するハードウエ
ア処理部１０３で実行する。アプリケーションプログラ
ム１０１には、ＣＰＵ１０２で行う処理は、ＣＰＵ１０
２の命令コードで記述され、また、ハードウエア処理部
１０３で行う処理は、これが保有するプログラマブル論
理回路１０４に構成する回路名と、その回路を構成要素
の一部として構成されたハードウエア処理部１０３の制
御コードで記述されている。

【００７６】ハードウエア処理部１０３は、処理手段を
構成するもので、プログラマブル論理回路１０４とし
て、この例ではＦＰＧＡタイプのプログラマブル論理回
路を保有し、このプログラマブル論理回路１０４に構成
された回路を利用して処理を行う。

【００７７】取得手段を構成する回路情報取得部１０５
は、アプリケーションプログラム１０１からのハードウ
エア処理部１０３のプログラマブル論理回路１０４に構
成する回路の要求を受けて、その回路を構成するための
回路情報を編集部３００に要求し、その要求した回路情
報を編集部３００から取得する。後で説明するように、
回路情報はヘッダ部とコード部（回路データ部）で構成
されている。

【００７８】また、回路情報取得部１０５は、取得した
回路情報のコード部に記述されている回路データを、ハ
ードウエア処理部１０３にロードして、そのプログラマ
ブル論理回路１０４に回路を構成する。さらに、回路情
報取得部１０５は、回路情報のヘッダ部に記述されてい
る入出力ポート情報をアプリケーションプログラム１０
１に提供する。

【００７９】アプリケーションプログラム１０１は、こ
の回路情報取得部１０５からの入出力ポート情報に基づ
いて、ハードウエア処理部１０３のプログラマブル論理
回路１０４に構成された回路に、データを入出力する。

【００８０】記憶部２００は、プログラマブル論理回路
１０４の回路を構成する複数の回路情報を格納する。後
述するように、この場合、回路情報は、他の回路情報を
参照することにより、記述することができる、いわゆる
ツリーデータ構造によって記憶部２００に記憶すること
ができるようにされており、これにより、過去に生成さ
れた回路情報資源を有効に活用することができるととも
に、記憶部２００の記憶素子の記憶容量の削減を図って
いる。

【００８１】この記憶部２００は、この例の場合には、
後述するように、情報処理部１００に接続されるネット
ワーク上のコンピュータシステムに設けるが、情報処理
部１００と一体のコンピュータシステム内に設けてもよ
い。

【００８２】編集部３００は、情報処理部１００の回路
情報取得部１０５から要求された回路の回路情報を生成
するのに必要な回路情報を、記憶部２００から取得す
る。そして、必要に応じて、取得した回路情報を編集し
て、プログラマブル論理回路１０４に再構成する回路の
回路情報を生成し、回路情報取得部１０５に提供する。

【００８３】後で詳細に説明するように、回路情報は他
の回路情報を参照することができるデータ構造であるの
で、編集部３００は、記憶部２００に要求する回路情報
を照会して参照関係を解決する参照解決処理と、参照解
決処理の結果に基づいて、回路情報を編集する再配置処
理を行う。

【００８４】この編集部３００は、この例の場合には、
後述するように、情報処理部１００に接続されるネット
ワーク上のコンピュータシステムに設けるが、情報処理
部１００と一体のコンピュータシステム内に設けてもよ
い。

【００８５】［記憶部２００に記憶される回路情報の構
造］記憶部２００が格納する回路情報２０１は、図２に
示すように、付加情報部であるヘッダ部２０２と、回路
データ部であるコード部２０３からなる。ヘッダ部２０
２には、回路名情報２０４と、入出力ポート情報２０５
とが記述される。

【００８６】回路名情報２０４には、自己の回路情報の
識別子ＩＤとして、この例では、当該回路情報２０１が
プログラマブル論理回路１０４に構成する回路名（以
下、自回路名と呼ぶ）が記述されている。この自己の回
路情報の識別子ＩＤとしての自回路名は、その回路情報
２０１に付けられた名前でもある。この例では、アプリ
ケーションプログラム１０１は、後述するように、プロ
グラマブル論理回路１０４に構成する回路の指定情報と
して、この回路情報の識別子ＩＤとしての自回路名を用
いる。

【００８７】自回路名に加えて、ヘッダ部２０２の回路
名情報２０４には、その回路情報２０１が参照する他の
回路情報を特定するための参照識別子ｒｅｆＩＤとし
て、その参照する回路情報の回路名（以下、参照回路名
と呼ぶ）も記述される。自己の回路情報の識別子ＩＤと
してヘッダ部２０２に記述される自回路名はひとつであ
るが、参照回路名は、参照する回路情報の数に応じて、
複数の参照回路名がヘッダ部２０２に記述されることも
ある。

【００８８】ヘッダ部２０２の入出力ポート情報２０５
は、回路名情報２０４の記述の後に記述される。この入
出力ポート情報２０５は、回路に対する信号の流れの方
向に応じて、入力（ＩＮ）、出力（ＯＵＴ）または双方
向（ＩＮ／ＯＵＴ）から選ばれるポートの種類２０６、
論理セル（後に説明する）を単位にしたポートの位置座
標（Ｘ，Ｙ）２０７、およびポートのデータ幅（ビット
数）２０８で構成される。

【００８９】コード部２０３は、アドレスＡＤＲとデー
タＤＴの対の集まりで構成される。アドレスＡＤＲは、
プログラマブル論理回路１０４を構成する論理セルや配
線の状態を決定するコンフィギュレーションメモリ（後
に説明する）のアドレスである。データＤＴは、書き込
まれたコンフィギュレーションメモリのアドレスに対応
する論理セルや配線の状態を決める。

【００９０】記憶部２００に格納されている各回路情報
２０１のコード部２０３のアドレスは、ある特定のアド
レス（例えば１６ビットアドレスであれば０ｘ００００
など：Ｏｘは１６進表示を意味している。以下同じ）か
ら開始する。後述するように、このアドレスに一定の値
を加えてオフセットすることで、コード部のアドレス
は、ハードウエア処理部１０３のプログラマブル論理回
路１０４上に実際に構成する回路位置に対応したアドレ
スに変換される。

【００９１】ヘッダ部２０２の回路名情報２０４に、参
照回路名が記述されている場合には、その参照回路名で
示される回路情報が、その参照回路名が記述されている
回路情報で構成される回路において、どのように結合さ
れるかを決める参照回路情報がコード部２０３に記述さ
れる。

【００９２】参照回路情報は、アドレス（参照アドレス
と呼ぶ）と参照回路名の対として参照元の回路情報のコ
ード部に記述される。例えば、図２の例のアドレスｉと
参照回路名ｐや、アドレスｋと参照回路名ｑなどのよう
に記述される。後述もするように、編集部３００は、参
照回路名により参照された回路情報のコード部の開始ア
ドレスに、参照回路情報の参照アドレスを加えてオフセ
ットした回路データを、参照元の回路情報のコード部に
結合することにより、参照回路を参照元回路に結合す
る。

【００９３】また、後で説明するように、アドレスＡＤ
Ｒと論理セルは一定の対応関係があるので、編集部３０
０は、参照アドレスから参照回路の入出力ポート位置の
オフセット座標を算出して、参照回路の入出力ポート位
置座標にオフセット座標を加えてオフセットした参照回
路の入出力ポート情報を、参照元回路の回路情報のヘッ
ダ部に結合する。

【００９４】他の回路情報を用いない回路情報は、ヘッ
ダ部２０２に参照回路名を持たない。基本回路モジュー
ルのような最小単位の回路情報は、ヘッダ部２０２に参
照回路名を持たない回路情報である。参照回路名により
参照される他の回路情報が、そのヘッダ部２０２に参照
回路名を持つ場合もある。このような多層構造のツリー
構造の場合には、編集部３００では、最下層の回路情報
から順次に回路情報を結合することにより、取得部１０
５から指定された回路名の回路情報を生成するようにす
る。

【００９５】［情報処理システムのハードウエア構成］
図３は、この実施の形態の情報処理システムのハードウ
エア構成例を示すブロック図である。この実施の形態の
情報処理システムにおいて、情報処理部１００は、ＣＰ
Ｕ１１１のホストバス１１１Ｂに、チップセット１１２
に含まれるメモリコントローラ（図示せず）を介して、
例えばＤＲＡＭで構成されるメインメモリ１１３が接続
される。

【００９６】ホストバス１１１Ｂは、また、チップセッ
ト１１２に含まれるホスト−ＰＣＩバスブリッジ（図示
せず）を介して、ＰＣＩバス１１４に接続される。ＰＣ
Ｉバス１１４には、プログラマブル論理回路インターフ
ェース１１５を介してプログラマブル論理回路１１６
と、ハードディスクインターフェース１１７を介してハ
ードディスクドライブ１１８と、通信インターフェース
１１９とが接続される。プログラマブル論理回路１１６
は、図１のハードウエア処理部１０３のプログラマブル
論理回路１０４に相当する。

【００９７】通信インターフェース１１９は、ＬＡＮや
インターネットなどのネットワーク４００を介して、複
数個のコンピュータシステム５００に接続される。コン
ピュータシステム５００は、少なくとも、ＣＰＵ（図示
せず）、メインメモリ（図示せず）、およびハードディ
スクドライブ（図示せず）などの記憶装置を保有する。

【００９８】ハードディスクドライブ１１８により読み
書きされるハードディスクには、アプリケーションプロ
グラム（図示せず）が格納されている。アプリケーショ
ンプログラムは、ハードディスクインターフェース１１
７、ＰＣＩバス１１４およびチップセット１１２に含ま
れるホスト−ＰＣＩブリッジ（図示せず）を介して、ハ
ードディスクドライブ１１８からメインメモリ１１３に
ロードされてＣＰＵ１１１によって実行される。

【００９９】また、アプリケーションプログラムは、ネ
ットワーク４００に接続されるいずれかのコンピュータ
システム５００の記憶装置（図示せず）に格納されてい
る場合もある。この場合は、情報処理部１００が、アプ
リケーションプログラムを、ネットワーク４００に接続
されるコンピュータシステム５００から、通信インター
フェース１１９を介してメインメモリ１１３に取得して
実行する。

【０１００】ネットワーク４００に接続されるいずれか
のコンピュータシステム５００の記憶装置（図示せず）
は、回路情報を格納して、図１の記憶部２００を構成す
る。また、情報処理部１００のハードディスクドライブ
１１８が、回路情報を格納して、図１の記憶部２００を
構成することもある。

【０１０１】コンピュータシステム５００が、図１の記
憶部２００として格納する回路情報を検索したり、ネッ
トワーク４００を介して他のコンピュータシステム５０
０へ転送する機能は、コンピュータシステム５００の機
能のひとつとしてソフトウエア的に実装される。

【０１０２】図１の編集部３００は、ネットワーク４０
０に接続されるいずれかのコンピュータシステム５００
の機能のひとつとして、ソフトウエア的に実装される。
図１の編集部３００を構成するコンピュータシステム５
００と、図１の記憶部２００を構成するコンピュータシ
ステム５００は、同じコンピュータシステムであっても
よいし、別のコンピュータシステムであってもよい。

【０１０３】図１の編集部３００を構成するコンピュー
タシステム５００と、図１の記憶部２００を構成するコ
ンピュータシステム５００が、別のコンピュータシステ
ムである場合は、ネットワーク４００を介して互いに通
信する。

【０１０４】情報処理部１００の図１の回路情報取得部
１０５は、通信インターフェース１１９を介してネット
ワーク４００に接続されたいずれかのコンピュータシス
テムで構成される編集部３００と通信する機能と、ＰＣ
Ｉバス１１４に接続されたプログラマブル論理回路イン
ターフェース１１５を介してプログラマブル論理回路１
１６に回路データをロードする機能とを含んだ機能とし
て、ソフトウエア的に情報処理部１００に実装される。

【０１０５】このように、回路情報取得部１０５は、情
報処理部１００にソフトウエア的に実装されるので、情
報処理部１００で実行されるアプリケーションプログラ
ムと通信することができる。

【０１０６】図１のハードウエア処理部１０３は、プロ
グラマブル論理回路インターフェース１１５とプログラ
マブル論理回路１１６とで構成される。ハードウエア処
理部１０３は、ＰＣＩバス１１４に接続されたプログラ
マブル論理回路インターフェース１１５を介して、ＣＰ
Ｕ１１１で実行されるアプリケーションプログラムと通
信する機能を持つ。

【０１０７】［ＦＰＧＡタイプのプログラマブル論理回
路の説明］前述したように、この実施の形態において
は、ＦＰＧＡタイプのプログラマブル論理回路を、プロ
グラマブル論理回路１１６（図１のプログラマブル論理
回路１０４）を用いる。このＦＰＧＡタイプのプログラ
マブル論理回路５０の平面構造を図４に、内部構造のブ
ロック図を図５に示す。

【０１０８】このプログラマブル論理回路５０は、回路
情報を格納するためのコンフィギュレーションメモリ６
１と、論理セル５１や配線領域５２からなる回路素子６
２と、入出力端子５３とで構成される。

【０１０９】コンフィギュレーションメモリ６１は、Ｅ
ＥＰＲＯＭ、ＳＲＡＭなどの書き換え可能なメモリ素子
で構成されている。回路データは、アドレスＡＤＲとデ
ータＤＴの対で構成される。コンフィギュレーションメ
モリ６１にアドレスＡＤＲを与えて、そのアドレスＡＤ
Ｒに対応するメモリセルに、アドレスＡＤＲと対になっ
たデータＤＴが格納されると、このデータＤＴに従っ
て、論理セル５１内の回路構成や、論理セル５１と入出
力端子５３を相互に接続する配線領域５２の接続状態が
再構成される。コンフィギュレーションメモリ６１の一
部分を書き換えることにより、プログラマブル論理回路
５０が動作中であっても、回路を部分的に再構成するこ
とができる。

【０１１０】プログラマブル論理回路５０に再構成され
た回路素子６２に、入出力端子５３を介して、処理すべ
きデータが入力され、また、その処理結果が出力され
る。データ入力先の論理セルと、データ出力元の論理セ
ルを、論理セルの位置に対応するセル座標を示した制御
コードによって、アプリケーションプログラム（図１の
例では、アプリケーションプログラム１０１）が指定す
る。

【０１１１】［情報処理システムでの処理動作の説明］
以上のように構成される情報処理システムの処理動作
を、図１の構成図と、図６、図７、図８に示したフロー
チャートを用いて説明する。

【０１１２】情報処理装置（図示せず）で起動したアプ
リケーションプログラム１０１は、一連の処理をＣＰＵ
１０２またはハードウエア処理部１０３のプログラマブ
ル論理回路１０４で実行する。アプリケーションプログ
ラム１０１からＣＰＵ１０２への処理の指示は、通常の
計算機を用いた処理と同じ手順で行われる。

【０１１３】以下の説明は、アプリケーションプログラ
ム１０１が処理を実行するために必要な回路を、プログ
ラマブル論理回路１０４に構成する場合である。すなわ
ち、情報処理システムが、プログラマブル論理回路１０
４に構成することができる回路情報を生成し、その回路
情報に基づいて、ハードウエア処理部１０３のプログラ
マブル論理回路１０４に回路を構成し、その構成された
回路を用いて処理を行う手順を示すものである。

【０１１４】（回路情報要求）図６のフローチャートに
示すように、情報処理装置（図示せず）で起動したアプ
リケーションプログラム１０１が、ハードウエア処理部
１０３で実行する処理に必要な回路の指定情報を取得手
段に指示する（ステップＳ１０１）。この例では、回路
の指定情報としては、その回路名（自回路名）が用いら
れる。

【０１１５】アプリケーションプログラムから、回路の
指定情報としての回路名を受け取った回路情報取得部１
０５は、その回路名を編集部３００へ伝え、ハードウエ
ア処理部１０３が必要とする回路を構成することができ
る回路情報の編集を編集部３００へ指示する（ステップ
Ｓ１０２）。

【０１１６】（参照解決処理）編集部３００は、取得部
１０５から受け取った回路名を記憶部２００に渡して、
照会することにより、その回路名の回路情報を取得する
が、上述したように、この例の場合には、その回路名で
指定される回路情報が、他の回路情報を参照するもので
ある場合があることから、その参照回路名を知るための
処理として参照解決の処理が行われる（ステップＳ１０
３）。

【０１１７】この参照解決の処理手順を図７Ａ，Ｂのフ
ローチャートを参照して説明する。図７Ａは、この参照
解決処理として編集部３００で実行される処理のフロー
チャートであり、図７Ｂは、参照解決処理として記憶部
２００で実行される処理のフローチャートである。

【０１１８】まず、図７Ａに示すように、編集部３００
は、取得部１０５から得た回路名を記憶部２００に問い
合わせる（ステップＳ１１１）。

【０１１９】図７Ｂに示すように、記憶部２００は、こ
の編集部３００からの回路名の照会が有ったことを検知
すると（ステップＳ１２１）、その回路名を取得し（ス
テップＳ１２２）、その回路名に対応する回路情報２０
１のヘッダ部２０２を調べて、参照回路が有るか否かを
参照回路名が記述されているか否かにより判別する（ス
テップＳ１２３）。そして、参照回路名が記述されてい
る場合は、ヘッダ部２０２に記述されている参照回路名
を編集部３００に答える（ステップＳ１２４）。

【０１２０】編集部３００は、記憶部２００に照会した
回路名に参照回路があるか否かを記憶部２００からの参
照回路名の返答があるかないかにより判別し（ステップ
Ｓ１１２）、参照回路名の返送があれば、それを取得し
て一時保持する（ステップＳ１１３）。

【０１２１】編集部３００は、記憶部２００から受け取
った参照回路名に対応する回路がさらに参照している参
照回路名を知るために、受け取った参照回路名を再び記
憶部２００に問い合わせる（ステップＳ１１４およびス
テップＳ１１１）。

【０１２２】記憶部２００は、編集部３００からの参照
回路名による更なる回路名の照会があったことを検出す
ると（ステップＳ１２５）、ステップＳ１２２以降を繰
り返し、その参照回路名の回路情報について、参照回路
がある場合には、その参照回路名を再び返す。編集部３
００は、ステップＳ１１３でこの参照回路名を取得保持
する。

【０１２３】そして、編集部３００は、取得部１０５と
記憶部２００から受け取った全ての回路名に対し、参照
回路がなくなるまで、ステップＳ１１２以降の前記手順
を繰り返して、回路が参照する参照回路名をすべて知っ
たら、この参照解決の処理を終了する。同様に、記憶部
２００は、編集部３００からの回路名の照会がなくなっ
たら、この参照解決の処理を終了する。

【０１２４】こうして、回路情報取得部１０５が編集部
３００に要求した回路名の回路を構成するために必要な
全ての回路名を、編集部３００が入手することができ
る。

【０１２５】（再配置処理）次に、図６に示すように、
編集部３００は、上述の参照解決の処理で得られた回路
名に対応する回路情報を結合して、回路情報取得部１０
５が編集部３００に要求した回路名の回路情報を生成す
るために、再配置の処理を行う（ステップＳ１０４）。
再配置の処理の手順を図８に示す。

【０１２６】編集部３００は、回路情報取得部１０５か
ら受け取った回路（参照元回路）の回路情報と、その参
照元回路が参照する参照回路の回路情報を記憶部２００
に要求する（ステップＳ１３１）。記憶部２００は、要
求された回路名の回路情報を編集部３００に提供する
（ステップＳ１３２）。なお、参照元回路の回路情報
は、参照解決の最初の回路名の照会の際に、記憶部２０
０から取得するようにしてもよい。

【０１２７】編集部３００は、受け取った参照回路の回
路データのアドレスに、参照元回路の参照アドレスを加
えてオフセットして、参照元の回路情報のコード部に結
合する（ステップＳ１３３）。この処理については、具
体例を挙げて後で詳述する。また、編集部３００は、参
照アドレスから参照回路の入出力ポート位置のオフセッ
トセル座標を算出して、参照回路の入出力ポート位置座
標にオフセットセル座標を加えて、参照元回路の回路情
報のヘッダ部に結合する（ステップＳ１３４）。この処
理についても、具体例について後で詳述する。

【０１２８】編集部３００は、全ての回路名に対して前
記の手順を行うまで手順を繰り返す（ステップＳ１３
５）。

【０１２９】以上のようにして再配置の処理が終わる
と、図６に示すように、編集部３００は、生成した回路
情報を、回路情報取得部１０５へ提供する（ステップＳ
１０５）。

【０１３０】（ロード）回路情報取得部１０５は、編集
部３００から入手した回路情報のコード部に記述されて
いる回路データを、ハードウエア処理部１０３にロード
して、プログラマブル論理回路１０４に回路を再構成し
（ステップＳ１０６）、ヘッダ部に記述されている入出
力ポート情報を、アプリケーションプログラム１０１に
提供する（ステップＳ１０７）。

【０１３１】（アプリケーションによる処理）ハードウ
エア処理部１０３は、入出力ポート情報に基づいたアプ
リケーションプログラム１０１からの制御コードに従っ
て、プログラマブル論理回路１０４に再構成された回路
とデータの入出力を行い、プログラマブル論理回路１０
４に再構成された回路を用いた情報処理を行う（ステッ
プＳ１０８）。

【０１３２】［情報処理システムによる処理の実施例：
シャープネス処理］次に、第１の実施の形態の情報処理
システムを、画像処理に適用した、より詳細な実施例に
ついて説明する。この実施例では、階調変換処理、ノイ
ズ除去処理およびエッジ検出処理の三種類の処理を、次
に説明する三種類の画像フィルタを用いて画像データに
行うことにより不鮮明な画像を鮮明にするシャープネス
処理を示す。始めに、画像フィルタについて説明する。

【０１３３】［フィルタの説明］画像処理のひとつであ
る空間フィルタ処理は、単位画素から構成される画像フ
ァイルの単一もしくは複数画素に対して演算を行う。こ
れは、ある画素（データｘ_l,m ）の近傍の画素（データ
ｐ_l,m ）に、マスクデータfilter_l,m を掛けて足し合わ
せ、係数Ｎを乗じたものを処理後の画素値ｘ_l,m として
得る処理として、次の式（１）のように表すことができ
る。ここで、マスクデータfilter_l,m や係数Ｎの値を変
えることにより、空間フィルタは様々な処理を実行する
ことが可能である。

【０１３４】

【数１】

【０１３５】（ノイズ除去Gaussianフィルタ）図９は、
画像にガウス分布の平滑化処理を施してノイズ除去を行
うＧａｕｓｓｉａｎフィルタと呼ばれる画像フィルタの
マスクデータの例である。中心画素のデータｘ_l,m およ
びその近傍の３×３画素内にある８画素のデータｐ_l,m
に、マスクデータの係数filter_l,m を掛けて足し合わ
せ、係数Ｎ（＝１／１６）を乗じて中心画素のデータと
置き換える。このフィルタ処理を施すことにより、画像
のノイズを除去することができる。

【０１３６】図１０は、図９のＧａｕｓｓｉａｎフィル
タ処理を実現する回路（回路名Ｇａｕｓｓ）の回路構成
の例を示すものである。図中に破線で示した格子は、プ
ログラマブル論理回路の論理セルを示す。この実施例で
は、１画素当りのデータが８ビットの画像データを処理
する。また、用いるプログラマブル論理回路の論理セル
は、入出力とも８ビットの信号線を持つ。よって、以下
に示す８ビットのレジスタは、ひとつの論理セルで実現
され、８ビットの２入力加算器はふたつの論理セルで実
現される。

【０１３７】図１０において、元の画像ファイルからフ
ィルタ処理を行うマスク領域のうち、ｐ[l-1][m-1]，ｐ
[l][m-1]，ｐ[l+1][m-1]の３画素分のデータを、１画素
当たり８ビットのデータとして、回路に転送する。

【０１３８】転送された３画素分のデータは、回路の入
力ポートＧａｕｓｓＩｎ０、ＧａｕｓｓＩｎ１、Ｇａｕ
ｓｓＩｎ２にそれぞれ入力され、最初のクロックでレジ
スタ６０１，６０２，６０３に入力される。入力された
データはレジスタの出力Ｄ１、Ｄ２、Ｄ３とされ、これ
らの出力Ｄ１、Ｄ２、Ｄ３が、それぞれレジスタ６１
１、６１２、６１３および加算器６２１、６２２、６２
３に入力される。

【０１３９】そして、次のクロックで、ｐ[l-1][m]，ｐ
[l][m]，ｐ[l+1][m]の３画素分のデータが、同様にして
出力Ｄ１，Ｄ２，Ｄ３に現れる。この時点で、加算器６
２１，６２２，６２３の出力Ａ１，Ａ２，Ａ３は、それ
ぞれ、 Ａ１＝ｐ[l-1][m-1]＋ｐ[l-1][m] Ａ２＝ｐ[l][m-1]＋ｐ[l][m] Ａ３＝ｐ[l+1][m-1]＋ｐ[l+1][m] となる。

【０１４０】この加算器６２１、６２２、６２３の出力
は、同時にレジスタ６３１，６３２，６３３および加算
器６４１、６４２、６４３に入力されている。

【０１４１】そして、その次のクロックで、ｐ[l-1][m+
1]，ｐ[l][m+1]，ｐ[l+1][m+1]の３画素分のデータが、
同様にして、出力Ｄ１，Ｄ２，Ｄ３に現れる。

【０１４２】このとき、加算器６２１，６２２，６２３
の出力Ａ１、Ａ２、Ａ３は、それぞれ、 Ａ１＝ｐ[l-1][m]＋ｐ[l-1][m+1] Ａ２＝ｐ[l][m]＋ｐ[l][m+1] Ａ３＝ｐ[l+1][m]＋ｐ[l+1][m+1] であり、また、加算器６４１，６４２，６４３の出力Ａ
４、Ａ５、Ａ６は、それぞれ、 Ａ４＝ｐ[l-1][m-1]＋ｐ[l-1][m]×２＋ｐ[l-1][m+1] A5=p[l][m-1]＋ｐ[l][m]×２＋ｐ[l][m+1] Ａ６＝ｐ[l+1][m-1]＋ｐ[l+1][m]×２＋ｐ[l+1][m+1] となる。

【０１４３】ここで、シフタ６５１は、加算器６４２の
出力Ａ５を上位に１ビットシフトして接続し、最下位ビ
ットには常に０を入力することで、加算器６４２の出力
Ａ５が２倍されて、シフタ６５１の出力Ａ７とされる。

【０１４４】次に、加算器６５２，６５３により、加算
器６４１、６４３の出力Ａ４、Ａ６と、シフタ６５１の
出力Ａ７との総和をとる。シフタ６５４は、加算器６５
３の出力Ａ９を下位に４ビットシフトして５ビット目が
最下位になるように接続することで、１／１６の演算が
実行され、その結果が出力ポートＧａｕｓｓＯｕｔ０に
出力される。以上で、単位マスク領域でのＧａｕｓｓｉ
ａｎフィルタ処理が終了する。以降この処理を繰り返す
ことで、画像全体の処理が施される。

【０１４５】（エッジ検出Ｌａｐｌａｃｉａｎフィル
タ）図１１は、２次微分によりエッジを検出するＬａｐ
ｌａｃｉａｎフィルタと呼ばれる画像フィルタのマスク
データの例である。このフィルタ処理を施すことによ
り、画像の輪郭検出を行うことができる。

【０１４６】図１２は、図１１のＬａｐｌａｃｉａｎフ
ィルタ処理を実現する回路（回路名Ｌａｐｌａｃｅ）の
回路構成の一例である。まず、元の画像ファイルからフ
ィルタ処理を行うマスク領域のうち、ｐ[l][m]，ｐ[l-
1][m]，ｐ[l][m-1]，ｐ[l][m+1]，ｐ[l+1][m]の５画素
分のデータを、１画素あたり８ビットデータとして、回
路に転送する。

【０１４７】転送された５画素分のデータは、回路の入
力ポートＬａｐｌａｃｅＩｎ０、ＬａｐｌａｃｅＩｎ
１、ＬａｐｌａｃｅＩｎ２、ＬａｐｌａｃｅＩｎ３、Ｌ
ａｐｌａｃｅＩｎ４にそれぞれ入力され、最初のクロッ
クでレジスタ６６１、６６２、６６３、６６４、６６５
に入力される。入力されたデータはレジスタの出力Ｄ
４、Ｄ５、Ｄ６、Ｄ７、Ｄ８とされ、出力Ｄ４とＤ５が
加算器６７１に入力され、出力Ｄ６とＤ７が加算器６７
２に入力される。そして、加算器６７１、６７２および
６７３による演算によって、加算器６７３の出力Ａ１３
は、 Ａ１３＝ｐ[l-1][m]＋ｐ[l][m-1]＋ｐ[l][m+1]＋ｐ[l+
1][m] となる。

【０１４８】一方、シフタ６７５はレジスタ６６５の出
力Ｄ８を上位に２ビットシフトして接続し、下位２ビッ
トは常に０を入力することで、シフタ６７５の出力Ａ１
４は、 Ａ１４＝４×ｐ[l][m] となる。

【０１４９】そして、減算器６７４によりシフタ６７５
の出力Ａ１４から、加算器６７３の出力Ａ１３の減算が
行われ、この減算器６７４の出力Ａ１５は、 Ａ１５＝４×ｐ[l][m]−（ｐ[l-1][m]＋ｐ[l][m-1]＋ｐ
[l][m+1]＋ｐ[l+1][m]） となり、結果が出力ポートＬａｐｌａｃｅＯｕｔ０に出
力される。以上で、単位マスク領域でのＬａｐｌａｃｉ
ａｎフィルタ処理が終了する。以降この処理を繰り返す
ことで、画像全体の処理が施される。

【０１５０】（階調変換）図１３は、画像の単一画素の
階調変換を行うフィルタを実現する回路（回路名Ｇａｍ
ｍａ）の回路例を示す。たとえば、図１４のグラフに示
した入出力関係のガンマ変換を行うことで、画像の濃度
分布を変換してコントラストを補正することができる。

【０１５１】この例では、ルックアップテーブル（ＬＵ
Ｔ）方式を用いている。すなわち、入力ポートＧａｍｍ
ａＩｎ０に対し、ルックアップテーブルＬＵＴを参照し
て、図１４のグラフに示した値に対応する値を出力ポー
トＧａｍｍａＯｕｔ０に出力する。

【０１５２】ルックアップテーブルＬＵＴは、ＳＲＡＭ
やＲＯＭなどのメモリ回路でテーブルデータを、予め設
定することで実現することができる。また、図１４のグ
ラフに従う入出力の真理値表を作成して、アンドゲー
ト、オアゲート、イクスクルーシブオアゲートなどのロ
ジックゲートで回路を構成することでルックアップテー
ブルＬＵＴを実現することもできる。

【０１５３】この階調変換の動作は、元の画像データか
ら、画素データｐ[l][m]を、順次、入力データとして回
路に転送し、この入力データに対する出力データをルッ
クアップテーブルＬＵＴを参照して求め、出力するもの
である。

【０１５４】（シャープネス処理の手順）シャープネス
処理を行うアプリケーションプログラムの処理手順を図
１５のフローチャートに示す。アプリケーションプログ
ラムは、はじめに、画像のコントラストを上げてノイズ
を除去するために画像前処理を行う（ステップＳ２０
１）。次に、画像前処理をした画像から、画像の輪郭を
抽出するためにエッジ検出処理を行う（ステップＳ２０
２）。最後に、抽出されたエッジ画像データを、画像前
処理した画像データに加える（ステップＳ２０３）。

【０１５５】アプリケーションプログラム１０１は、画
像前処理とエッジ検出処理をハードウエア処理部１０３
で実行し、エッジ画像データの加算をＣＰＵ１０２で実
行する。

【０１５６】ＣＰＵ１０２で実行される画像データの加
算は、通常のＣＰＵを用いた情報処理手順で実行される
ので、ハードウエア処理部１０３で実行される画像前処
理とエッジ検出処理を、プログラマブル論理回路のアド
レスと回路情報との関係を示しながら、次に説明する。

【０１５７】［ＦＰＧＡタイプのプログラマブル論理回
路のアドレス構成］この実施例で用いるＦＰＧＡタイプ
のプログラマブル論理回路は、列方向に３２個を、ま
た、行方向に３２個を、それぞれ配置した合計１０２４
個の論理セルで構成される。ひとつの論理セルは、６４
アドレスのコンフィギュレーションメモリで設定され、
１アドレスのコンフィギュレーションメモリは８ビット
のデータを保持する。すなわち、ひとつの論理セルは、
６４バイトの回路データで設定される。

【０１５８】図１６にコンフィギュレーションメモリの
アドレス設定の方法を示す。プログラマブル論理回路の
セル座標は、左下を原点（０，０）として定義される。
ひとつの論理セルを設定するコンフィギュレーションメ
モリは、８×８のメモリ空間に対応し、プログラマブル
論理空間全体で２５６×２５６のメモリ空間を構成す
る。アドレスは、１６ビットアドレスで「０ｘ０００
０」を開始アドレスとして、セル座標の原点（０，０）
から「０ｘＦＦＦＦ」まで定義される。

【０１５９】このとき、アドレスとセル座標は次の関係
を持つ。すなわち、図１６の表に示すように、１６ビッ
トアドレスＡ［１５：０］の上位８ビットＡ［１５：
８］が、２５６×２５６のメモリ空間の列アドレスに、
下位８ビットＡ［７：０］が、当該メモリ空間の行アド
レスに、それぞれ対応する。

【０１６０】そして、１６ビットアドレスＡ［１５：
０］の５ビットＡ［１５：１１］（８ビットの列アドレ
スの上位５ビット）が列セル座標に、３ビットＡ［１
０：８］（８ビットの列アドレスの下位３ビット）が列
メモリ座標に、それぞれ対応する。また、１６ビットア
ドレスＡ［１５：０］の５ビットＡ［７：３］（８ビッ
トの行アドレスの上位５ビット）が行セル座標に、３ビ
ットＡ［２：０］（８ビットの行アドレスの下位３ビッ
ト）が行メモリ座標に、それぞれ対応する。この関係を
用いることにより、参照アドレスから入出力ポート情報
のオフセットセル座標を簡単に知ることができる。

【０１６１】（画像前処理）ハードウエア処理部１０３
で実行する画像前処理の手順を図１７のフローチャート
に示す。

【０１６２】アプリケーションプログラム１０１は、回
路情報取得部１０５に、回路名「ＰｒｅＰｒｏｃｅｓｓ
（前処理）」を伝えて、ハードウエア処理部１０３に、
前処理回路を構成するように指示する（前述の図６のス
テップＳ１０１および図１７のステップＳ２１１）。

【０１６３】すると、前述したように、回路情報取得部
１０５は、回路名「ＰｒｅＰｒｏｃｅｓｓ」を編集部３
００に伝え、編集部３００は、図６、図７、図８に示し
た手順に従って参照解決処理と再配置処理を行い、記憶
部２００に記憶されている回路情報を用いて、画像前処
理の回路の回路情報を生成する。

【０１６４】この例の場合、図１８に示すように、回路
名「ＰｒｅＰｒｏｃｅｓｓ」の回路情報には、参照回路
名「Ｇａｍｍａ」および「Ｇａｕｓｓ」が、ヘッダ部に
記述されており、そして、コード部（データ部）には、
回路名「Ｇａｍｍａ」を、アドレス「０ｘ００００」、
「０ｘ００１０」、「０ｘ００２０」に、回路名「Ｇａ
ｕｓｓ」を、アドレス「０ｘ２０００」に、それぞれ参
照するように記述されている。

【０１６５】このため、参照解決の処理（図６のステッ
プＳ１０３、図７参照）において、記憶部２００は、編
集部３００からの回路名「ＰｒｅＰｒｏｃｅｓｓ」の照
会に対して、参照回路名「Ｇａｍｍａ」と「Ｇａｕｓ
ｓ」を返す。つぎに、編集部３００は、回路名「Ｇａｍ
ｍａ」と「Ｇａｕｓｓ」を記憶部２００に照会するが、
図１８に示すように、この例の場合には、どちらの回路
も参照回路を持たないので、ここで、参照解決処理（ス
テップＳ１０３）が終了する。

【０１６６】編集部３００において、再配置の処理（図
６のステップＳ１０４）では、回路名「Ｇａｍｍａ」の
回路データのアドレスＡＤＲを、それぞれその参照アド
レス分である「０ｘ００００」、「０ｘ００１０」、
「０ｘ００２０」だけオフセットして、参照元の回路名
「ＰｒｅＰｒｏｃｅｓｓ」の回路データに結合する。ま
た、回路名「Ｇａｕｓｓ」の回路データを、その参照ア
ドレス分である「０ｘ２０００」だけオフセットして、
参照元の回路名「ＰｒｅＰｒｏｃｅｓｓ」の回路データ
に結合する。

【０１６７】また、参照元回路である回路名「ＰｒｅＰ
ｒｏｃｅｓｓ」の回路データ部の、回路名「Ｇａｍｍ
ａ」の参照アドレス「０ｘ００００」、「０ｘ００１
０」、「０ｘ００２０」は、それぞれセル座標（０、
０）、（０，２）、（０，４）に対応し、また、回路名
「Ｇａｕｓｓ」の参照アドレス「０ｘ２０００」は、セ
ル座標（４，０）に対応するので、回路名「Ｇａｍｍ
ａ」の入出力ポート座標を、（０，０）、（０，２）、
（０，４）だけオフセットし、また、回路名「Ｇａｕｓ
ｓ」の入出力ポート座標を、（４，０）だけオフセット
して、参照元の回路名「ＰｒｅＰｒｏｃｅｓｓ」の回路
の入出力ポート座標に結合する。

【０１６８】編集部３００で、回路名「ＰｒｅＰｒｏｃ
ｅｓｓ」の回路の回路情報の生成が終わると、編集部３
００から回路情報取得部１０５へ、その回路情報が転送
される（図６のステップＳ１０６）。

【０１６９】回路情報取得部１０５は、転送されてきた
回路情報の回路データを、ハードウエア処理部１０３の
プログラマブル論理回路１０４にロードして、このプロ
グラマブル論理回路１０３に前処理回路を構成する（図
６のステップＳ１０６）。このとき、プログラマブル論
理回路１０４に構成された前処理回路の回路配置を図１
９に示す。

【０１７０】そして、回路情報取得部１０５は、また、
入出力ポート情報を、アプリケーションプログラム１０
１に提供する（図６のステップＳ１０７および図１７の
ステップＳ２１２）。

【０１７１】入出力ポート情報を受け取ったアプリケー
ションプログラム１０１は、その入出力ポート情報に基
づき、ハードウエア処理部１０３のプログラマブル論理
回路１０４に構成された画像前処理回路の入力ポートで
ある「ＧａｍｍａＩｎ０（０，０）」、「ＧａｍｍａＩ
ｎ１（０，２）」、および「ＧａｍｍａＩｎ２（０，
４）へ画像データを送り（ステップＳ２１３）、また、
出力ポートである「ＧａｕｓｓＯｕｔ０（１０，０）」
から前処理を行った画像データを受け取る（ステップＳ
２１４）。

【０１７２】このとき、図１９に示すように、入出力ポ
ート情報における出力ポート「ＧａｍｍａＯｕｔ０
（３，０）」、出力ポート「ＧａｍｍａＯｕｔ１（３，
２）」、出力ポート「ＧａｍｍａＯｕｔ２（３，４）」
は、入力ポート「ＧａｕｓｓＩｎ０（４，０）」、入力
ポート「ＧａｕｓｓＩｎ１（４，２）」、入力ポート
「ＧａｕｓｓＩｎ２（４，４）」と隣接しているので、
これらは内部接続されているポートであるとアプリケー
ションプログラム１０１が判断する。

【０１７３】よって、アプリケーションプログラム１０
１は、「ＧａｍｍａＩｎ０（０，０）」、「Ｇａｍｍａ
Ｉｎ１（０，２）」、「ＧａｍｍａＩｎ２（０，４）」
が回路「ＰｒｅＰｒｏｃｅｓｓ」の入力ポートであり、
「ＧａｕｓｓＯｕｔ０（１０，０）」が回路「ＰｒｅＰ
ｒｏｃｅｓｓ」の出力ポートであるとが判断する。

【０１７４】プログラマブル論理回路１０４に構成され
た画像前処理の回路の入力ポートへの画像データの入力
と、それに対応する出力ポートからの画像データの受け
取り処理を、全ての画像データについて行ったことを確
認すると（ステップＳ２１５）、この画像前処理の処理
が終了する。

【０１７５】（エッジ検出処理）つぎに、アプリケーシ
ョンプログラム１０１は、前処理を行った画像データに
エッジ検出処理を行う（図１５のステップＳ２０２）。
ハードウエア処理部１０３で実行するエッジ検出処理の
手順を図２０のフローチャートに示す。

【０１７６】アプリケーションプログラム１０１は、回
路情報取得部１０５に、回路名「Ｌａｐｌａｃｅ」を伝
え、ハードウエア処理部１０３に、エッジ検出回路を構
成するように指示する（図６のステップＳ１０１および
図２０のステップＳ２２１）。すると、前述したよう
に、回路情報取得部１０５は、回路名「Ｌａｐｌａｃ
ｅ」を編集部３００に伝え、編集部３００は、図６、図
７、図８に示した手順に従って参照解決処理と再配置処
理を行い、記憶部２００に記憶されている回路情報を用
いて、エッジ検出回路の回路情報を生成する。

【０１７７】図１８に示すように、この例の場合、回路
名「Ｌａｐｌａｃｅ」の回路情報は参照回路名を持たな
い。よって、図６のステップＳ１０３の参照解決の処理
において、編集部３００は、回路名「Ｌａｐｌａｃｅ」
を記憶部２００に照会するが、参照回路を持たないの
で、その時点で参照解決の処理が終了する。

【０１７８】図６のステップＳ１０４の再配置の処理で
は、回路名「Ｌａｐｌａｃｅ」の回路情報は参照回路を
持たないので、回路データと入出力ポート情報のオフセ
ットを行う必要がなく、編集部３００では、記憶部２０
０から、回路名「Ｌａｐｌａｃｅ」の回路情報を取得し
た時点で、再配置の処理を終了する。

【０１７９】こうして、回路名「Ｌａｐｌａｃｅ」の回
路情報の生成が終わると、編集部３００は、回路情報取
得部１０５へ回路情報を転送する（図６のステップＳ１
０５）。回路情報取得部１０５は、転送されてきた回路
情報の回路データを、ハードウエア処理部１０３のプロ
グラマブル論理回路１０４にロードして、このプログラ
マブル論理回路１０４に、Ｌａｐｌａｃｅ回路を構成す
る（図６のステップＳ１０６）。このとき、プログラマ
ブル論理回路１０４に構成されたＬａｐｌａｃｅ回路の
回路配置を図２１に示す。

【０１８０】この図２１に示すように、Ｌａｐｌａｃｅ
回路のアドレス空間は、点線で示す前処理回路のアドレ
ス空間と重なる部分を持つようになる。このため、Ｌａ
ｐａｌｃｅ回路を構成すると、前処理回路は動作しなく
なる。しかし、すでに、前処理回路を用いる処理は終了
しているので、問題はない。

【０１８１】そして、回路情報取得部１０５は、また、
入出力ポート情報を、アプリケーションプログラム１０
１に提供する（図６のステップＳ１０７および図２０の
ステップＳ２２２）。

【０１８２】入出力ポート情報を受け取ったアプリケー
ションプログラム１０１は、その入出力ポート情報に基
づき、ハードウエア処理部１０３のプログラマブル論理
回路１０４に構成された画像前処理回路の入力ポートで
ある「ＬａｐｌａｃｅＩｎ０（０，０）」、「Ｌａｐｌ
ａｃｅＩｎ１（０，２）」、「ＬａｐｌａｃｅＩｎ２
（０，４）」、「ＬａｐｌａｃｅＩｎ３（０，６）」、
「ＬａｐｌａｃｅＩｎ４（０，８）」へ画像データを送
り（ステップＳ２２３）、また、出力ポートである「Ｌ
ａｐｌａｃｅＯｕｔ０（３，０）」からエッジ検出処理
を行った画像データを受け取る（ステップＳ２２４）。

【０１８３】プログラマブル論理回路１０４に構成され
たエッジ検出回路への入力ポートへの画像データの入力
と、それに対応する出力ポートからの画像データの受け
取り処理を、全ての画像データについて行ったことを確
認すると（ステップＳ２２５）、このエッジ検出処理が
終了する。

【０１８４】（エッジデータの加算）最後に、抽出され
たエッジ画像データを、ＣＰＵ１０２の処理により前処
理した画像データに加えて、鮮明な画像を得て、シャー
プネス処理を終了する（図１５のステップＳ２０３）。

【０１８５】［第２の実施の形態］以上説明した第１の
実施の形態は、ＦＰＧＡタイプのプログラマブル論理回
路を用いた場合であるが、周期的に繰り返される論理セ
ルで構成されるＦＰＧＡと同じように、ＣＰＬＤ（Ｃｏ
ｍｐｌｅｘ Ｐｒｏｇｒａｍｂｌｅ ＬｏｇｉｃＤｅｖ
ｉｃｅ）も周期的に繰り返される機能ブロックで構成さ
れているので、このＣＰＬＤタイプのプログラマブル論
理回路でも、同様にこの発明を適用することが可能であ
る。

【０１８６】［ＣＰＬＤタイプのプログラマブル論理回
路の説明］ＣＰＬＤタイプのプログラマブル論理回路７
００の平面構造を図２２に、内部構造のブロック図を図
２３に、それぞれ示す。プログラマブル論理回路７００
は、回路情報を格納するためのコンフィギュレーション
メモリ７１１と、機能ブロック７０１や、複数の配線で
構成される相互接続線７０２からなる回路素子７１２
と、入出力端子７０３とで構成される。

【０１８７】コンフィギュレーションメモリ７１１は、
ＥＥＰＲＯＭ、ＳＲＡＭなどの書き換え可能なメモリ素
子で構成されている。回路データは、アドレスとデータ
との対で構成される。コンフィギュレーションメモリ７
１１にアドレスを与えて、そのアドレスに対応するメモ
リセルにアドレスと対になったデータが格納されると、
このデータに従って、機能ブロック７０１内の回路構成
や、機能ブロック７０１と入出力端子７０３を相互に接
続する相互接続線７０２の接続状態が再構成される。コ
ンフィギュレーションメモリ７１１の一部分を書き換え
ることにより、プログラマブル論理回路７００が動作中
であっても、回路を部分的に再構成することができる。

【０１８８】プログラマブル論理回路７００に再構成さ
れた回路素子７１２に、入出力端子７０３を介して、処
理すべきデータが入力され、また、その処理結果が出力
される。

【０１８９】後述するように、機能ブロック７０１は、
行方向の相互接続線７０２からデータを入力し、列方向
の相互接続線７０２へデータを出力する。よって、入力
データは、行方向の相互接続線７０２に繋がる入出力端
子７０３より入力され、マルチプレクサ７０５で指定さ
れる相互接続線７０２に入力される。また、出力データ
は、マルチプレクサ７０４で指定される列方向の相互接
続線７０２に繋がる入出力端子７０３から出力される。
データ入出力先の相互接続線７０２は、相互接続線のそ
れぞれの配線を示すチャネルを、制御コードによって、
アプリケーションプログラム１０１が指定する。

【０１９０】［機能ブロックの構造］機能ブロック７０
１の構造を図２４に示す。すなわち、機能ブロック７０
１は、ＡＮＤアレイ８０１、セレクトマトリクス８０
２、および１６個のマクロセル８０３で構成される。機
能ブロック７０１のＡＮＤアレイ８０１には、行方向の
相互接続線７０２から３２本の入力線が接続される。

【０１９１】また、各マクロセル８０３から、１本ずつ
の出力線がマルチプレクサ８０４で指定される列方向の
相互接続線７０２に接続されるとともに、各マクロセル
８０３からの出力がＡＮＤアレイ８０１にフィードバッ
クされるように構成されている。

【０１９２】ひとつのマクロセル８０３に対応する詳細
な機能ブロック７０１の構造を、図２５に示す。

【０１９３】ひとつのマクロセル８０３に対応するＡＮ
Ｄアレイ８０１は、行方向の相互接続線７０２からの入
力（３２本）およびその反転入力（３２本）と、マクロ
セル８０３からのフィードバック（１６本）およびその
反転入力（１６本）からなる列方向の配線と、各マクロ
セル８０３当り、５個のＡＮＤ素子８２１〜８２５（セ
レクトマトリクス８０２に入力されるＡＮＤ素子）の入
力線からなる行方向の配線によるマトリクス配線とで構
成される。

【０１９４】コンフィギュレーションメモリ７１１のデ
ータに従って、ＡＮＤアレイ８０１のマトリクス配線の
交点が接続されて、マクロセル８０３への入力が決ま
る。次に、セレクトマトリクス８０２は、コンフィギュ
レーションメモリ７１１のデータに従って、一つのマク
ロセルに対して配置されている５個のＡＮＤ素子および
他のマクロセルに配置されているＡＮＤ素子から選んだ
出力を、ＯＲ素子８０３１に入力する。ＯＲ素子８０３
１の出力はレジスタ８０３２で記憶される。このように
して、良く知られているＡＮＤ−ＯＲ論理を構成する。

【０１９５】［機能ブロック間の接続］図２４に示すよ
うに、機能ブロック７０１はマルチプレクサ８０５を介
して行方向の相互接続線７０２へ出力することも可能で
ある。行方向の相互接続線７０２に接続された機能ブロ
ック７０１の出力は、他の機能ブロック７０１の入力と
なることができる。

【０１９６】また、図２２に示すように、行方向と列方
向の相互接続線７０２を接続するスイッチ７０６が、相
互接続線７０２の交差部に備えられることがある。この
スイッチ７０６を介して、列方向の相互接続線７０２へ
出力された機能ブロック７０１の出力を、行方向の相互
接続線７０２に接続することにより、機能ブロック７０
１の出力を他の機能ブロック７０１の入力とすることが
できる。

【０１９７】以上のように、周期的に繰り返される論理
セルで構成されるＦＰＧＡと同じように、ＣＰＬＤも周
期的に繰り返される機能ブロックで構成されているの
で、第１の実施の形態で示した手順を、ハードウエア処
理部１０３がＣＰＬＤタイプのプログラマブル論理回路
で構成される場合にも適用することができる。このこと
を、前述したシャープネス処理における画像前処理回路
を、ＣＰＬＤタイプのプログラマブル論理回路に構成し
た場合の実施例として示す。

【０１９８】［フィルタ回路の構成］既に知られている
ように、ＦＰＧＡタイプのプログラマブル論理回路に構
成することができる回路は、ＣＰＬＤタイプのプログラ
マブル論理回路に構成することができる。この実施例の
場合は、Ｇａｕｓｓｉａｎフィルタ処理を実現する回路
（回路名Ｇａｕｓｓ）は、６個の機能ブロックを用いて
構成することができ、階調変換を行うフィルタを実現す
る回路（回路名Ｇａｍｍａ）は、１個の機能ブロックで
構成することができる。

【０１９９】このとき、機能ブロックの出力を、マルチ
プレクサ８０４を介して列方向の相互接続線７０２に出
力すると共に、マルチプレクサ８０５を介して行方向の
相互接続線７０２に出力するように回路を構成すること
が必要である。このように構成することにより、後で示
すように、オフセットして接続された回路は、接続した
回路が行方向の相互接続線７０２に出力した信号を、入
力として受け取ることができる。また、最終的な出力
は、列方向の相互接続線７０２を介してアプリケーショ
ンプログラムに受け渡される。

【０２００】［ＣＰＬＤタイプのプログラマブル論理回
路のアドレス構成］この実施例で用いるＣＰＬＤタイプ
のプログラマブル論理回路は、列方向に３２個を、行方
向に３２個を、それぞれ配置した合計１０２４個の機能
ブロックで構成される。ひとつの機能ブロックは、６４
アドレスのコンフィギュレーションメモリで設定され、
１アドレスのコンフィギュレーションメモリは、８ビッ
トのデータを保持する。すなわち、ひとつの機能ブロッ
クは、６４バイトの回路データで設定される。

【０２０１】コンフィギュレーションメモリのアドレス
設定の方法は、図１６に示したＦＰＧＡタイプのプログ
ラマブル論理回路の場合と同じである。すなわち、プロ
グラマブル論理回路の機能ブロック座標は、左下を原点
（０，０）として定義される。ひとつの機能ブロックを
設定するコンフィギュレーションメモリは、８×８のメ
モリ空間に対応し、プログラマブル論理空間全体で２５
６×２５６のメモリ空間を構成する。アドレスは、１６
ビットアドレスで、「０ｘ００００」を開始アドレスと
して、機能ブロックの原点（０，０）から、「０ｘＦＦ
ＦＦ」まで定義される。

【０２０２】このとき、アドレスと機能ブロックは次の
関係を持つ。１６ビットアドレスＡ［１５：０］の上位
８ビットＡ［１５：８］が、２５６×２５６のメモリ空
間の列アドレスに、下位8 ビットＡ［７：０］が行アド
レスに、それぞれ対応する。また、１６ビットアドレス
Ａ［１５：０］の５ビットＡ［１５：１１］が列機能ブ
ロック座標に、５ビットＡ［７：３］が行機能ブロック
座標に、それぞれ対応する。この関係を用いることによ
り、参照アドレスから入出力ポート情報のオフセット機
能ブロック座標を簡単に知ることができる。

【０２０３】（画像前処理）ハードウエア処理部１０３
で実行する画像前処理の手順は、前述の図１７のフロー
チャートと同じである。アプリケーションプログラム１
０１は、回路情報取得部１０５に、回路名「ＰｒｅＰｒ
ｏｃｅｓｓ」を伝えて、ハードウエア処理部１０３に、
前処理回路を構成するように指示する。その後、前述の
場合と同様に、編集部３００、記憶部２００とで、図
６、図７、図８に示した手順に従って、参照解決処理と
再配置処理を行い、前処理回路の回路情報が生成され
る。

【０２０４】この実施例の場合、図２６に示すように、
回路名「ＰｒｅＰｒｏｃｅｓｓ」の回路情報は、回路名
「Ｇａｍｍａ」を、アドレス「０ｘ００００」と、「０
ｘ０００８］と、「０ｘ００１０」とにおいて参照し、
回路名「Ｇａｕｓｓ」を、アドレス「０ｘ０８００」に
おいて参照するように記述している。

【０２０５】このため、参照解決の処理において、記憶
部２００は、編集部３００から回路名「ＰｒｅＰｒｏｃ
ｅｓｓ」の照会に対して、回路名「Ｇａｍｍａ」と「Ｇ
ａｕｓｓ」を返す。つぎに、編集部３００は、回路名
「Ｇａｍｍａ」と「Ｇａｕｓｓ」を、記憶部２００に照
会するが、どちらの回路も参照回路を持たないので、参
照解決の処理が終了する。

【０２０６】再配置の処理では、回路名「Ｇａｍｍａ」
の回路データのアドレスを、それぞれの参照アドレス分
である「０ｘ００００」、「０ｘ０００８」、「０ｘ０
０１０」だけオフセットして、参照元の回路名「Ｐｒｅ
Ｐｒｏｃｅｓｓ」の回路データに結合する。また、回路
名「Ｇａｕｓｓ」の回路データを、その参照アドレス分
である「０ｘ０８００」だけオフセットして、前処理の
回路データに結合する。

【０２０７】また、参照元回路である回路名「ＰｒｅＰ
ｒｏｃｅｓｓ」の回路データ部の、回路名「Ｇａｍｍ
ａ」の参照アドレス「０ｘ００００」、「０ｘ０００
８」、「０ｘ００１０」は、それぞれ機能ブロック座標
（０，０）、（０，１）、（０，２）に対応し、また、
回路名「Ｇａｕｓｓ」の参照アドレス「０ｘ０８００」
は、機能ブロック座標（１，０）に対応するので、回路
名「Ｇａｍｍａ」の入出力ポート座標を、（０，０）、
（０，１）、（０，２）だけオフセットして、また、回
路名「Ｇａｕｓｓ」の入出力ポート座標を（１，０）だ
けオフセットして、参照元の回路名「ＰｒｅＰｒｏｃｅ
ｓｓ」の回路の入出力ポート座標に結合する。

【０２０８】前処理の回路情報の生成が終わると、編集
部３００から取得部１０５へ回路情報が転送される。取
得部１０５は、転送された回路情報の回路データをプロ
グラマブル論理回路にロードして前処理回路を構成す
る。また、入出力ポート情報を、アプリケーションプロ
グラムに提供する。

【０２０９】図２７に示すように、回路名「Ｇａｍｍ
ａ」の回路の出力は行方向の相互接続線を介して、回路
名「Ｇａｕｓｓ」の回路の入力に接続される。また、回
路名「Ｇａｕｓｓ」の回路の出力は、列方向の相互接続
線を介してアプリケーションプログラムに受け渡され
る。

【０２１０】以上説明した第１の実施の形態および第２
の実施の形態によれば、回路情報をプログラマブル論理
回路のコンフィギュレーションメモリに直接ロードでき
る形式で記述して回路情報を再利用できるので、大きな
計算量を必要とする配置配線処理を行うことなく、短時
間の処理で回路情報を再利用することができる。

【０２１１】これにより、アプリケーションプログラム
の実行時に、回路情報を組み合せて必要な回路を構成で
きるので、前もってアプリケーションプログラムを開始
する前に回路を構成する必要が無くなる。

【０２１２】また、アプリケーションプログラムの実行
時に、回路情報を組み合せて必要な回路を構成できるの
で、回路を構成する回路情報の修正や改良が発生したと
きでも、自由度の高い回路情報の再構成を可能にする。

【０２１３】また、回路情報を他の回路情報を参照して
記述することができるので、回路の一部を変更または改
良した場合でも、回路全体の回路情報を再作成する必要
がなく、変更した参照回路の回路情報のみを再作成すれ
ば良いため、高速に回路の再構成ができる。

【０２１４】また、ネットワーク上に配置された記憶手
段に格納された回路情報を参照できるので、ネットワー
クを介して、回路設計者やアプリケーションプログラマ
が回路情報を共有して再利用することができるため、よ
り自由度の高い回路の再構成ができる。

【０２１５】回路情報を参照して共有したときに、アプ
リケーションプログラムに対して入出力ポート情報が提
供されるので、回路の実装形態にとらわれることなく、
アプリケーションプログラムを容易に作成することがで
きる。また、アプリケーションプログラムを作成した後
でも、回路の実装形態を必要に応じて容易に変更するこ
とができる。

【０２１６】なお、以上の説明では、参照解決の処理
は、編集部３００と記憶部２００とで行うようにした
が、編集部３００のみで行うようにすることもできる。
すなわち、編集部３００が回路名を記憶部２００に渡す
と、記憶部２００は、その回路名の回路情報を編集部３
００に送る。編集部３００は、この回路情報を解析し
て、参照回路名があるか否か判別し、参照回路名があれ
ば、その参照回路名を記憶部２００に渡し、その参照回
路名の回路情報を取得する。以下、これを繰り返して、
回路情報取得部１０５から指定された回路の回路情報を
生成するために必要なすべての回路情報を記憶部２００
から取得することができる。

【０２１７】また、回路情報の付加情報部（ヘッダ部）
には参照回路名を記述せずに、回路データ部を解析する
ことで、参照回路名を検出するようにすることもでき
る。しかし、その場合には、参照回路名を検出するため
に、回路データを解析する時間が必要になる。これに対
して、上述の実施の形態のように、付加情報部に参照回
路名を記述しておくようにした場合には、参照回路名を
直接的に、即座に検知することができるものである。

【０２１８】

【発明の効果】以上説明したように、この発明によれ
ば、アプリケーションプログラムの少なくとも一部を、
プログラマブル論理回路で処理する情報処理システムに
おいて、予め、プログラマブル論理回路の回路情報を持
つことが不要である情報処理システムが提供できる。

【０２１９】また、この発明によれば、過去に設計され
た回路情報を再利用しながらも、配置配線するなどの回
路情報を組み合せるための計算量を大幅に削減すること
ができる。

【０２２０】また、この発明によれば、プログラマブル
論理回路に構成された回路を用いるアプリケーションで
処理を実行するときに、例えば基本モジュールを複数個
組み合わせて回路情報を生成する場合であっても、アプ
リケーションプログラムを開始する前に、基本モジュー
ルを複数個組み合わせて回路情報を生成する処理をして
おく必要がなく、回路を構成する回路情報の修正や改良
が発生したときでも、自由度の高い回路情報の再構成が
可能になる。

【図面の簡単な説明】

【図１】この発明による情報処理システムの実施の形態
の全体の概要を示すブロック図である。

【図２】この発明による回路情報管理方法の実施の形態
を説明するための図である。

【図３】この発明による情報処理システムの実施の形態
のハードウエア構成図である。

【図４】ＦＰＧＡタイプのプログラマブル論理回路を説
明するための図である。

【図５】ＦＰＧＡタイプのプログラマブル論理回路を説
明するための図である。

【図６】この発明による情報処理システムの実施の形態
による具体的な処理手順のフローチャートである。

【図７】図６のフローチャートの一部の処理の詳細な手
順のフローチャートである。

【図８】図６のフローチャートの一部の処理の詳細な手
順のフローチャートである。

【図９】この発明による情報処理システムの実施の形態
で用いる具体的な処理の例を説明するための図である。

【図１０】プログラマブル論理回路に構成された回路例
を示す図である。

【図１１】この発明による情報処理システムの実施の形
態で用いる具体的な処理の例を説明するための図であ
る。

【図１２】プログラマブル論理回路に構成された回路例
を示す図である。

【図１３】この発明による情報処理システムの実施の形
態で用いる具体的な処理の例を説明するための図であ
る。

【図１４】この発明による情報処理システムの実施の形
態で用いる具体的な処理の例を説明するための図であ
る。

【図１５】この発明による情報処理システムの実施の形
態で実行する具体的な処理手順の例を示すフローチャー
トである。

【図１６】実施の形態において、プログラマブル論理回
路に回路構成するためのアドレス配置を説明するための
図である。

【図１７】この発明による情報処理システムの実施の形
態で実行する具体的な処理手順の例を示すフローチャー
トである。

【図１８】図１７の処理手順の説明に用いる図である。

【図１９】図１７の処理手順の説明に用いる図である。

【図２０】この発明による情報処理システムの実施の形
態で実行する具体的な処理手順の例を示すフローチャー
トである。

【図２１】図２０の処理手順の説明に用いる図である。

【図２２】ＣＰＬＤタイプのプログラマブル論理回路を
説明するための図である。

【図２３】ＣＰＬＤタイプのプログラマブル論理回路を
説明するための図である。

【図２４】ＣＰＬＤタイプのプログラマブル論理回路を
説明するための図である。

【図２５】ＣＰＬＤタイプのプログラマブル論理回路を
説明するための図である。

【図２６】ＣＰＬＤタイプのプログラマブル論理回路を
用いる場合の具体的な処理手順の説明に用いる図であ
る。

【図２７】ＣＰＬＤタイプのプログラマブル論理回路に
構成された回路配置例を示す図である。

【図２８】従来の情報処理システムの一例を説明するた
めの図である。

【図２９】図２８の従来例で生成されるプログラマブル
論理回路の回路例を示す図である。

【図３０】従来の情報処理システムの他の例を説明する
ための図である。

【符号の説明】

１００ 情報処理部 １０１ アプリケーションプログラム １０２ ＣＰＵ １０３ ハードウエア処理部（処理手段） １０４ プログラマブル論理回路 １０５ 回路情報取得部（取得手段） ２００ 記憶部 ３００ 編集部 ２０１ 回路情報 ２０２ ヘッダ部（付加情報部） ２０３ コード部（回路データ部） ＡＤＲ アドレス ＤＴ 回路データ ４００ ネットワーク ５００ コンピュータシステム

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 紀一 神奈川県足柄上郡中井町境430 グリーン テクなかい富士ゼロックス株式会社内 (72)発明者 三宅 弘之 神奈川県足柄上郡中井町境430 グリーン テクなかい富士ゼロックス株式会社内 (72)発明者 中川 英悟 神奈川県足柄上郡中井町境430 グリーン テクなかい富士ゼロックス株式会社内 Ｆターム(参考） 5B076 AA03 EB01 5F064 AA08 FF52 HH11 HH12 HH18

Claims (19)

【特許請求の範囲】
1. 【請求項１】アプリケーションプログラムによる処理の
   少なくとも一部分を、プログラマブル論理回路で処理す
   る情報処理システムにおいて、 前記プログラマブル論理回路を備え、前記アプリケーシ
   ョンプログラムからの命令により、前記プログラマブル
   論理回路に構成された回路を用いて処理を実行する処理
   手段と、 前記プログラマブル論理回路に前記回路を構成するため
   の複数個の回路情報を記憶する記憶手段と、 指定情報により指定される一つの回路の回路情報を、前
   記記憶手段に記憶された複数の回路情報を用いて生成す
   る機能を備える編集手段と、 前記プログラマブル論理回路に構成する回路を特定する
   ために前記アプリケーションプログラムにより指定され
   る情報を、前記指定情報として、前記編集手段に渡し、
   前記編集手段から到来する前記指定情報により指定され
   た回路の回路情報を取得し、この回路情報により前記処
   理手段のプログラマブル論理回路に前記指定された回路
   を構成する取得手段と、 を備えることを特徴とする情報処理システム。
2. 【請求項２】請求項１に記載の情報処理システムにおい
   て、 前記記憶手段を構成する部分と、前記編集手段を構成す
   る部分と、前記取得手段および処理手段を構成する部分
   とが、ネットワークを介して接続されていることを特徴
   とする情報処理システム。
3. 【請求項３】請求項１または請求項２に記載の情報処理
   システムにおいて、 前記記憶手段に記憶される複数個の回路情報のそれぞれ
   は、自己の回路情報の識別子を備えるとともに、当該回
   路情報の一部または全部を他の回路情報で構成する場合
   には、前記プログラマブル論理回路に回路を構成するた
   めの回路データとして、当該他の回路情報の識別子を参
   照識別子として備えるものであり、 前記編集手段は、前記取得手段からの前記指定情報によ
   り指定される回路の回路情報を、当該指定された回路の
   回路情報と前記参照識別子で示される他の回路情報とを
   前記記憶手段から入手して生成することを特徴とする情
   報処理システム。
4. 【請求項４】請求項３に記載の情報処理システムにおい
   て、 前記編集手段は、前記取得手段からの前記指定情報に対
   応して、当該指定情報により指定される回路の回路情報
   を、その識別子により前記記憶手段に照会し、 前記記憶手段は、前記編集手段からの照会に応じて、そ
   の照会時の前記識別子で示される回路情報が参照識別子
   を含む場合には、その参照識別子を前記編集手段に返
   し、 前記編集手段は、前記記憶手段から入手した前記参照識
   別子を用いて、前記記憶手段から当該参照識別子で示さ
   れる前記他の回路情報を取得することを特徴とする情報
   処理システム。
5. 【請求項５】請求項１、請求項２に記載の情報処理シス
   テムにおいて、 前記記憶手段に記憶される複数個の回路情報のそれぞれ
   は、 回路データ部と、その付加情報部とからなり、 前記付加情報部は、自己の回路情報の識別子を含むとと
   もに、当該回路情報の一部または全部を他の回路情報で
   構成する場合には、当該他の回路情報の識別子を参照識
   別子として含むものであり、 前記回路データ部は、前記プログラマブル論理回路に回
   路を構成するためのデータ部分であって、当該回路情報
   の一部または全部を他の回路情報で構成する場合には、
   その回路情報の一部または全部の回路データは、前記参
   照識別子を用いて記述したものとされるものであり、 前記編集手段は、前記取得手段からの前記指定情報に対
   応して、当該指定情報により指定される回路の回路情報
   を、その識別子により前記記憶手段に照会し、 前記記憶手段は、前記編集手段からの照会に応じて、そ
   の照会時の前記識別子で示される回路情報の前記付加情
   報部が参照識別子を含む場合には、その参照識別子を前
   記編集手段に返し、 前記編集手段は、前記記憶手段から入手した前記参照識
   別子を用いて、前記記憶手段から前記他の回路情報を取
   得することを特徴とする情報処理システム。
6. 【請求項６】請求項５に記載の情報処理システムにおい
   て、 前記記憶手段に記憶されている前記回路情報の回路デー
   タ部は、前記プログラマブル論理回路のコンフィギュレ
   ーションメモリのアドレスと、そのアドレスに格納され
   る回路データとの対で記述され、 前記回路情報の一部または全部が他の回路情報で構成さ
   れる場合には、前記参照識別子が、前記回路情報におい
   て前記他の回路情報を参照する位置に対応するアドレス
   の回路データとして記述されていることを特徴とする情
   報処理システム。
7. 【請求項７】請求項６に記載の情報処理システムにおい
   て、 前記編集手段においては、前記参照識別子に対応する前
   記他の回路情報は、前記指定情報により指定された回路
   の回路情報の回路データとして前記参照識別子が記述さ
   れたアドレスを、当該参照識別子に対応する前記他の回
   路情報の回路データ部の全てのアドレスに加えて、前記
   参照識別子が記述された回路情報に結合することを特徴
   とする情報処理システム。
8. 【請求項８】請求項６に記載の情報処理システムにおい
   て、 前記記憶手段に記憶される複数個の回路情報のそれぞれ
   の付加情報部には、 前記プログラマブル論理回路に構成する回路の信号入力
   ポート名および信号出力ポート名と、前記信号入力ポー
   ト名および信号出力ポート名で示される各信号入力ポー
   トおよび信号出力ポートの前記プログラマブル論理回路
   上の位置座標の対が記述されていることを特徴とする情
   報処理システム。
9. 【請求項９】請求項８に記載の情報処理システムにおい
   て、 編集手段においては、前記参照識別子に対応する前記他
   の回路情報は、前記参照識別子に対応する回路情報の信
   号入力ポートおよび信号出力ポートの位置座標に、前記
   指定情報により指定された回路の回路情報の回路データ
   として前記参照識別子が記述されたアドレスから算出さ
   れるオフセット座標を加えて、前記参照識別子が記述さ
   れた回路情報に結合することを特徴とする情報処理シス
   テム。
10. 【請求項１０】請求項８または請求項９に記載の情報処
    理システムにおいて、 前記取得手段は、 前記編集手段から取得した回路情報を、前記プログラマ
    ブル論理回路のコンフィギュレーションメモリのアドレ
    スと回路データとの対と、前記プログラマブル論理回路
    に構成する回路の信号入力ポート名および信号出力ポー
    ト名と、前記信号入力ポート名および前記信号出力ポー
    ト名で示される各信号入力ポートおよび信号出力ポート
    の位置座標との対に分離し、 前記プログラマブル論理回路のコンフィギュレーション
    メモリのアドレスと回路データの対を、前記処理手段に
    ロードして前記プログラマブル論理回路に回路を構成
    し、 前記プログラマブル論理回路に構成する回路の前記信号
    入力ポート名および前記信号出力ポート名と、前記信号
    入力ポート名および前記信号出力ポート名で示される各
    信号入力ポートおよび信号出力ポートの位置座標の対
    を、前記アプリケーションプログラムに引き渡すことを
    特徴とする情報処理システム。
11. 【請求項１１】請求項１０に記載の情報処理システムに
    おいて、 前記アプリケーションプログラムは、前記取得手段から
    引き渡された前記プログラマブル論理回路に構成する回
    路の信号入力ポート名および信号出力ポート名と、前記
    信号入力ポート名および信号出力ポート名に対応するポ
    ートの位置座標との対に基づいて、前記処理手段にデー
    タを入出力することにより、前記アプリケーションプロ
    グラムの一部分を処理手段で処理することを特徴とする
    情報処理システム。
12. 【請求項１２】プログラマブル論理回路に構成する回路
    の回路情報の複数個を、それぞれに識別子を付与して記
    憶手段に記憶し、前記回路情報の識別子が指定されるこ
    とにより、前記記憶手段から、対応する前記回路情報
    を、前記プログラマブル論理回路に構成するために読み
    出すようにするための回路情報管理方法において、 前記記憶手段に記憶される複数個の回路情報のそれぞれ
    は、自己の回路情報の識別子を備えるとともに、当該回
    路情報の一部または全部を他の回路情報で構成する場合
    には、前記プログラマブル論理回路に回路を構成するた
    めの回路データとして、当該他の回路情報の識別子を参
    照識別子として備えるものであることを特徴とする回路
    情報管理方法。
13. 【請求項１３】プログラマブル論理回路に構成する回路
    の回路情報の複数個を、それぞれに識別子を付与して記
    憶手段に記憶し、前記回路情報の識別子が指定されるこ
    とにより、前記記憶手段から対応する前記回路情報を、
    前記プログラマブル論理回路に構成するために読み出す
    ようにするための回路情報管理方法において、 前記記憶手段に記憶される複数個の回路情報のそれぞれ
    は、 回路データ部と、その付加情報部とからなり、 前記付加情報部は、自己の回路情報の識別子を含むとと
    もに、当該回路情報の一部または全部を他の回路情報で
    構成する場合には、当該他の回路情報の識別子を参照識
    別子として含むものであり、 前記回路データ部は、前記プログラマブル論理回路に回
    路を構成するためのデータ部分であって、当該回路情報
    の一部または全部を他の回路情報で構成する場合には、
    その回路情報の一部または全部の回路データは、前記参
    照識別子を用いて記述することを特徴とする回路情報管
    理方法。
14. 【請求項１４】請求項１３に記載の回路情報管理方法に
    おいて、 前記記憶手段に記憶されている前記回路情報の回路デー
    タ部は、前記プログラマブル論理回路のコンフィギュレ
    ーションメモリのアドレスと、そのアドレスに格納され
    る回路データとの対で記述し、 前記回路情報の一部または全部が他の回路情報で構成さ
    れる場合には、前記参照識別子を、前記回路情報におい
    て前記他の回路情報を参照する位置に対応するアドレス
    の回路データとして記述することを特徴とする回路情報
    管理方法。
15. 【請求項１５】請求項１３に記載の回路情報管理方法に
    おいて、 前記記憶手段に記憶される複数個の回路情報のそれぞれ
    の付加情報部には、 前記プログラマブル論理回路に構成する回路の信号入力
    ポート名および信号出力ポート名と、信号入力ポート名
    および信号出力ポート名で示される信号入力ポートおよ
    び信号出力ポートの前記プログラマブル論理回路上の位
    置座標の対を記述することを特徴とする回路情報管理方
    法。
16. 【請求項１６】プログラマブル論理回路に構成する回路
    の回路情報の複数個が、それぞれに識別子が付与されて
    記憶される回路情報記憶装置であって、 前記複数個の回路情報のそれぞれは、自己の回路情報の
    識別子を備えるとともに、当該回路情報の一部または全
    部が他の回路情報で構成される場合には、前記プログラ
    マブル論理回路に回路を構成するための回路データとし
    て、当該他の回路情報の識別子を参照識別子として備え
    ることを特徴とする回路情報記憶装置。
17. 【請求項１７】プログラマブル論理回路に構成する回路
    の回路情報の複数個が、それぞれに識別子が付与されて
    記憶される回路情報記憶装置であって、 前記複数個の回路情報のそれぞれは、 回路データ部と、その付加情報部とからなり、 前記付加情報部は、自己の回路情報の識別子を含むとと
    もに、当該回路情報の一部または全部を他の回路情報で
    構成する場合には、当該他の回路情報の識別子を参照識
    別子として含むものであり、 前記回路データ部は、前記プログラマブル論理回路に回
    路を構成するためのデータ部分であって、当該回路情報
    の一部または全部を他の回路情報で構成する場合には、
    その回路情報の一部または全部の回路データは、前記参
    照識別子を用いて記述したものであることを特徴とする
    回路情報記憶装置。
18. 【請求項１８】請求項１７に記載の回路情報記憶装置に
    おいて、 前記回路情報の回路データ部は、前記プログラマブル論
    理回路のコンフィギュレーションメモリのアドレスと、
    そのアドレスに格納される回路データとの対で記述さ
    れ、 前記回路情報の一部または全部が他の回路情報で構成さ
    れる場合には、前記参照識別子が、前記回路情報におい
    て前記他の回路情報を参照する位置に対応するアドレス
    の回路データとして記述されていることを特徴とする回
    路情報記憶装置。
19. 【請求項１９】請求項１７に記載の回路情報記憶装置に
    おいて、 前記記憶手段に記憶される複数個の回路情報のそれぞれ
    の付加情報部には、 前記プログラマブル論理回路に構成する回路の信号入力
    ポート名および信号出力ポート名と、前記信号入力ポー
    ト名および信号出力ポート名で示される信号入力ポート
    および信号出力ポートの前記プログラマブル論理回路上
    の位置座標の対が記述されていることを特徴とする回路
    情報記憶装置。