JP2017102923A - 加速器コントローラ及びその加速器ロジックローディング方法 - Google Patents
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Abstract
Description
101、201 サブアレイ
102 I/Oインターフェイス
103 構成インターフェイス
202 通信バス
203 入力信号パッド
204 出力信号パッド
300、310、320、330、404、604 DIMM
301 DRAM−FPGAモジュール
302 正規DRAMモジュール
303 ハイブリッドDRAM−FPGAモジュール
400、600 システム構造
401、601 CPU
402 メモリチャンネル
403 大容量ストレージ装置
404 DIMM
405 OS
406 加速器コントローラ
407 検出器
408 ローダー
409 ランタイム特徴
410 加速器ロジック
411、605 DRAM−FPGA
412 DRAM−FPGAドライバー
602 メモリチャンネル
603 ストレージ装置
606 インターコネクト
700 情報処理システム
705 システムバス
710 プロセッサ
715 CLB
720 揮発性メモリ
730 不揮発性メモリ
740 ネットワークインターフェイス
750 ユーザーインターフェイスユニット
760 ハードウェア構成要素
770 ソフトウェア構成要素
Claims (17)
- 仮想マシン(Virtual Machine)又はアプリケーションのランタイム(Runtime)特徴を検出し、前記検出されたランタイム特徴に対応する前記アプリケーション又は前記仮想マシンと関連した加速器ロジックを特定(identify)する検出器と、
前記特定された加速器ロジックを少なくとも1つのDRAM(Dynamic Random Access Memory)にロード(Load)するローダーと、を含み、
前記少なくとも1つのDRAMのアレイ(Array)は、前記特定された加速器ロジックに基づいてLUT(Look−Up Table)として動作するか、又は、DRAMメモリアレイとして動作するか、選択的に再構成可能であることを特徴とする加速器コントローラ。 - 前記少なくとも1つのDRAMをさらに含むことを特徴とする請求項1に記載の加速器コントローラ。
- 前記少なくとも1つのDRAMの前記アレイは、オペレーティングシステム環境のキャッシュ一貫性(Cache−Coherent)アドレス空間内にあることを特徴とする請求項1に記載の加速器コントローラ。
- 前記ランタイム特徴は、前記アプリケーション又は前記仮想マシンの予め定義されたID(Identification)に基づくことを特徴とする請求項1に記載の加速器コントローラ。
- 前記ランタイム特徴は、機能活用度(Function Utilization)、中央処理(Central Processing)活用度、メモリ活用度、そして前記アプリケーション又は前記仮想マシンと関連されたレイテンシ(Latency)の中の少なくとも1つに基づくことを特徴とする請求項1に記載の加速器コントローラ。
- 前記特定された加速器ロジックは、ロード(Load)及び格納コマンドを使用して前記少なくとも1つのDRAMの前記アレイ内にロード(Load)されることを特徴とする請求項1に記載の加速器コントローラ。
- アプリケーション又は仮想マシンのランタイム特徴を検出する検出器と、
前記検出されたランタイム特徴に対応する加速器ロジックを少なくとも1つのDRAMにロード(Load)するローダーと、を含み、
前記ランタイム特徴は、前記アプリケーション又は前記仮想マシンの予め定義されたID(Identification)、機能活用度、中央処理活用度、メモリ活用度、そして前記アプリケーション又は前記仮想マシンと関連したレイテンシの中の少なくとも1つに基づき、
前記少なくとも1つのDRAMのアレイ(Array)は、ランタイム特徴により特定された加速器ロジックに基づいて、LUT(Look−Up Table)として動作するか、DRAMメモリアレイとして動作するか、選択的に再構成可能であることを特徴とする加速器コントローラ。 - 前記検出器は、前記検出されたランタイム特徴に対応する前記アプリケーション又は前記仮想マシンと関連された加速器ロジックを特定することを特徴とする請求項7に記載の加速器コントローラ。
- 前記少なくとも1つのDRAMの前記アレイは、オペレーティングシステム環境のキャッシュ一貫性アドレス空間内にあることを特徴とする請求項7に記載の加速器コントローラ。
- 前記加速器ロジックは、LUT(Look−Up Table)を含むことを特徴とする請求項1又は7に記載の加速器コントローラ。
- 前記少なくとも1つのDRAMの前記アレイは、DIMM(Dual In−line Memory Module)の一部であることを特徴とする請求項1又は7に記載の加速器コントローラ。
- 前記DIMMは、LUT又はDRAMメモリアレイのように動作するように選択的に再構成可能ではない少なくとも1つのDRAMアレイをさらに含むことを特徴とする請求項11に記載の加速器コントローラ。
- OS環境内において実行されるアプリケーション又は仮想マシンのランタイム特徴を検出する段階と、
前記検出されたランタイム特徴に対応する加速器ロジックを特定する段階と、
ロード(Load)及び格納コマンドを使用して前記特定された加速器ロジックを少なくとも1つのDRAMのサブアレイ(Sub−array)内にロード(Load)する段階と、を含むことを特徴とする加速器ロジックローディング方法。 - 前記少なくとも1つのDRAMの前記サブアレイは、選択的にLUT(Look−Up Table)として動作するか、DRAMメモリアレイとして動作するか、選択的に再構成可能であり、
前記少なくとも1つのDRAMの前記サブアレイは、LUTのように動作するように構成され、
前記少なくとも1つのDRAMの前記サブアレイは、DIMMの一部であり、
前記検出されたランタイム特徴は、前記アプリケーション又は前記仮想マシンの予め定義されたID(Identification)、機能活用度、中央処理活用度、メモリ活用度、そして前記アプリケーション又は前記仮想マシンと関連されたレイテンシの中の少なくとも1つに基づくことを特徴とする請求項13に記載の加速器ロジックローディング方法。 - 前記加速器ロジックは、LUTを含むことを特徴とする請求項13に記載の加速器ロジックローディング方法。
- 前記特定された加速器ロジックは、加速器コントローラによって前記少なくとも1つのDRAMの前記サブアレイにロードされることを特徴とする請求項13に記載の加速器ロジックローディング方法。
- 前記特定された加速器ロジックは、前記アプリケーション又は前記仮想マシンによって前記少なくとも1つのDRAMにロードされることを特徴とする請求項13に記載の加速器ロジックローディング方法。
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