JP2001504958A

JP2001504958A - ロジックデバイスのアレイを構成するための方法およびシステム

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Publication number: JP2001504958A
Application number: JP52050198A
Authority: JP
Inventors: メイソン，マーティン・ティ; エバンズ，スコット・シィ; アラネイク，サンディープ・エス
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1996-10-30
Filing date: 1997-10-15
Publication date: 2001-04-10
Also published as: KR20000052714A; CN1121016C; TW359801B; US5946219A; KR100446338B1; WO1998019256A1; CN1241275A; HK1022753A1; EP0958542A4; EP0958542A1

Abstract

(57)【要約】ゲートアレイの部分的再構成に関するシステムおよび方法は、ロジック回路の配置および経路付け（３１２）によって設計データベースを生成する（３１４）ステップを含む。この設計データベースは、配置および経路付け動作によって作り出されたロジックセルの構成を修正する（３２２）ためにアクセスされる。この修正に基づいて、修正されたロジックセルを実現するビット列のみを含む部分構成ビットストリームが作り出される（３２４）。部分構成ビットストリームはゲートアレイにダウンロードされ（３２６）、これによってゲートアレイの部分構成を実現する。代替的な実施例では、この発明に従ったシステムは、アプリケーションプログラム（６０２）がプログラマブルゲートアレイを含むシステム中で実行してオンザフライのアレイを再構成することを可能にするソフトウェアユーティリティ（６０４）を含む。このユーティリティは実時間中に検出された外部状況に応答して設計を修正するルーチンを含む。このアプローチにより、１組の予め定められた代替する設計を提供する必要がなくなり、アプリケーションはそれ自身で判断を下すことができるようになる。

Description

【発明の詳細な説明】ロジックデバイスのアレイを構成するための方法およびシステム技術分野この発明は一般にプログラマブルロジックデバイスに関し、より具体的にはフィールドプログラマブルゲートアレイの構成に関する。背景技術集積回路技術の初期には、シフトレジスタ、マルチプレクサ、加算器などの論理回路は、デジタルＩＣから構築されていた。これらの小規模集積回路（ＳＳＩ）ＩＣは通常、少数（たとえば４から８）の、ＡＮＤゲート、ＯＲゲート、フリップフロップ、ラッチなどの、数ダース程度のトランジスタを要するロジックゲートを含んでいた。技術が発達するにつれて、より多数のトランジスタをＩＣ中に組入れられるようになった。今日では、半導体製造者は何百万ものトランジスタを単一のダイ上に取付けることができ、この結果現代のマイクロプロセッサのような非常に高性能のチップが生じる。これと同等に高性能であるのが、これらのＶＬＳＩ（超大規模集積）およびＵＬＳＩ（極超大規模集積）チップが中に組入れられるシステムである。このようなシステムは通常多数のカスタムロジックチップを採用し、システムを支援するさまざまなロジック機能を提供する。ゲートアレイが開発されたので、製造者はカスタマのロジック設計を迅速に実現できるようになつた。ロジックゲートのアレイからなるこれらのデバイスは標準の方法を用いて製造された。デバイスのカスタム化は製造の最終段階で行なわれ、ここでメタライゼーション層がロジックゲートに接続されて所望のロジック機能を実現していた。プログラマブルデバイス中に生成されたこれらのゲートアレイは、少数のデバイスしか必要としない設計者、またはロジック設計を完成させてはいないがテストのために小さなサンプルを必要とするかもしれない設計者にとっては非常に柔軟である。別のタイプのプログラマブルロジックデバイスにはヒューズが採用され、デバイス内のロジックゲート間を相互接続する。これらのヒューズは溶断されて接続を断つか、またはいわゆるアンチヒューズの場合は接続を形成した。したがってこのようなデバイスは１回しか用いることができず、１組のロジック機能しか記憶できなかった。プログラマブルロジックデバイスが継続的に発展した結果、再プログラマブル相互接続が発達し、さらにより重要なことには、構成可能なロジックセルが発達した。この名前が意味するように、構成可能なロジックセルによって、設計者が多数の基本ロジックゲートまたはより高レベルのロジック機能のいずれか１つとして機能するようにセルをプログラムすることが可能になった。現在の製造技術は、何千もの構成可能なロジックセルおよびそれに付随する相互接続を有し、かつフィールドプログラマブルゲートアレイ（ＦＰＧＡ）として知られている高密度のデバイスの製造を可能にする。これらの高密度のデバイスを利用できるので、設計者はより多くの複雑なロジック機能を採用することが可能になる。従来のものと同様、ＦＰＧＡはプログラマブル相互接続を含む。さらに、この相互接続は再プログラムでき、ＦＰＧＡの有用性はさらに増す。しかしながら、これらの再プログラマブルＦＰＧＡを再構成するには、典型的にはデバイス全体を再構成する必要が生じる。これらのデバイスのさらなる発展段階は、本発明の譲受人であるアトメル・コーポレイションによって製造されたＦＰＧＡに代表される。これらのデバイスは動的に再構成可能なＦＰＧＡとして公知であり、ロジックアレイの選択された部分のみを再構成できるようになっている。この方法では、アレイの選択された部分のみが再構成可能であり、デバイス全体をプログラムする必要なしに、ＦＰＧＡを変更することができる。図１を参照すると、典型的なＦＰＧＡ１００は、まとめてＦＰＧＡのリソースと呼ばれる、複数の構成可能なロジックセル１３０と、構成可能なＩ／Ｏブロック１１０と、相互接続１２０、１２２とを含む。相互接続１２０、１２２は個別の相互接続線のグリッドとして表わされるが、各「線」は実際には図３Ｂに例を示すように１組の相互接続線である。各ロジックセル１３０およびＩ／Ｏブロック１１０は、相互接続１２０、１２２に選択的に結合され得るデータ線１４０、１４２を含む。典型的な設計サイクルは、１つ以上のロジック回路の設計ではじまり、これが後にＦＰＧＡ内で実現される。ロジックの設計は、ロジックゲートとロジックゲート間の相互接続とを含む。しかしながら、デジタルフィルタのような特定の設計は「定数」すなわち１および０の列の使用を組入れてそれらの動作を決定する。この発明の説明をするために、このような定数は設計の一部と見なし、またロジックゲートと呼ぶことにする。たとえば、図２は単純なロジック設計を表わす。このロジック設計の各素子はインスタンス名によって識別される。したがって、図２のＡＮＤゲートおよびＯＲゲートはＧ１−Ｇ３と称される。図３Ａはロジック設計がＦＰＧＡ１００’内でどのように現われるかを表わす。図２に示すゲートＧ１−Ｇ３および相互接続の各々は図３Ａに示すように選択されたロジックセルおよび相互接続にマップされる。同様に、入力Ａ−Ｄおよび出力ＯＵＴ（図２）は選択されたＩ／Ｏブロックにマップされる。したがって、相互接続１２０ａ−１２０ｃおよび１２２ａ− １２２ｃ（強調して図示する）は、ロジックセルＧ１−Ｇ３とＩ／Ｏブロック１１０ａ−１１０ｅとを接続する。図３Ａの構成の拡大された部分が図３Ｂに表わされ、これはさまざまなロジックセル、相互接続、およびＩ／Ｏブロック間の特定の相互接続を表わしている。図面の設計は定数の使用を示してはいないが、現代のＦＰＧＡ内のロジックセルがロジック「１」またはロジック「０」を出力するように構成され、またロジックセルのグループが必要に応じて１つ以上の１および０の列を生成するように構成され得ることは公知である。次に、図３Ａに示すもののような、図２の設計をＦＰＧＡに移すステップを説明する。今日の設計の多くは機能性においてかなり複雑な傾向があるので、設計処理を容易にするために計算機援用設計（ＣＡＤ）ツールが通常採用される。したがって図４では、たとえばＣＡＤツールを使用して、設計フロー２００はロジック回路の初期設計を入力するステップ２１０で開始する。次は、ロジック回路のロジックゲートの配置および経路付け、ステップ２１２である。配置および経路付けのステップの結果、設計データベースがステップ２１４で生成される。設計データベースは選択されたリソースの場所およびそれらの経路付けまたはロジック構成を含む、ロジック回路の実現にかかわるとされるＦＰＧＡのロジックセル、Ｉ／Ｏブロック、および相互接続（すなわちリソース）を特定する。図１は、ロジックセルの場所を識別するのに用いられる多数の座標系のうちの１つを表わす。図１に示す慣例では、セルは左から右の順序で下から上へ番号を付けられ、一番左下のセル（０，０）で始まり、一番右上のセル（３，３）で終わる。典型的には、設計データベースは、図２の設計段階中にロジック回路の素子に割当てられたインスタンス名をさらに含む。設計データベースに含まれる情報から、通常ビットストリームコンパイラと呼ばれるツールによって、構成ビットストリームが生成される（ステップ２１６）。このビットストリームコンパイラは設計データベース内に記憶された場所および構成情報を得て、ＦＰＧＡ内にさまざまなリソースを構成する定義ビット列を作り出す。物理的レベルでは、定義ビット列はＦＰＧＡ内のトランジスタのオン／オフ状態（スイッチ）を表わし、これは実際に各ロジックセルおよび、Ｉ／Ｏブロックの構成と、ロジックセルおよびＩ／Ｏブロック間の相互接続とを制御する。この時点で、構成ビットストリームを、ロジックアレイにダウンロードしてデバイスを構成する（ステップ２１８ａ）か、またはディスク上に保存する（ステップ２１８ｂ）かのいずれであってもよい。これらの選択肢は図４に点線で示される。時々起こるように、たとえ設計がデバッグされて意図したように動作するとしても、初期設計の変更が望ましいことがある。たとえば、新しい要求があれば、機能的仕様の変更が起こり、結果的に初期設計の変更が必要となるかもしれない。従来技術を用いると、初期設計の最終バージョンの修正（ステップ２２０）は結果的に前のステップの繰返しとなる。したがって、設計者は初期設計の最終バージョンにＣＡＤツールを用いてアクセスし、その設計に所望の変更をする。第２の配置および経路付けステップはステップ２２２で実行され、ここから第２の設計データベースが生成される（ステップ２２４）。この後第２の構成ビットストリームが新規な設計データベースに基づいてビットストリームコンパイラによって作り出される（ステップ２２６）。第１の構成ビットストリームと同様、第２の構成ビットストリームをＦＰＧＡにダウンロードしてもしなくてもよい。ダウンロードが所望される場合は２つの選択肢が可能である。ビットストリームは全体をＦＰＧＡにダウンロードしてアレイ全体に修正後の設計を含むように再構成することができる。これに代えて、ＦＰＧＡが動的に再構成可能、つまりデバイスが部分的に再構成できる場合は、第２の構成ビットストリームのうち設計の変更に対応する部分のみをダウンロードすることができる。これはまず第１の構成ビットストリームと第２の構成ビットストリームとの相違をステップ２２８で判断し、部分（再構成）ビットストリームを生成することによって達成される。この後この部分ビットストリームが動的に再構成可能なＦＰＧＡにダウンロードされ（ステップ２３０）、これによってＦＰＧＡの部分的な再構成を実現し、ここでは修正後の設計にかかわるロジックセル、相互接続、およびＩ／Ｏのみが再プログラムされる。最後に、このサイクルは設計の機能的要求における変更が起こるたびに、設計をさらに修正するために繰返すことができる（ステップ２３２）。ある設計のロジックゲートの配置および経路付けは多くの計算を要するアクティビティである。設計者は、高密度のＦＰＧＡが利用可能であることから、設計をますます複雑にする傾向があるので、配置および経路付け動作が著しく増大するおそれがある。図４に表わした従来技術のアプローチでは、配置および経路付けの計算のためだけに費やした時間は、設計サイクルを反復するたびに完全な配置および経路付け動作を要するであろうことを考慮すると、驚くべきレベルに達するかもしれない。従来技術のアプローチの別の局面には、修正された設計が結果的に前の設計と異なる配置および経路付けの構成を生じる可能性がある。これは、前の設計が特定のクリティカルタイミング動作を提供するように精密に調整されていたとすれば、問題となる。完全な配置および経路付け動作を通じて処理された次の設計は、異なる全長の異なるロジックゲートの配置を生じるおそれがあり、したがって回路のタイミングに悪影響が及ぶ。実時間のアプリケーションがかかわっている場合は、この状況は許容できない。完了しかつ完全にデバッグされたロジック設計の再設計にかかるターンアラウンド時間に関して、従来技術を改良する方法が必要とされる。また、従来の設計のうち設計の修正にかかわらない部分は影響されずに残るような発展した方法を有することも望ましい。ここまでは、設計者の工学実験室の環境におけるロジック回路の設計を中心に述べてきた。しかしながら、ＦＰＧＡのフィールドアプリケーションは単一の静的な設計には適さない可能性がある。ＦＰＧＡは実際の動作状況下ではフィールドで再構成され得るが、新規な構成は典型的にはＥＰＲＯＭのような不揮発性デバイス内に記憶された完全な設計からなる。構成ビットストリームはＥＰＲＯＭから読出され、ＦＰＧＡ内にダウンロードされる。したがって、利用可能な構成の組は、ＥＰＲＯＭの記憶容量に制限される。適応フィルタリングのようなアプリケーションでは、フィルタされているデータの周波数および位相特性のような基準、すなわち通常予測不可能な状況に基づいて、フィルタ応答を実行時に変更できることが強く望まれる。このような場合には、フィルタパラメータのような新規な構成を演繹的に特定することは不可能である。さらにまた、デバイスが動作している環境に応答してオンザフライのＦＰＧＡを構成する能力も必要とされる。さらに、適応フィルタの場合にそうであるように、再構成が必要なのはＦＰＧＡの一部分のみなので、オンザフライの部分的な再構成能力を有することが望ましい。発明の概要この発明に従うと、動的に再構成可能なＦＰＧＡを構成する方法は、初期ロジック設計を入力するステップで開始する。この設計で配置および経路付けが実行され、その結果ＦＰＧＡ内のロジックセルおよび相互接続に対する場所が割当られて設計が実現される。設計データベースは配置および経路付け動作の結果生じたものである。次に、設計データベース上で動作するビットストリームコンパイラが構成ビットストリームを生成する。このビットストリームはＦＰＧＡにダウンロードされてデバイスを構成するか、または単に記憶媒体上に保存されるかのいずれであってもよい。初期設計の最終作業バージョンへの変更は、対応の設計データベースに基づいてなされる。修正された設計データベースは保存され、第２の構成ビットストリームが修正された設計データベースから生成される。この発明に従うと、第２の構成ビットストリームは、修正後のロジック設計に対応するロジックセル、Ｉ／Ｏブロック、および相互接続についての定義ビット列のみを含む。この第２のビットストリームは部分構成ビットストリームと称される。設計データベースに直接アクセスして設計を変更することによって、（直接アクセスしなければ必要である）時間のかかる配置および経路付けの訃算が完全に回避される。これは、たとえばＦＰＧＡに組入れるシステムの機能的要求の変更によって、ロジック設計の最終作業バージョンを修正しなければならないときに特に有用かつ望ましい特徴である。全体の設計のごく局所的な部分のみに関わる、設計変更というのはもともと性質上増大しがちであることがきわめて多い。その他、設計者がロジック設計の最終作業バージョンのさまざまなものを実験したい場合もあるだろう。この発明の構成方法論は、設計の変更を実施するためのターンアラウンド時間が非常に短くて済み、増加する変更および「こうしたらどうなるか（“what-if”）」の実験が実行可能かつ適切であるので、企画の進行および製品の発売スケジュールに不利に影響を与えることはない。さらに、配置および経路付け動作はバイパスされるので、設計のうち設計者によって修正されていないいかなるタイミングクリティカルな部分も影響されず、また公知のタイミング性能を確実に行なう。より一般的には、設計の修正されていないどの部分も期待通りの動作を継続するはずである。したがってこの発明の方法では、結果的に生じるＦＰＧＡのアプリケーションは構築によって正確であり、従って機能的に正確であると保証される。この発明の好ましい一実施例では、設計データベースはグラフィカルインターフェイスを通じてユーザに提示される。このインターフェイスにより、ユーザは設計データベースの一部分を特定して表示することができる。設計データベースは、ロジックセル、Ｉ／Ｏブロック、および相互接続を、それらのインスタンス名とＦＰＧＡ内の場所とによって識別する。ユーザには、名前、場所、および定数論理値を出力するために構成されたものを含むロジックセルの現在の構成が提示される。ロジックセル間の相互接続もまた示される。設計データベースの修正は、図または文字によって表わされる論理ゲートのリストまたはメニューおよび相互接続の選択肢から選択することによって行なわれる。定数の修正は、新規な定数値を文字で入力するか、または、開（ロジック「０」）もしくは閉（ロジック「１」）にできる１つ以上のスイッチを図でアイコン表示したものを操作することによってなされる。この発明の別の実施例では、ＦＰＧＡの実時間再構成のためのシステムは、デバイスへのハードウェアインターフェイスと、新規な構成データをダウンロードする目的でデバイスにアクセスソフトウェアユーティリティとを含む。ソフトウェアユーティリティは部分的な構成ビットストリームを生成するための手段を含み、これはあるアプリケーションプログラムが実行時に検出された動作環境での特定の状況に応答してＦＰＧＡを構成することを可能にする。ハードウェアインターフェイスおよびソフトウェアユーティリティはデバイス使用中にＦＰＧＡにアクセスすることを許可し、これがデバイスの一部分を再構成することを可能にする。図面の簡単な説明図１は、典型的なＦＰＧＡの構築を表わす。図２は、ロジック回路の一例である。図３Ａおよび３Ｂは、図１のＦＰＧＡ内の図２のロジック回路の実現を表わす。図４は、ＦＰＧＡの設計において従来採用されているステップの概略である。図５は、この発明の設計方法論の一実施例の概略である。図６は、この発明に従ったＦＰＧＡを構成するためのシステムのブロック図である。図７Ａ−７Ｃは、デジタルフィルタの設計を表わす。図８Ａおよび８Ｂは、この発明のユーザインターフェイスの画面表示の見本である。図９Ａ−９Ｄは、ＲＯＭに基づいたルックアップテーブルを用いた加算器回路および減算器回路の実現を表わす。図１０Ａおよび１０Ｂは、この発明のユーザインターフェイスの画面表示の見本を表わす。図１１は、実時間ＦＰＧＡ再構成のためのシステムを表わす。発明を実施するための最良の様態図５を参照すると、この発明の一実施例に従った構成方法論３００は、初期設計を作り出すステップ３１０と、配置および経路付け動作を実行して第１の設計データベースを得るステップ３１２および３１４とを含む。その後、ビットストリームコンパイラは構成ビットストリームを作り出し（ステップ３１６）、これはＦＰＧＡにダウンロードされてデバイスを構成する（ステップ３１８ａ）ことができる。これに代えて、構成ビットストリームは単に記憶デバイス上に記憶される（ステップ３１８ｂ）こともできる。構成ビットストリームは複数の定義ビット列を含み、これはＦＰＧＡ内でリソースがどのように構成されるかを特定する。初期ロジック設計の最終作業バージョンを変更する必要がある場合は、設計の修正は設計データベースに直接行なわれる。その後引続き図５に表わす方法３００で、設計データベースの一部が設計者に表示される（ステップ３２０）。設計者は設計データベースのうち修正が必要な部分を選択し、変更を入力する（ステップ３２２）。入力された修正に基づいて、部分構成ビットストリーム（再構成ビットストリームとも呼ばれる）が生成され、これは修正に対応する定義ビット列のみからなる。この部分ビットストリームはこの後ダウンロードされる（ステップ３２６）か、または記憶媒体に保存され得る。動的に構成可能なＦＰＧＡを構成するためのシステムは、図５で概要を示した方法を具体化したもので、図６に表わされる。システム４００はデータ記憶部４２０および種々のモジュール４０２−４２０を含む。ＣＡＤツール、略式キャプチャプログラムなどのような設計エントリモジュール４０２を用いて初期設計４２０ａが作られ、かつディスク４２０上に記憶される。配置および経路付けモジュール４０４は初期設計４２０ａを用いて設計データベース４２０ｂを作り出し、これもまたディスク上に記憶される。ビットストリームコンパイラ４０６は構成ビットストリーム４２０ｃを生成し、ダウンロードモジュール４０８が構成ビットストリームをＦＰＧＡ１５０にダウンロードする。初期ロジック設計の最終作業バージョンに対する修正は、グラフィカルユーザインターフェイス（ＧＵＩ）モジュール４１０を通じて設計者によって入力される。ＧＵＩは設計者によって選択された設計データベースの一部を設計データベース４２０ｂ中読出し、かつ表示する。ＧＵＩは設計データベースに対する修正を受入れ、入力された修正にのみ基づいた部分ビットストリームを作り出す。ＧＵＩはビットストリームコンパイラの機能性を組入れ、部分ビットストリームを生成する。部分ビットストリーム４２０ｄはこの後ディスク上に記憶され、さらにその後ダウンロードモジュール４０８を通じてＦＰＧＡにダウンロードされる。これに代えて、ＧＵＩは部分ビットストリームをダウンロードモジュール４０８に直接伝えることもできる。この時点で注目すべきことは、ＦＰＧＡへの即時ダウンロードが必要でない場合、構成（および再構成）ビットストリームを記憶するために代替的な記憶媒体を用いることができるという点である。たとえば、構成（および再構成）ビットストリームをＥＥＰＲＯＭなどに後の分配に備えてダウンロードすることが望まれるかもしれない。図６で表わした方法論を説明するために、図７Ａに示すもののような適応デジタルフィルタを考える。このフィルタ設計５００は遅延レジスタＲ１−Ｒ７、乗算器Ｍ１−Ｍ８、および加算器Ａ１−Ａ７が直列にカスケード接続されたものからなる。データの幅は８ビット（１バイト）である。１組のフィルタ係数Ｃ₀− Ｃ₇は、乗法演算子の被乗数としての役割を果たす。データの各バイトがシフトインし、レジスタを通じて伝搬されるにつれて、マルチプレクサは係数とデータとの間に積項を形成する。この積項はこの後加算器Ａ１−Ａ７によって加算される。ロジック設計内のフィルタ設計５００のような素子の各々は設計者によって独創的に割当てられたインスタンス名を有するということを想起されたい。したがって、図７Ａを参照して、レジスタはＲ１−Ｒ７と名付けられ、マルチプレクサはＭ１−Ｍ８と名付けられ、さらに加算器はＡ１−Ａ７というインスタンス名を有する。インスタンス名はまた、係数Ｃ₀−Ｃ₇に割当てられている。具体的には、係数を含むビットの各々は名前を有する。これは、図７Ｃに示す係数Ｃ₀の拡大図により明確に表わされる。この係数ビット数は８であり、このビットはＣ０＿０からＣ０＿７と名付けられる。図７Ａに戻って、素子Ｒ１−Ｒ７、Ｍ１−Ｍ８、およびＡ１−Ａ７の間の相互接続もまた名付けられるのは言うまでもない。しかしながら、これらの相互接続のインスタンス名は図の混乱を避けるために省略されている。フィルタ設計５００の配置および経路付けは設計データベースを生じ、インスタンス名によって、レジスタおよび算術演算子の各々、ならびにこれらの機能を実現するように選択されるロジックセルの場所および構成を特定する。同様の方法で、設計データベースは係数Ｃ₀−Ｃ₇を含むビットのインスタンス名の各々、それらに対応するロジックセルの場所、およびロジックセルがロジック「０」またはロジック「１」を生成するように構成されるか否かをリストする。設計データベース中に現われるロジックセルは、図１に示すもののようなＦＰＧＡ内の座標系によって識別される。図７Ｂは図７Ａのデジタルフィルタの修正後の設計５００’を表わし、これによって異なる組の係数Ｃ₀’−Ｃ₇’が特定されている。この発明の方法に従ってこのような修正をしたいと望む設計者は、初期設計５００に基づいて作り出された第１の設計データベースにアクセスすることから始める。これはグラフィカルユーザインターフェイス（ＧＵＩ）を用いて最もよく達成される。ただし、テキストベースのインターフェイスも同じ程度効果的ではあるが、おそらく使用するのがより難しく効率が悪いとされる。一実施例では、ＧＵＩはロジック設計中で定義されたロジック定数を編集するためのモードを有する。たとえば、図８Ａの画面表示は設計５００内の定数Ｃ₀ −Ｃ₇の各々を表示する。カラム「インスタンス名(Instance Name)」の下には、係数Ｃ₀−Ｃ₇の各々を含むビットの名前がある。各ビットはロジックセルによって実現され、一定のロジックレベルを出力するように構成される。各ロジックセルが対応のインスタンス名を有することを想起されたい。図８Ａの場合のように、セルがある範囲で識別されると、その範囲内の最初および最後のセルのインスタンス名が表示される。「場所(Location)」カラムの下には、対応のロジックセルのＦＰＧＡ内の場所がある。例示の目的で、使用されている座標のナンバリング規約が図１に示す慣例に従うと仮定する。したがって、図８Ａに従うと、係数Ｃ₀を含むロジックセルはＦＰＧＡ内の行１０のカラム７−１４に位置し、係数Ｃ₁のセルは行１２のカラム７−１４に位置し、以下同様である。「既存の構成（Existing Conf）」のカラムはロジックセルによって生成されている現在のロジック値を表示する。たとえば、係数Ｃ₀を含むカラム７、８、９、１０、１１、１２、１３および１４の８つのロジックセルは、それぞれロジック「１」、「０」、「１」、「０」、「１」、「０」、「１」、および「１」を出力するように現在構成されて示される。「新規な構成（New Conf）」カラムは入力フィールドからなり、ユーザが新規なロジック値をビットの列として入力するのを許可する。列中の各ビットは１対１の関係で列によって表わされた定数セルと対応する。設計データベースは図８Ａに示す表示を生成するのに必要な情報のすべてを含むので、ＧＵＩは単に設計データベースをサーチし、一定のロジックレベルを生成するように構成されているそれらのロジックセルを識別し、かつそれらのインスタンス名、セルの場所、および現在の構成情報にアクセスする。設計データベースにアクセスし、図８Ａのような表示を生成するための特定のソフトウェアの実現例は、何らかの所与の設計データベースのフォーマットに用いられる精密なデータ構造によって変化すると思われる。このような実現例の詳細は通常の技術を有するコンピュータプログラマーの能力および範囲内に十分収まる。図８Ａに示すロジック定数は水平方向の隣接を優先してグループ分けされるのが好ましい。定数ロジックセルの所与のブロックでは、セルは水平セルまたは垂直セルの組としてグループ分けされ得る。たとえば、図８Ａでは、セルの場所（７，１８）から（１４，２１）は３２のロジックセルのブロックを規定する。これらのセルは８つの水平に隣接したセルの４つのグループとして表示される。したがって、４つの水平なグループは（７，１８）から（１４，１８）と、（７，１９）から（１４，１９）と、（７，２０）から（１４，２０）と、（７，２１）から（１４，２１）とである。これに代えて、ブロック（７，１８）から（１４，２１）内のセルは垂直方向に隣接することを優先してグループ分けされてもよい。これは図８Ｂの画面表示に表わされる。この場合は、各々が４つのセルを含む８つの垂直なグループがあり、これらは（７，１８）から（７，２１）と、（８，１８）から（８，２１）と、（９，１８）から（９，２１）と、（１０，１８）から（１０，２１）と、（１１，１８）から（１１，２１）と、（１２，１８）から（１２，２１）と、（１３，１８）から（１３，２１）と、（１４，１８）から（１４，２１）とである。これらのセルの他のフィールドは、これに従って垂直なグループ分けを反映するように修正される。好ましい実施例に従うと、隣接する定数セルのグループはある範囲のセルとして表わされるであろう。係数Ｃ₀−Ｃ₃を構成するセルは水平方向の隣接性のみを示すので、水平なグループとして表示される。同様に、垂直方向の隣接性のみを表わすセルは垂直にグループ分けされることになる。定数セルが垂直にもまた水平にもグループ分けできるところでは、ユーザによって特定される要望に従ってグループ分けが行なわれる。したがって、係数Ｃ₄−Ｃ₇は、設計者の好みに応じて図８Ａおよび８Ｂに示すように水平にも垂直にもグループ分けされ得る。図示した例では、図８Ａに示すように水平に隣接するものを要望したと思われる。しかしながら、別の設計では、係数は垂直な形式で並べることができ、その場合図８Ｂの垂直なものが選択されるであろう。この発明の別の実施例では、連続していない定数セルが同じグループにされることもある。ＧＵＩはユーザが任意の組の定数セルを選択し、選択されたセルを１グループとして扱うことを許可する。セルは連続していないが、ＧＵＩはこれらのセルを１グループとして表示し、ユーザが１グループとしてのセルのロジック値を修正することを許可する。したがって、ユーザによって入力された新規なロジック値を表わすビット値の列は１対１でそのグループ内の定数セルに対応してマップされる。これは、図８Ａおよび８Ｂに関して上に述べた方法とほぼ同じである。新規な係数値Ｃ₀’−Ｃ₇’を入力すると、ＧＵＩは図５のステップ３２４に従って部分構成ビットストリームを生成する。ＧＵＩはセルの場所（設計データベースから得たもの）と、それらの新規な構成（設計者から得たもの）との両方を有するので、ＧＵＩは設計者によって特定されたデザインの変更を実現すべき構成ビットストリームを生成できる。部分構成ビットストリームは設計者による変更の入力にのみ基づき、かつＦＰＧＡ内の設計の変更に関係するセルについてのみの構成情報を含む。構成ビットストリームに変更を生じるために設計全体で配置および経路付け動作を実行する必要はない。これは、図４に示す従来技術の方法の場合と同様である。その代わりに、ＧＵＩはユーザの入力から部分構成ビットストリームへ直接進む。このアプローチは設計の変更を実施するのに必要な時間を著しく減じ、設計者が設計の選択肢を迅速に実施および検査することを許可する。好ましい実施例のＧＵＩはさらに、ロジックゲートとして構成されたロジックセルを修正するためのモードを含む。たとえば、ＲＯＭアレイおよびデコーダからなる、ＲＯＭに基づいて図９Ａに示すルックアップテーブルを考慮されたい。ルックアップテーブルは典型的には機能ジェネレータとして用いられて全加算器および全減算器のようなロジック機能を実現する。この真理値表は図９Ｂに示される。加算器および減算器の実現は図９Ｃおよび９Ｄにそれぞれ示され、図９Ａのデコーダの８つの出力（０−７）は、図９Ｃおよび９ＤにＡ０−Ａ７として示される。加算器回路は４つの位置において減算器と異なることがわかる。加算器のＡＮＤゲートＧ８、Ｇ１２は、減算器ではＯＲゲートＧ７、Ｇ１１によって置き換えられ、加算器のＯＲゲートＧ２４、Ｇ２８は減算器ではＡＮＤゲートＧ２３、Ｇ２７によって置き換えられる。この発明の方法を用いて、設計者は単に、好みの４つのゲートの位置を特定するかまたは他のやり方で識別し、さらに対応のロジックセルの構成を変更することによって、ある回路から別の回路へ容易に入れ替えることができる。図１０Ａおよび１０Ｂを参照して、ＧＵＩはウィンドウに、ロジック設計をＦＰＧＡ内に並べられているとおりに表示することができる。ウィンドウをスクロールすることにより、そのアレイのどの部分もウィンドウ内に見られるようになる。これに代えて、ＧＵＩは図１０Ａに示すように、セルの場所フィールドまたはインスタンス名フィールドに適切な情報を入力することによってアレイの一部分の位置を特定することができる。次の論考として、初期ロジック設計は図９Ｃの加算器回路を組入れ、また図９Ｄの減算器回路を変換することが所望されると仮定する。ＧＵＩは、加算器回路の初期設計で実現された配置および経路付け動作によって生じる設計データベースにアクセスし、かつ設計のレイアウトをＦＰＧＡの素子に置き換えて表示する。この表示はＦＰＧＡを構成するロジックセルの、アイコンまたは他のグラフィカルな表現からなり得る。これに代えて、ＧＵＩは各ロジックセルが提供したロジック機能を表わすアイコンを表示してもよい。さらに別の代替するものとしてＦＰＧＡの組成を文字で表わしてもよいが、このアプローチはＦＰＧＡについての情報の伝達またはＦＰＧＡ内での誘導において、グラフィカルなアプローチほど効率がよくない。設計者は、加算器回路の変更するべき部分をゲートのインスタンス名を特定するかまたはスクロールすることによって表示する。図１０Ａの画面表示は設計データベースの、加算器回路の一部周辺に集中した一部分、すなわちゲートＧ６、Ｇ８、Ｇ１０、およびＧ１２を表わす。ＯＲゲートＧ６は、列５６、カラム１００のロジックセルに割当てられており、ＡＮＤゲートＧ８は列５６、カラム１０１のロジックセルに割当てられているということなどがわかる。ゲートＧ８をＡＮＤゲートからＯＲゲートに変更するには、設計者はまず、マウスのカーソルをゲートのアイコン上に置いてマウスのボタンを押すことによって、ゲートを選択する。図１０ＢはゲートＧ８が強調されているところを表わし、それが選択されたということを示す。再度マウスボタンをクリックする（またはキーを押す）ことにより、ポップアップメニューが現われ、可能なロジックゲートのリストを表わす。ＯＲ入力をメニューから選択すると、選択されたゲートＧ８はＯＲゲートとして構成されるようになる。ゲートＧ１２も同じ手法で変更される。次に、設計者はたとえばウィンドウをスクロールすることによってゲートＧ２４およびＧ２８を見えるようにする。ゲートＧ２４およびＧ２８はこの後、上述の方法で修正される。修正が完了すると、ＯＫボタンが押される。図５に示した方法で概略を述べたように、ＧＵＩは修正のみに基づく部分構成ビットストリームを生成する。その結果生じるビットストリームは元の設計の４つのセル（加算器回路のＧ８、Ｇ１２、Ｇ２４、およびＧ２８）が、減算器のゲートＧ７、Ｇ１１、Ｇ２３、およびＧ２７として動作するように再定義する必要のあるビット列のみを含む。したがって、設計データベースに直接アクセスして初期の全加算器の設計をし、かつそれに対する変更を行なうことによって、設計技術者は、時間のかかる配置および経路付けの全動作のステップを回避することができる。最後に注目することとして、上述の特定のゲート選択およびメニューの方法は、この発明の実務にとって決定的に重要ではないことがわかる。他のグラフィックベースの入力／選択方法も同等に有効であると思われる。一般に、図９Ｂに示すもののようなルックアップテーブルに関して、ルックアップテーブルによって実現されたロジック機能は、テーブルの出力により完全に定義される。したがって、図９ＢのＳｕｍおよびＣ_outのカラムは全加算器の機能を完全に定義し、ＳｕｂおよびＢ_outのカラムは全減算器の機能を完全に定義する。ＧＵＩは特定のルックアップテーブルを実現する特有のロジックセルを表示する必要はなく、テーブルの出力のみをリストし、またユーザがテーブルの出力に対して変更を入力するのを許可することができる。ＧＵＩはこの後、新規なルックアップテーブルを実現するのに必要なロジックセルを特定する。ルックアップテーブルをこの手法でより高い抽象レベルで表わすことにより、このテーブルはユーザに対してより意味のあるものになり、あまり意味のない実現の詳細部はユーザから隠すので、有用性がより大きくなる。図９Ｃおよび９Ｄから、ルックアップテーブルは直列にカスケード接続された２入力ＡＮＤゲートおよび２入力ＯＲゲートによって実現され得ることがわかる。たとえば、全加算器のＳＵＭ出力はゲートＧ２、Ｇ６、Ｇ１０、Ｇ１４、Ｇ１８、Ｇ２２、Ｇ２６、およびＧ３０によって実現され、同時にＣ_outの出力はゲートＧ４、Ｇ８、Ｇ１２、Ｇ１６、Ｇ２０、Ｇ２４、Ｇ２８、およびＧ３２によって実現される。したがって、ＧＵＩは第１の機能を定義するルックアップテーブルを容易に再構成し、単にテーブルを実現する適切なゲートを変更することにより第２の機能を実現することができる。次に述べるのは、この発明の別の実施例であって、これは実時間の動的に再構成可能なＦＰＧＡ、すなわち再構成時に動作しているシステム中に組入れられたアレイを、再構成することを許可する。図１１を参照して、典型的なシステム６００はＣＰＵまたはマイクロコントローラ６１０、ＦＰＧＡ６２０、ＥＰＲＯＭ６２２または他の何らかの不揮発性ＲＡＭデバイス、およびディスク記憶部のようなデータ記憶部６３０を含む。ＣＰＵ６１０で実行中のシステムソフトウェアは用途特定型ソフトウェア６０２およびＦＰＧＡを構成するためのＦＰＧＡユーティリティ６０４を含む。システムがブートされると、ＦＰＧＡはＥＰＲＯＭ６２２中にプログラムされている構成ビットストリームでロードされる。これに代えて、ＦＰＧＡは最初に、データ記憶部６３０に記憶された構成ビットストリームから構成されてもよい。システム６００の動作中、ソフトウェアはその動作環境６５０についての特定の状況を検出し得る。たとえば、図８Ａおよび８Ｂに示すデジタルフィルタ設計に関して、ソフトウェア６０２は、フィルタの遮断周波数が調整を要するかどうかを判断できる。これに応答して、前に累積されたデータが分析され、この分析に基づいて新規な係数が計算され得る。その後、特定のＦＰＧＡユーティリティ６０４が呼び出され、新規な係数を定義するためのビット列を含む部分構成ビットストリームを作り出す。次に、アプリケーションソフトウェア６０２は他のＦＰＧＡユーティリティを呼び出してＦＰＧＡに部分構成ビットストリームをダウンロードすることによりフィルタの設計における変更を実行する。実時間で行なわれる設計の変更の範囲はＦＰＧＡユーティリティ６０４によってではなく、ＦＰＧＡ中にロードされた特有の設計における複雑さの程度によって制限される。オンザフライの変更はアプリケーションソフトウェアによって、ロジック定数または個別のロジックゲートの変更のみに制限されるかもしれない。しかしながら、このような制限はアプリケーション特有のものであり、これは計算力の利用可能性、メモリ、動作環境などによって決定され、この発明が制限するものではない。ＦＰＧＡユーティリティ６０４のアプリケーションプログラミングインターフェイス（ＡＰＩ）の１組は以下のものを含む。定数セル機能：各ロジックセルを特定の範囲内で構成する構成ビットストリームを生成し、ロジック１またはロジック０のいずれかを作り出す。パラメータ：ｘStart−第１のロジックセルのＸ座標ｙStart−第１のロジックセルのＹ座標ｘEnd−最後のロジックセルのＸ座標ｙEnd−最後のロジックセルのＹ座標 value＿string−１および０の対応の列 buf−構成ビット列を記憶するためのメモリ記憶部へのポインタリターン：ビットストリーム中のバイト数ダウンロード機能：構成ビット列をＦＰＧＡにダウンロードする。パラメータ： buf−ダウンロードされるべき構成ビット列に対するポインタリターン：ｎ／ａゲートセル機能：前に定義されたロジックゲートを再構成する構成ビットストリームを生成し、異なるロジック機能を実現する。ゲートのロジック機能のみが変更される。入力および出力端子の数などのゲートの他の局面は同じままで留まる。パラメータ：ｘ＿coord−ロジックセルのＸ座標の場所ｙ＿coord−ロジックセルのＹ座標の場所 logic−特定のロジック機能：ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、INVERTERなど buf−構成ビット列を記憶するためのメモリ記憶部に対するポインタリターン：ビットストリーム中のビット数読出セル機能：特定のロジックセルについての現在の構成を戻す。パラメータ：ｘ＿coord−ロジックセルのＸ座標の場所ｙ＿coord−ロジックセルのＹ座標の場所 buf−セル構成を記憶するためのメモリ記憶部に対するポインタリターン：ｎ／ａ以下のＣ言語コードフラグメントは、これらのユーティリティが典型的なアプリケーション中でどのように用いられるかを表わす。この例は図８Ａのデジタルフィルタに対するものであり、係数Ｃ₀−Ｃ₇が外部動作環境に応答してどのように調整されるかを表わす。この発明に従ったＦＰＧＡを再構成するためのシステムは、実時間でＦＰＧＡを再構成することを許可し、ＦＰＧＡの一部のみを再構成することを可能にする。さらに、この発明は、アプリケーションソフトウェアが外部動作環境に応答して設計の一部の変更を決定することを可能にする。このアプローチの利点は、設計者が設計およびそれに対応する構成ビットストリームの考えられるすべての選択肢を演繹的に決定する必要がないということである。むしろ、アプリケーションソフトウェアは設計の変更をオンザフライで決定でき、部分構成ビットストリームを作り出して環境の状態に応答して必要に応じてそれらの変更を実現することができる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者アラネイク，サンディープ・エスアメリカ合衆国、94086 カリフォルニア州、サニーベイル、エス・フェア・オークス・アベニュ、655、ナンバー・エム・314 【要約の続き】を下すことができるようになる。

Claims

【特許請求の範囲】１．ロジックセルのプログラマブルアレイを構成する方法であって、前記アレイは複数のプログラマブルな相互接続を有し、各前記ロジックセルは前記アレイ内に固有のセル場所を有し、前記アレイはそれに付随するロジック設計を有し、前記方法は、ロジックセルの定義および前記ロジック設計に対応するロジックセル間の相互接続の構成を表わす設計データベースにアクセスするステップと、前記設計データベースの一部をユーザに提供するステップと、ユーザによって特定された変更を入力して前記設計データベースのユーザが選択した部分を再定義するステップと、前記設計データベースの前記再定義された部分に付随する前記ロジックセルおよび前記相互接続の部分のみを表わす部分構成ビットストリームを生成するステップと、前記部分構成ビットストリームをロジックセルの前記アレイにダウンロードし、それによってロジックセルの前記アレイのうち前記ユーザによって特定された変更に対応する部分のみを構成するステップとを含む、方法。２．前記生成するステップが、前記部分構成ビットストリームを単独で前記設計データベースの前記再定義された部分に基づいて定義するステップを含む、請求項１に記載の方法。３．前記ユーザによって特定された変更が新規なロジックセルの定義または新規な相互接続を含み、前記生成するステップが前記部分構成ビットストリームを単独で前記新規なロジックセルの定義または前記新規な相互接続に基づいて定義するステップを含む、請求項１に記載の方法。４．前記提供するステップが、ロジックゲートとして構成される特定のロジックセルを識別するステップを含み、前記特定のロジックセルの各々についてそのセル場所を表示し、かつその対応するロジックゲートのグラフィック画像または文字表現を表示する、請求項１に記載の方法。５．前記ユーザによって特定された変更を入力するステップが、再構成されるべきロジックセルを識別するステップと、代替するロジックゲートのリストを表示するステップと、代替するロジックゲートを前記リスト間から選択して前記識別されたロジックセルを再構成するステップとを含む、請求項４に記載の方法。６．前記代替するロジックゲートのリストを表示するステップが、前記代替するロジックゲートのグラフィック表現を表示するステップを含む、請求項５に記載の方法。７．前記提供するステップが、前記設計データベース中の固定値ロジックセルを識別するステップと、他のどの固定値ロジックセルとも隣接しない固定値ロジックセルについて、前記固定値ロジックセルのセル場所および現在値を表示するステップと、隣接する固定値ロジックセルのグループについて、前記グループのセル場所をある範囲のセル場所として表示し、前記グループ中のロジックセルの現在値をビット列として表示するステップとをさらに含む、請求項４に記載の方法。８．前記提供するステップが、定数ロジック「１」または定数ロジック「０」を出力するように定義されたロジックセルのみを表示するステップを含む、請求項１に記載の方法。９．前記提供するステップが、前記設計データベース中の固定値ロジックセルを識別するステップと、他のどの固定値ロジックセルとも隣接しない固定値ロジックセルについて、前記固定値ロジックセルのセル場所および現在値を表示するステップと、隣接する固定値ロジックセルのグループについて、前記グループのセル場所をある範囲のセル場所として表示し、前記グループの各ロジックセルの現在値をまとめてビット列として表示するステップとを含む、請求項１に記載の方法。１０．プログラマブルロジックセルおよびＩ／Ｏブロックならびに前記ロジックセルと前記Ｉ／Ｏブロックとの間に配置されたプログラマブル相互接続を有するＦＰＧＡ中で、前記ＦＰＧＡの構成ビットストリームを生成する方法であって、ロジック回路を入力するステップを含み、前記ロジック回路は複数のロジックゲートと前記ロジックゲート間の接続とを含み、前記方法はさらに、前記ロジック回路を実現するためのロジックセルおよび相互接続を選択するステップと、前記選択されたロジックセルおよび相互接続についての配置および経路付けの情報を含む設計データベースを形成するステップと、前記配置および経路付けの情報に基づいて第１の構成ビットストリームを生成するステップとを含み、前記第１の構成ビットストリームは前記選択されたロジックセルおよび相互接続のすべてついての定義を含み、それによって前記ロジック回路を実現し、前記方法はさらに、前記第１の構成ビットストリームをデータ記憶部に記憶して前記ＦＰＧＡ中への次のダウンロードに備えるステップと、前記ロジック回路の設計に対する変更を組入れるステップとを含み、この方法の改良点が、前記設計データベースの一部をユーザに表示して前記設計データベースの選択された部分に対する修正を入力するステップと、前記ロジックセルおよび相互接続のうち、前記設計データベースの前記選択された部分に対する前記修正に関するもののみに対して新規な定義を含む第２の構成ビットストリームを生成するステップとを含む、方法。１１．前記第１の構成ビットストリームを前記ＦＰＧＡ中にダウンロードするステップをさらに含む、請求項１０に記載の方法。１２．前記第１の構成ビットストリームをダウンロードする前記ステップに続いて、前記第２の構成ビットストリームを前記ＦＰＧＡ中にダウンロードするステップをさらに含む、請求項１１に記載の方法。１３．前記第２の構成ビットストリームを生成するステップが、前記ロジックセルおよび相互接続の前記部分の場所および新規な定義に基づいてビットストリームを単独で定義するステップを含む、請求項１０に記載の方法。１４．前記設計データベースの一部を表示する前記サブステップが、ロジックゲートとして構成される、前記設計データベース中の第１のタイプのロジックセルを識別するステップと、前記第１のタイプのロジックセルの各々について、そのセル場所およびその対応するロジックゲートの表現を表示するステップと、定数ロジック値を作り出すように構成された前記設計データベース中の第２のタイプのロジックセルを識別するステップと、前記第２のタイプのロジックセルのセル場所および値を表示するステップとを含む、請求項１０に記載の方法。１５．前記第２のタイプのロジックセルを前記表示するステップが、前記第２のタイプのロジックセルのうち互いに隣接するものを含むセルのグループを形成するステップと、ある範囲のセル場所を用いて前記セルグループの各々内のロジックセルのセル場所を表示するステップとを含む、請求項１４に記載の方法。１６．前記セルグループを形成するサブステップが、前記第２のタイプのロジックセルのうち他のものと水平に隣接する前記第２のタイプのロジックセルの部分について水平なグループを形成するステップと、前記第２のタイプのロジックセルのうち他のものと垂直に隣接する前記第２のタイプのロジックセルの部分について垂直なグループを形成するステップと、所与のロジックセルが水平グループと垂直グループとの両方に属する場合、前記所与のロジックセルを前記水平なグループに割当てるステップとを含む、請求項１５に記載の方法。１７．前記セルグループを形成するサブステップが、前記第２のタイプのロジックセルのうち前記第２のタイプのロジックセルの他のものと水平に隣接するものについて水平グループを形成するステップと、前記第２のタイプのロジックセルのうち前記第２のタイプのロジックセルの他のものと垂直に隣接するものについて垂直グループを形成するステップと、所与のロジックセルが水平グループと垂直グループとの両方に属する場合、前記所与のロジックセルを前記垂直グループに割当てるステップとを含む、請求項１５に記載の方法。１８．前記第２のタイプのロジックセルを前記表示するステップが、前記第２のタイプのロジックセルのうちユーザによって特定されたものを含むセルグループを形成するステップと、前記セルグループの各々内のロジックセルのセル場所およびロジック値を表示するステップとを含む、請求項１４に記載の方法。１９．ＦＰＧＡ中にプログラムされた少なくとも１つのロジック設計を有するＦＰＧＡを構成するためのシステムであって、前記ＦＰＧＡの実時間動作中に、前記ＦＰＧＡに対して外部の状況を検出するための手段と、前記ＦＰＧＡの外部状況の検出に応答して前記ロジック設計の一部を再設計するための手段と、前記再設計された部分のみに基づいて部分構成ビットストリームを形成するための手段と、前記部分構成ビットストリームを前記ＦＰＧＡに伝送し、それによって前記ＦＰＧＡを実時間で部分的に再構成して前記ロジック設計の前記再設計された部分を実現するための手段とを含む、システム。２０．設計データベースのうち前記ロジック設計を表わす少なくとも一部分を記憶するための手段を含み、前記再設計するための手段が前記設計データベースにアクセスすることにより前記ロジック設計を再設計するための基準を提供するための手段を含む、請求項１９に記載のシステム。２１．ＦＰＧＡ中にプログラムされた少なくとも１つのロジック定数を有するＦＰＧＡを構成するためのシステムであって、前記ＦＰＧＡの実時間動作中に前記ＦＰＧＡの外部状況を検出するための手段と、前記ＦＰＧＡの外部状況の検出に応答して前記ロジック定数の新規な値を決定するための手段と、前記新規な値にのみ基づいた部分構成ビットストリームを形成するための手段と、前記部分構成ビットストリームを前記ＦＰＧＡに伝送し、それによって前記ＦＰＧＡを実時間で部分的に再構成するための手段とを含む、システム。