ITMI991474A1 - Dispositivo di misura di una tensione analogica in particolare per una architettura di memoria non volatile e relativo metodo di misura - Google Patents
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Description
Titolo: "Dispositivo di misura di una tensione analogica, in particolare per una architettura di memoria non volatile, e relativo metodo di misura".
DESCRIZIONE
Campo di applicazione
La presente invenzione fa riferimento ad un dispositivo di misura di una tensione analogica, in particolare per una architettura di memoria non volatile.
Più specificatamente l'invenzione si riferisce ad un dispositivo di misura di una tensione analogica comprende una pluralità di riferimenti di tensione generati all' interno di un'architettura di memoria e collegati, mediante un multiplexer, ad una linea di servizio, detta architettura di memoria comprendendo buffer di uscita collegati ad una pluralità di pad d'uscita.
L'invenzione fa altresì riferimento ad un metodo di misura di un valore di tensione analogica comprendente le fasi di:
selezione di un valore di tensione analogica all'interno di una pluralità di valori di tensione generati all'intemo di un'architettura di memoria, mediante un'operazione di multiplazione;
trasferimento di tale valore analogico selezionato su di una linea di servizio.
L'invenzione riguarda in particolare, ma non esclusivamente, un dispositivo di misura per architetture di memoria non volatile di tipo Flash e la descrizione che segue è fatta con riferimento a questo campo di applicazione con il solo scopo di semplificarne l'esposizione.
Arte nota
Come è ben noto, le memorie non volatili, in particolare le memorie di tipo Flash utilizzano un certo numero di tensioni analogiche per la gestione delle operazioni di programmazione e cancellazione delle celle di memoria.
Più in dettaglio, a partire da una tensione di riferimento, ad esempio una tensione di bandgap VBG, è noto derivare riferimenti di tensione di valore elevato da applicare ai terminali delle celle di memoria, fra i quali:
un riferimento di decodifica di riga VPCX ed un riferimento di decodifica di colonna VPCY da applicare ai terminali delle celle di memoria, appartenenti rispettivamente ad una stessa riga/ colonna, durante la fase di decodifica;
un riferimento di tensione di programmazione/ cancellazione VPD da applicare rispettivamente ai terminali di drain delle celle selezionate in fase di scrittura ed ai terminali di source delle celle appartenenti ad un settore selezionato in fase di cancellazione;
un riferimento di tensione di cancellazione negativa HVNEG da applicare ai terminali di source delle celle appartenenti ad una riga decodificata in fase di cancellazione con tensione di gate negativa.
Tali riferimenti di tensione devono in generale assumere valori diversi, a seconda del tipo di operazione di modifica (programmazione, cancellazione, recupero di celle "deplete") o di verifica (di programmazione [program verify], di cancellazione [erase verify], di stato "depleto" [depletion verify]) da effettuare sulle celle di memoria. Di conseguenza, le strutture operazionali che producono questi riferimenti di tensione devono essere riconfigurabili, oltreché stabili, precisi e con uscite riproducibili.
Un esempio di struttura operazionale nota adatta alla generazione di una pluralità di riferimenti di tensione è schematicamente illustrato in Figura 1 e globalmente indicata con 1.
La struttura operazionale 1 comprende un amplificatore operazionale 2 avente un primo terminale di ingresso non invertente TI collegato ad un riferimento di bandgap VBG, un secondo terminale di ingresso di abilitazione T2 ricevente un segnale di abilitazione ENABLE, un terzo terminale di ingresso invertente T3, nonché un terminale di alimentazione T4 collegato ad un riferimento di alta tensione di alimentazione HV.
La struttura operazionale 1 presenta inoltre un terminale di uscita T5, che fornisce un riferimento di alta tensione d'uscita XREF. Il riferimento di alta tensione d'uscita XREF è quindi ottenuto come un multiplo del riferimento di bandgap VBG tramite Γ amplificatore operazionale 2.
Il terminale di uscita T5 è inoltre collegato in retroazione al terzo terminale di ingresso invertente T3 tramite un partitore resistivo 3 ed una rete di retroazione a passgate 4.
In particolare, il partitore resistivo 3 comprende un primo RI, un secondo R2, un terzo R3 ed un quarto elemento resistivo R4, inseriti in serie tra loro tra il terminale di uscita T5 deH'amplificatore operazionale 2 ed un riferimento di tensione, in particolare una massa GND.
Inoltre la rete di retroazione a passgate 4 comprende una prima PG1, una seconda PG2 ed una terza passgate PG3 inserite tra il terzo terminale di ingresso invertente T3 dell'amplificatore operazionale 2 e, rispettivamente, un primo nodo circuitale intermedio Yl, formato tra il primo RI ed il secondo elemento resistivo R2, un secondo nodo circuitale intermedio Y2, formato tra il secondo R2 ed il terzo elemento resistivo R3, ed un terzo nodo circuitale intermedio Y3, formato tra il terzo R3 ed il quarto elemento resistivo R4.
Le passgate PG1, PG2 e PG3 sono pilotate rispettivamente da un primo XI, un secondo X2 ed un terzo segnale di controllo X3 e dai rispettivi segnali negati XI , X2 e X3 .
Per ottenere la riconfigurabilità della struttura operazionale 1 il valore del riferimento di alta tensione d'uscita XREF varia al variare dei valori delle tensioni di ingresso XI, X2 ed X3, come schematicamente illustrato in Figura 2 con riferimento ad una stessa scala temporale.
In fase di test [test mode], per verificare il corretto funzionamento della struttura operazionale 1, vengono attivati i segnali di controllo XI, X2 ed X3, nonché il riferimento di bandgap VBG ed il segnale di abilitazione ENABLE, in modo da riprodurre in uscita lo stato dell'amplificatore operazionale 2. Dopo un periodo di tempo legato ad un intervallo di stabilizzazione [settling time] del segnale in uscita dalla struttura operazionale 1 è quindi necessario accedere al valore del riferimento di alta tensione d'uscita XREF per verificare detto stato.
Oltre alla precisione dei riferimenti generati, alla struttura operazionale 1 vengono quindi richiesti ragionevoli tempi di stabilizzazione [settling time] di tali riferimenti, al fine di ridurre al minimo la durata complessiva delle operazioni di modifica/ verifica delle celle di memoria su cui tale struttura agisce.
In conclusione, in fase di test o "debug" di un'architettura di memoria comprendente una struttura operazionale 1 per la generazione di una pluralità di riferimenti di tensione è essenziale verificare la precisione del valore e la durata del tempo di assestamento di tutti i riferimenti di alta tensione presenti.
Con le architetture di memoria note è possibile effettuare quest'ultima operazione in tre differenti modi:
utilizzando una piazzola di test per microsonde predisposta sul chip che accoglie l'architettura di memoria;
trasferendo all'estemo della struttura operazionale 1 il valore del riferimento di alta tensione d'uscita XREF tramite un terminale esterno [pad] già esistente nel chip e che nel funzionamento normale del chip è deputato ad un altro scopo , ad esempio a gestire un ingresso dati o indirizzi [user mode pad];
prevedendo un pad distinto da quelli predefiniti del chip [dummy pad o test mode only pad] e predisposto per gestire solo l'accesso dall'esterno e la misura del riferimento di alta tensione d'uscita XREF.
Questi metodi di misura noti comportano in particolare differenti configurazioni per il chip comprendente l'architettura di memoria su cui sono effettuate le misure, schematicamente illustrate in Figura 3. In essa è rappresentato un chip di memoria 5 comprendente una struttura operazionale 1 per la generazione di un riferimento di alta tensione d'uscita XREF su di un terminale di uscita T5, come descritto in precedenza ed illustrato in Figura 1.
II chip di memoria 5 comprende:
1) una piazzola di test 6 direttamente collegata al terminale di uscita T5, e quindi al riferimento di alta tensione d'uscita XREF da misurare, in accordo con il primo metodo di misura sopra indicato;
2) un pad 7 della circuiteria di modalità utente 8 già presente nel chip di memoria 5 e collegato al terminale di uscita T5 tramite un blocco di disaccoppiamento 9 pilotato da un segnale TEST di innesco della modalità di test;
3) un pad dedicato 10 aggiunto al chip di memoria 5 e collegato al terminale di uscita T5 tramite un ulteriore blocco di disaccoppiamento 11 pilotato dal segnale TEST di innesco della modalità di test.
In particolare, i blocchi di disaccoppiamento 9 e 11 comprendono rispettivi transistori MOS MI ed M2 aventi i terminali di source collegati al terminale di uscita T5, i terminali di drain collegati ai pad 7 e 10 ed i terminali di gate pilotati dal segnale TEST tramite rispettivi invertitori logici INVI ed INV2.
Gli invertitori INVI ed INV2 presentano inoltre terminali di controllo collegati ai terminali di drain dei transistori M 1 ed M2 e quindi al terminale di uscita T5.
I metodi di accesso e misura del riferimento di alta tensione XREF interno all'architettura di memoria sopra esposti, nonché le relative configurazioni di chip, risultano molto semplici, ma presentano importanti limitazioni:
Metodo 1 : chip di memoria 5 comprendente piazzola di test 6 Per poter utilizzare questo primo metodo di misura, il chip di memoria 5 deve essere in un package aperto: tale metodo non può essere utilizzato quando il chip di memoria 5 è montato su di una scheda.
Inoltre, l'impiego di microsonde può avvenire solo a temperatura ambiente: si devono quindi escludere misure legate ad analisi in temperatura.
Metodo 2: utilizzo di un pad 7 della circuiteria utente 8 del chip di memoria 5
Questo secondo metodo di misura può essere utilizzato anche su chip di memoria 5 in package chiusi. L'algoritmo di innesco della modalità di test che trasferisce il valore del riferimento di alta tensione d'uscita XREF da misurare sul pad 7 deve evitare conflitti con la circuiteria di modalità utente 8, senza complicare eccessivamente le modalità di accesso alle altre modalità di test del chip di memoria 5.
Più precisamente, il pad 7 per la misura di XREF non può essere fra quelli da selezionare per accedere alle modalità di test del chip di memoria 5. Infatti, se il pad 7 fosse fra quelli da selezionare per le altre modalità di test, i relativi algoritmi di test dovrebbero prevedere prima la forzatura del valore presente su tale pad e poi la lettura dello stesso: non sarebbe in tal caso possibile utilizzare algoritmi di test già scritti per dispositivi precedenti e, in ogni caso, una volta misurato il valore del riferimento di alta tensione d'uscita XREF, non sarebbe più possibile concatenare un altro algoritmo di test a quello in corso.
Inoltre, il metodo di test di XREF utilizzante un pad 7 della circuiteria di modalità utente 8 può indebolire la robustezza del pad stesso rispetto alle scariche elettrostatiche ESD (dall'inglese "ElectroStatic Discharges"): infatti, per trasferire il valore di XREF all'estemo dell'architettura di memoria vengono aggiunti alla normale circuiteria del pad 7 componenti PMOS, come il transistore MI del blocco di disaccoppiamento 9, che mettono in comunicazione il pad stesso con circuiti interni al chip di memoria 5, i quali circuiti possono essere vulnerabili alle scariche ESD.
Un esempio tipico di circuito collegato al pad 7 è il circuito di generazione del riferimento di bandgap VBG, normalmente realizzato con componenti a bassa tensione [low voltage]. In particolare, se il terminale di gate del transistore MI fosse flottante verso massa, una scarica elettrostatica EDS applicata al pad 7 si propagherebbe verso la circuiteria interna 8 e potrebbe danneggiarla.
Metodo 3: utilizzo di un pad dedicato 10 del chip di memoria 5 Per utilizzare quest'ultimo metodo di misura, occorre prevedere pin aggiuntivi per il package comprendente il chip di memoria 5, in più rispetto a quelli necessari per il funzionamento normale [user mode] del chip di memoria 5: si tratta quindi di una soluzione particolarmente costosa.
Inoltre, se il pin 10 aggiuntivo non è connesso, non è possibile effettuare la misura del riferimento di alta tensione d'uscita XREF quando il pezzo è montato su scheda.
Infine, anche per questo metodo di misura ed il pad aggiuntivo 10 utilizzato nascono i problemi visti in precedenza in relazione alle scariche elettrostatiche ESD.
E' inoltre opportuno rimarcare il fatto che al crescere del numero di riferimenti di tensione da misurare, occorrerà prevedere un numero crescente di piazzole o pad da utilizzare per la misura per tutti i metodi di misura e le relative configurazioni di chip sopra illustrati.
Il problema tecnico che sta alla base della presente invenzione è quello di escogitare un dispositivo di misura di tensioni analogiche, avente caratteristiche strutturali e funzionali tali da superare gli inconvenienti che tuttora limitano i dispositivi realizzati secondo l'arte nota.
Sommario deH’invenzione
L'idea di soluzione che sta alla base della presente invenzione è quella di prevedere una misura di riferimenti di tensione di tipo integrato [embedded] che renda immediatamente disponibili all'esterno del chip di memoria le informazioni di livello e settling time dei riferimenti stessi, impiegando strutture circuitali presenti nel chip di memoria stesso.
In particolare, l'idea di soluzione della presente invenzione prevede la trasformazione del valore analogico di un riferimento di alta tensione da misurare in un valore digitale, grazie all'utilizzo di un convertitore analogico/ digitale già presente nella circuiteria di memoria. Vantaggiosamente secondo l'invenzione tale valore digitale viene inoltre fornito in uscita tramite i buffer di uscita della circuiteria di memoria con una complicazione limitata del multiplexer che gestisce la comunicazione di tali buffer con i pad esterni.
Sulla base di tale idea di soluzione il problema tecnico è risolto da un dispositivo di misura di tensioni analogiche del tipo precedentemente indicato e comprendente una pluralità di riferimenti di tensione generati all'intemo di un'architettura di memoria e collegati, mediante un multiplexer, ad una linea di servizio, detta architettura di memoria comprendendo buffer di uscita collegati ad una pluralità di pad d'uscita, caratterizzato dal fatto di comprende un convertitore analogico /digitale, inserito tra la linea di servizio ed i buffer di uscita dell'architettura di memoria ed atto a trasformare un valore analogico misurato per un riferimento di tensione selezionato dal multiplexer in un valore digitale presentato su detta pluralità di pad d'uscita.
Il convertitore analogico /digitale del dispositivo di misura secondo l'invenzione è un convertitore di tipo counter-ramp e comprende un comparatore ad isteresi avente un terminale di ingresso invertente collegato a detta linea di servizio ed un terminale di uscita collegato ad un contatore ad n bit mediante la serie di un bistabile ed una porta logica d'abilitazione, a sua volta ricevente in ingresso un segnale di abilitazione.
Vantaggiosamente secondo l'invenzione il contatore ad n bit viene realizzato utilizzando un contatore a n bit già presente nell' architettura di memoria, ed in particolare nella macchina a stati che gestisce le operazioni programmazione e cancellazione della memoria.
Inoltre, il dispositivo di misura secondo l'invenzione comprende un ulteriore convertitore digitale/ analogico inserito in retroazione tra il contatore ad n bit ed un terminale di ingresso non invertente del comparatore ad isteresi, per rendere il dispositivo di misura flessibile in termini di precisione ed occupazione d'area.
In una variante di realizzazione, il dispositivo di misura secondo l'invenzione comprende ulteriormente un dispositivo di memoria non volatile, preventivamente programmato con i bit di conversione attesi per ognuna delle tensioni analogiche da misurare, e collegato ad un registro logico, a sua volta inserito tra il convertitore analogico/ digitale ed i buffer di uscita, implementando così una modalità di test automatica.
In particolare, il registro logico confronta l'equivalente binario del valore di tensione ottenuto con un valore atteso memorizzato nel dispositivo di memoria non volatile, secondo uno schema logico di tipo XNOR e fornisce il risultato di tale confronti in forma di bit singolo ai buffer di uscita.
Vantaggiosamente secondo l'invenzione, il dispositivo di misura può comprendere un registro latch di una batteria per memorizzare i risultati di una pluralità di confronti successivi effettuati dal registro logico su una pluralità di tensioni analogiche.
Infine, in una variante di realizzazione, il dispositivo di misura può comprendere ulteriormente un dispositivo di Sample-and-Hold, inserito tra il multiplexer ed il convertitore analogico /digitale e comandato da un segnale di controllo esterno, per effettuare la valutazione del valore di settling time di una data tensione analogica.
Il problema tecnico è altresì risolto da un metodo di misura del tipo precedentemente indicato e comprendente le fasi di:
selezione di un valore di tensione analogica all'intemo di una pluralità di valori di tensione generati all'interno di un'architettura di memoria, mediante un’operazione di multiplazione;
trasferimento di tale valore analogico selezionato su di una linea di servizio;
conversione di tale valore analogico selezionato in un valore digitale;
presentazione di tale valore digitale su una pluralità di pad d'uscita.
II metodo di misura secondo l'invenzione prevede inoltre che detta fase di conversione del valore analogico selezionato venga effettuata mediante un convertitore analogico /digitale di tipo counterramp comprendente almeno un contatore ad n bit ed abilitata mediante un segnale di abilitazione ricevuto in ingresso da una porta logica d' abilitazione compresa in detto convertitore analogico/ digitale e collegata a detto contatore ad n bit.
Vantaggiosamente secondo l'invenzione, detta fase di conversione del valore analogico viene effettuata mediante un contatore a n bit già presente nell'architettura di memoria, ed in particolare nella macchina a stati che gestisce le operazioni programmazione e cancellazione della memoria.
Inoltre, il metodo di misura secondo l'invenzione comprende ulteriormente una fase di conversione del valore digitale in un ulteriore valore analogico ed invio di tale ulteriore valore analogico in ingresso al convertitore analogico/ digitale.
Il metodo di misura secondo l'invenzione può inoltre comprendere ulteriormente le fasi di:
confronto di tale valore digitale con un valore atteso memorizzato in dispositivo di memoria non volatile, secondo uno schema logico di tipo XNOR;
presentazione del risultato di tale confronto in forma di bit singolo su buffer di uscita collegati a detta pluralità di pad d'uscita, nonché;
memorizzazione dei risultati di una pluralità di confronti successivi effettuati su una pluralità di tensioni analogiche.
In una variante di realizzazione il metodo di misura secondo l'invenzione comprende ulteriormente una fase di valutazione del valore di settling time di una data tensione analogica mediante un dispositivo di Sample-and-Hold comandato da un segnale di controllo esterno.
Le caratteristiche ed i vantaggi del metodo e del dispositivo di misura secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di un suo esempio di realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.
Breve descrizione dei disegni
In tali disegni:
la Figura 1 mostra in maniera schematica un esempio di struttura operazionale atta a generare una pluralità di riferimenti di tensione realizzata secondo l'arte nota;
la Figura 2 mostra in maniera schematica l andamento di riferimenti di tensione interni alla struttura operazionale di Figura 1, rispetto ad una stessa scala temporale.
la Figura 3 mostra in maniera schematica un chip di memoria comprendente una struttura operazionale realizzato secondo l'arte nota;
la Figura 4 mostra in maniera schematica un dispositivo di misura utilizzante il metodo di misura di tensioni analogiche secondo l’invenzione;
la Figura 5 mostra in maniera schematica un particolare del dispositivo di misura di Figura 4;
- la Figura 6 mostra in maniera schematica una variante di realizzazione del dispositivo di misura secondo l'invenzione;
la Figura 7 mostra in maniera schematica una ulteriore variante di realizzazione del dispositivo di misura secondo l'invenzione.
Descrizione dettagliata
Con riferimento a tali figure ed in particolare alla figura 4, con 12 è complessivamente e schematicamente indicato un dispositivo di misura secondo l'invenzione.
Il dispositivo di misura 12 comprende una pluralità di riferimenti di alta tensione HV1, HV2,..., HVn generati all'interno di un'architettura di memoria che comprende tale dispositivo di misura 12, non mostrata in Figura 4 per semplicità di rappresentazione.
Tali riferimenti di alta tensione HV1, HV2,..., HVn sono collegati, mediante un multiplexer 13, ad una linea di servizio ATODIN.
In particolare, il multiplexer 13 comprende una pluralità di passgate PI, P2,..., Pn inserite tra detta pluralità di riferimenti di alta tensione HV1, HV2,..., HVn e la linea di servizio ATODIN e pilotate mediante ima pluralità di segnali di comando XX1, XX2,..., XXN e dai segnali negati XXI , XX2 ,..., XXN , impostati dall'algoritmo di test per selezionare un determinato ramo d'ingresso e quindi un valore di tensione su cui effettuare la misura.
Il dispositivo di misura 12 comprende inoltre un blocco convertitore 14, inserito tra la linea di servizio ATODIN ed i buffer di uscita 15 dell'architettura di memoria, a loro volta collegati ad una pluralità di pad d’uscita PD1, PD2,.., PDn. Vantaggiosamente secondo l'invenzione, il blocco convertitore 14 trasforma un valore analogico misurato per un riferimento di tensione selezionato dal multiplexer 13 in un valore digitale, COUNT<n:0>, presentato sulla pluralità di pad d'uscita PD1, PD2,.., PDn.
Più in particolare, il blocco convertitore 14 è un convertitore di tipo counter-ramp e comprende un comparatore ad isteresi 16 avente un terminale di ingresso invertente collegato alla linea di servizio ATODIN ed un terminale di uscita collegato ad un contatore ad n bit 17 mediante la serie di un bistabile, o flip-flop, 18 ed una porta logica d'abilitazione 19, a sua volta ricevente in ingresso un segnale di abilitazione ENABLE.
Inoltre, il blocco convertitore 14 secondo l'invenzione comprende un convertitore digitale/ analogico 20 inserito in retroazione tra il contatore ad n bit 17 ed un terminale di ingresso non invertente del comparatore ad isteresi 16.
Vantaggiosamente secondo l'invenzione, è possibile implementare il contatore ad n bit 17 del blocco convertitore 14 utilizzando un contatore a n bit già presente nell'architettura di memoria, ed in particolare nella macchina a stati che gestisce le operazioni programmazione e cancellazione della memoria dove viene utilizzato per il conteggio delle fasi di programmazione e cancellazione della memoria stessa durante la modalità utente [user mode] .
Inoltre, il valore digitale COUNT <n:0> in uscita dal contatore ad n bit 17 viene trasferito sulla pluralità di pad di uscita PD1, PD2,.., PDn tramite i buffer di uscita 15 già presenti nell' architettura di memoria.
Il dispositivo di misura 12 viene quindi realizzato aggiungendo alla circuiteria già presente nell'architettura di memoria a cui è associato solamente un comparatore ad isteresi ed un convertitore digitale /analogico e modificando opportunamente il multiplexer associato ai buffer di uscita 15.
Vantaggio samente secondo l'invenzione, il convertitore digitale /analogico 20 rende il dispositivo di misura 12 flessibile in termini di precisione ed occupazione d’area. Infatti, dato che il numero di buffer di uscita è stabilito a priori (ed è normalmente pari a 8, 16 32,... bit), in fase di progetto è possibile stabilire il numero di step di conversione in base alle esigenze di precisione della misura da effettuare sulle tensioni e quindi stabilire a priori l'ingombro del convertitore digitale/ analogico 20 sul chip che accoglie l'architettura di memoria ed il dispositivo di misura 12 secondo l'invenzione.
In Figura 5 è schematicamente illustrato un esempio di realizzazione di un convertitore digitale /analogico 20 utilizzabile nel dispositivo di misura 12 secondo l'invenzione
In particolare, il convertitore digitale/ analogico 20 di Figura 5 trova applicazione in architetture di memoria di tipo Flash a doppia tensione di alimentazione, Vdd e Vpp, essendo Vpp maggiore di Vdd.
Il convertitore digitale/ analogico 20 comprende un partitore di tensione 21, inserito tra il riferimento di tensione di alimentazione Vpp e la massa GND e comprendente una pluralità di elementi resistivi di ugual valore, R.
II convertitore digitale /analogico 20 comprende inoltre un amplificatore operazionale 22, in configurazione buffer a guadagno unitario, vale a dire avente il terminale di uscita collegato al terminale di ingresso invertente, ed alimentato dalla tensione di alimentazione Vpp.
L'amplificatore operazionale 22 presenta inoltre un terminale di ingresso non invertente collegato al partitore di tensione 21 tramite un multiplexer 23 comprendente una pluralità di passgate comandate collegate ai nodi di interconnessione degli elementi resistivi compresi nel partitore di tensione 2 1.
In particolare, l'amplificatore operazionale 22 trasferisce in uscita un segnale di tensione OUT variabile nell’intervallo [0, Vpp] a seconda del nodo di interconnessione collegato, tramite il multiplexer 23, al terminale di ingresso non invertente dell'amplificatore operazionale 22.
II convertitore digitale/ analogico 20 presenta quindi uno step di conversione pari a Vpp/k, essendo K il numero di elementi resistivi compresi nel partitore di tensione 2 1.
Vantaggiosamente secondo linvenzione, il riferimento di tensione di alimentazione Vpp è utilizzato come riferimento di tensione esterno per ricostruire il valore di tensione misurato a partire dalle informazioni lette nei buffer di uscita.
Nel caso in cui un tale convertitore digitale /analogico 20 venga utilizzato in una architettura di memoria comprendente un dispositivo di misura 12 secondo l'invenzione ed avente j pad di ingresso, il numero k di elementi resistivi del partitore di tensione 21 è limitato al valore 2<j-1 >.
In realtà, all'aumentare di k aumenta l'ingombro d'area del convertitore digitale /analogico 20 dal momento che aumenta la sua resistenza ed il numero di passgate comprese nel multiplexer 23: sarà il progettista dell'architettura di memoria a determinare un valore di k < 2<j-1 >in base alle sue esigenze complessive di spazio e/o all'area di memoria che è possibile dedicare al convertitore digitale/ analogico 20.
Si ha così che, in maniera duale a quanto spiegato in precedenza, una volta stabilito l'ingombro massimo dell'architettura di memoria, risulta fissata la precisione del convertitore digitale /analogico 20.
Inoltre, vantaggiosamente secondo l’invenzione, qualora fosse necessario utilizzare i buffer di uscita per altri algoritmi di test, è sufficiente disabilitare il trasferimento di dati dal contatore ad n bit 17 verso i buffer di uscita 15.
Inoltre, qualora si volesse disimpegnare il contatore ad n bit 17 dall'operazione di misura della tensione analogica secondo l'invenzione è possibile introdurre nell'architettura di memoria dei dispositivi latch collegati alle uscite di tale contatore ad n bit 17 e dedicati all'immagazzinamento dei dati di misura ottenuti.
Il dispositivo di misura 12 illustrato permette la verifica del valore raggiunto da una generica tensione analogica generata all’interno dell'architettura di memoria a cui viene associato e tale verifica viene effettuata dall' e sterno del chip di memoria. In particolare, il dato ottenuto tramite il blocco convertitore 14 viene fornito all'esterno attraverso i buffer di uscita 15 e viene successivamente interpretato da chi provvede a testare l'architettura di memoria.
In Figura 6 è illustrata in maniera schematica una variante di realizzazione del dispositivo di misura 12 secondo l'invenzione, che permette di velocizzare le operazioni di test delle tensioni analogiche interne ad un’architettura di memoria.
In particolare, il dispositivo di misura 12 di Figura 6 comprende ulteriormente un dispositivo di memoria non volatile 24, preventivamente programmato con i bit di conversione attesi per ognuna delle tensioni analogiche da misurare.
Tale dispositivo di memoria non volatile 24 è collegato ad un registro logico 25, a sua inserito tra il contatore ad n bit 17 ed i buffer di uscita 15.
Ogni volta che un misura di tensione analogica viene effettuata, il dispositivo di misura 12 confronta l'equivalente binario del valore di tensione ottenuto viene confrontato con un valore atteso memorizzato nel dispositivo di memoria non volatile 24, secondo uno schema logico di tipo XNOR, tramite il registro logico 25. Il risultato di tale confronto è un singolo bit a cui viene attribuito un valore logico, ad esempio il valore "1", quando i valori ricevuti in ingresso coincidono.
Tale bit viene quindi trasferito all'estemo del chip tramite un buffer di uscita, nel caso in cui si voglia testare una sola tensione analogica, oppure immagazzinato in un registro latch di una batteria (non illustrato) qualora si voglia effettuare il test su una pluralità di tensioni analogiche e comunicare il risultato del confronto, tramite i buffer di uscita 15, in un'unica operazione.
Vantaggiosamente, questa variante di realizzazione del dispositivo di misura 12 secondo l'invenzione consente di velocizzare le operazioni di test delle tensioni analogiche, implementando una modalità di test automatica che prevede la memorizzazione dei valori attesi per tali tensioni all'interno del dispositivo di memoria non volatile 24.
E' possibile inoltre modificare il dispositivo di misura 12 secondo l'invenzione per effettuare la valutazione del valore di settling time di una data tensione analogica.
In Figura 7 è schematicamente illustrata una ulteriore variante di realizzazione del dispositivo di misura 12 secondo l'invenzione per la valutazione del settling time.
In particolare, il dispositivo di misura 12 di Figura 7 comprende un dispositivo di Sample-and-Hold 26, inserito tra il multiplexer 13 e l'ingresso invertente del comparatore ad isteresi 16 del blocco convertitore 14 e comandato da un segnale di controllo esterno FREEZE.
In sostanza, il dispositivo di Sample-and-Hold 26 "congela" il valore di una tensione analogica di interesse in un certo istante di tempo t+Δt successivo all'istante t di accensione tramite il segnale FREEZE, senza aspettare di arrivare alle condizioni di regime per la tensione di interesse. Il dispositivo di misura 12 provvede quindi a valutare se il valore di settling time misurato per la tensione di interesse è vicino o meno ad un valore previsto.
Anche per la variante di realizzazione di Figura 7 è possibile prevedere l'utilizzo di un dispositivo di memoria non volatile 24 associato ad un registro logico 25 per l'automazione delle operazioni di misura del settling time, in maniera analoga a quanto descritto per le operazioni di test dei valori delle tensioni analogiche.
In conclusione, il dispositivo di misura 12 secondo l'invenzione presenta i seguenti vantaggi:
- i segnali binari COUNT <n:0> rappresentanti i valori binari delle tensioni analogiche da misurare sono immediatamente disponibili sui pad di uscita PI, P2,..., Pn tramite i buffer di uscita 15 e sono quindi utilizzabili come in una normale operazione di lettura in modalità utente;
- l'accesso alle informazioni di interesse tramite i buffer di uscita 15 permette di effettuare le misurazioni delle tensioni analogiche anche per dispositivi di memoria in package chiuso o montato su scheda, senza limiti ai valori di temperatura a cui tali misure devono essere effettuate;
il contatore ad n bit 17 utilizzato dal dispositivo di misura 12 secondo l'invenzione utilizza il contatore della macchina a stati dell'architettura di memoria associata a tale dispositivo di misura, normalmente inattivo durante le fasi di test per la misura dei riferimenti di tensione generati internamente all'architettura di memoria e è quindi possibile evitare di utilizzare un contatore dedicato allo scopo;
- l implementazione complessiva del dispositivo di misura 12 secondo l'invenzione prevede un lieve incremento di area legato ad un multiplexing dei dati da fornire ai buffer di uscita 15;
- l'utilizzo dei buffer di uscita 15 già presenti nell' architettura di memoria assicura la robustezza del dispositivo integrato finale contro le scariche elettrostatiche ESD: è stato modificato il pilotaggio dei buffer di uscita 15, non la loro struttura intrinseca né la circuiteria ad essi collegata;
- l implementazione del convertitore digitale/ analogico 20 rende il dispositivo di misura 12 flessibile in termini di precisione ed occupazione d'area;
- l'aggiunta di un dispositivo di memoria non volatile 24 e dio un registro logico 25 al dispositivo di misura 12 secondo l'invenzione consente di velocizzare le operazioni di test delle tensioni analogiche, implementando una modalità di test automatica;
l'utilizzo di un dispositivo di Sample-and-Hold 26 permette al dispositivo di misura 12 di effettuare la valutazione del valore di settling time di una data tensione analogica, "congelando" il valore della tensione in un determinato istante, senza dover necessariamente aspettare di arrivare alle condizioni di regime.
Claims (22)
- RIVENDICAZIONI 1. Dispositivo di misura (12) di un valore di tensione analogica comprendente una pluralità di riferimenti di tensione (HV1, HV2,..., HVn) generati all'interno di un'architettura di memoria e collegati, mediante un multiplexer (13), ad una linea di servizio (ATODIN), detta architettura di memoria comprendendo un pluralità di buffer di uscita (15) collegati ad una corrispondente pluralità di pad d'uscita (PD1, PD2,.., PDn), caratterizzato dal fatto di comprende un blocco convertitore (14), inserito tra la linea di servizio (ATODIN) e detti buffer di uscita (15) dell'architettura di memoria ed atto a trasformare un valore analogico misurato per un dato riferimento di tensione selezionato dal multiplexer (13) in un valore digitale (COUNT<n:0>) presentato su detta pluralità di pad d'uscita (PD1, PD2,.., PDn) fornendo la misura del riferimento di tensione selezionato.
- 2. Dispositivo di misura (12) secondo la rivendicazione 1, caratterizzato dal fatto che detto blocco convertitore (14) è un convertitore di tipo counter-ramp e comprende un comparatore ad isteresi (16) avente un terminale di ingresso invertente collegato a detta linea di servizio (ATODIN) ed un terminale di uscita collegato ad un contatore ad n bit (17) mediante la serie di un bistabile (18) ed una porta logica d'abilitazione (19), a sua volta ricevente in ingresso un segnale di abilitazione (ENABLE).
- 3. Dispositivo di misura (12) secondo la rivendicazione 2, caratterizzato dal fatto detto contatore ad n bit (17) viene realizzato utilizzando un contatore a n bit già presente nell' architettura di memoria, ed in particolare nella macchina a stati che gestisce le operazioni programmazione e cancellazione della memoria.
- 4. Dispositivo di misura (12) secondo la rivendicazione 2, caratterizzato dal fatto che detto blocco convertitore (14) comprende un convertitore digitale /analogico (20) inserito in retroazione tra il contatore ad n bit (17) ed un terminale di ingresso non invertente del comparatore ad isteresi (16), per rendere il dispositivo di misura (12) flessibile in termini di precisione ed occupazione d'area.
- 5. Dispositivo di misura (12) secondo la rivendicazione 1, caratterizzato dal fatto di comprendere ulteriormente un dispositivo di memoria non volatile (24), preventivamente programmato con i bit di conversione attesi per ognuna delle tensioni analogiche da misurare, e collegato ad un registro logico (25), a sua volta inserito tra il blocco convertitore (14) ed i buffer di uscita (15), implementando così una modalità di test automatica.
- 6. Dispositivo di misura (12) secondo la rivendicazione 5, caratterizzato dal fatto che detto registro logico (25) confronta l'equivalente binario del valore di tensione ottenuto con un valore atteso memorizzato nel dispositivo di memoria non volatile (24), secondo uno schema logico di tipo XNOR e fornisce il risultato di tale confronti in forma di bit singolo ai buffer di uscita (15).
- 7. Dispositivo di misura (12) secondo la rivendicazione 6, caratterizzato dal fatto di comprendere un registro latch di una batteria per memorizzare i risultati di una pluralità di confronti successivi effettuati dal registro logico (25) su una pluralità di tensioni analogiche.
- 8. Dispositivo di misura (12) secondo la rivendicazione 4, caratterizzato dal fatto che detto convertitore digitale /analogico (20) ha ingombro determinato in base al numero di step di conversione, vale a dire in base alle esigenze di precisione della misura da effettuare sulle tensioni.
- 9. Dispositivo di misura (12) secondo la rivendicazione 4, caratterizzato dal fatto che detto convertitore digitale /analogico (20) ha precisione fissata in base alle esigenze di ingombro massimo dell'architettura di memoria.
- 10. Dispositivo di misura (12) secondo la rivendicazione 4, caratterizzato dal fatto che detto convertitore digitale/ analogico (20) comprende un partitore di tensione (21), inserito tra un primo (Vpp) ed un secondo riferimento di tensione (GND) e collegato, tramite un multiplexer (23), ad un amplificatore operazionale (22), alimentato da detto primo riferimento di tensione (Vpp) ed in configurazione buffer a guadagno unitario in modo da trasferisce in uscita un segnale di tensione (OUT) variabile in un intervallo predeterminato di valori ([0, Vpp]).
- 11. Dispositivo di misura (12) secondo la rivendicazione 10, caratterizzato dal fatto che detto multiplexer (23) comprende una pluralità di passgate comandate collegate ai nodi di interconnessione di un pluralità di elementi resistivi di ugual valore compresi nel partitore di tensione (21), in tal modo determinando il valore del segnale di tensione (OUT) all'interno variabile di detto intervallo predeterminato di valori ([0, Vpp]).
- 12. Dispositivo di misura (12) secondo la rivendicazione 11, caratterizzato dal fatto che detto il numero di elementi resistivi compresi nel partitore di tensione (21) determina lo step di conversione (Vpp/K) del convertitore digitale/ analogico (20).
- 13. Dispositivo di misura (12) secondo la rivendicazione 2, caratterizzato dal fatto detto segnale di abilitazione (ENABLE) disabilita il trasferimento di dati dal contatore ad n bit (17) verso i buffer di uscita (15) per ulteriori algoritmi di test.
- 14. Dispositivo di misura (12) secondo la rivendicazione 2, caratterizzato dal fatto di comprendere ulteriori dispositivi latch collegati alle uscite di tale contatore ad n bit (17) e dedicati all'immagazzinamento di dati di misura ottenuti in modo da disimpegnare il contatore ad n bit (17) dall'operazione di misura di tensione analogica.
- 15. Dispositivo di misura (12) secondo la rivendicazione 1, caratterizzato dal fatto di comprendere ulteriormente un dispositivo di Sample-and-Hold (26), inserito tra il multiplexer (13) ed il blocco convertitore (14) e comandato da un segnale di controllo esterno (FREEZE), per effettuare la valutazione del valore di settling time di una data tensione analogica.
- 16. Metodo di misura statica di un valore di tensione analogica comprendente le fasi di: selezione di un valore di tensione analogica all'interno di una pluralità di valori di tensione (HV1, HV2,..., HVn) generati all'interno di un'architettura di memoria, mediante un'operazione di multiplazione; - trasferimento di tale valore analogico selezionato su di una linea di servizio (ATODIN); caratterizzato dal fatto di comprendere ulteriormente le fasi di: - conversione di tale valore analogico selezionato in un valore digitale (COUNT<n:0>); - presentazione di tale valore digitale (COUNT<n:0>) su una pluralità di pad d’uscita (PD1, PD2,.., PDn).
- 17. Metodo di misura secondo la rivendicazione 16, caratterizzato dal fatto che detta fase di conversione del valore analogico selezionato viene effettuata mediante un blocco convertitore (14) di tipo counter-ramp comprendente almeno un contatore ad n bit (17).
- 18. Metodo di misura secondo la rivendicazione 17, caratterizzato dal fatto che detta fase di conversione del valore analogico viene abilitata mediante un segnale di abilitazione (ENABLE) ricevuto in ingresso da una porta logica d’abilitazione (19) compresa in detto blocco convertitore (14) e collegata a detto contatore ad n bit (17).
- 19. Metodo di misura secondo la rivendicazione 17, caratterizzato dal fatto che detta fase di conversione del valore analogico viene effettuata mediante un contatore a n bit già presente nell'architettura di memoria, ed in particolare nella macchina a stati che gestisce le operazioni programmazione e cancellazione della memoria. 20. Metodo di misura secondo la rivendicazione 16, caratterizzato dal fatto di comprendere ulteriormente una fase di conversione del valore digitale (COUNT<n:0>) in un ulteriore valore analogico ed invio di tale ulteriore valore analogico in ingresso al blocco convertitore (14).
- 20. Metodo di misura secondo la rivendicazione 16, caratterizzato dal fatto di comprendere ulteriormente le fasi di: - confronto di tale valore digitale con un valore atteso memorizzato in dispositivo di memoria non volatile (24), secondo uno schema logico di tipo XNOR; - presentazione del risultato di tale confronto in forma di bit singolo su buffer di uscita (15) collegati a detta pluralità di pad d’uscita (PD1, PD2,.., PDn).
- 21. Metodo di misura secondo la rivendicazione 20, caratterizzato dal fatto di comprendere ulteriormente una fase di memorizzazione dei risultati di una pluralità di confronti successivi effettuati su una pluralità di tensioni analogiche.
- 22. Metodo di misura secondo la rivendicazione 16, caratterizzato dal fatto di comprendere ulteriormente una fase di valutazione del valore di settling rime di una data tensione analogica mediante un dispositivo di Sample-and-Hold (26) comandato da un segnale di controllo esterno (FREEZE).
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