ITMI971167A1 - Struttura di un dispositivo di memoria a semiconduttore non volatile - Google Patents

Description

DESCRIZIONE

dell’ invenzione industriale dal titolo:

“Strutura di un dispositivo di memoria a semiconduttore non volatile.”

La presente invenzione riguarda la struttura di un dispositivo di memoria a semiconduttore non volatile. Più in particolare la presente invenzione si riferisce alla struttura di dispositivi di memoria a semiconduttore non volatili programmabili elettricamente, quali ad esempio dispositivi EPROM, EEPROM e Flash-EEPROM.

Nella famiglia dei dispositivi di memoria a semiconduttore non volatili programmabili elettricamente sono noti dispositivi di memoria EEPROM di tipo FLOTOX (Floating-gate Tunnelling Oxide), che hanno celle di memoria comprendenti transistori MOSFET a gate flottante: una cella di memoria EEPROM è infatti composta da un MOSFET a gate flottante e da un transistore di selezione. Ciascun MOSFET a gate flottante comprende una regione di source di tipo N ed una regione di drain di tipo N formate entrambe in un substrato o in una vasca di semiconduttore di tipo P in modo da essere distanriate tra loro. La porzione del substrato o vasca di tipo P compresa tra le regioni di source e drain forma una regione di canale, ed un elettrodo di gate flottante (realizzato con un primo livello di polisilicio) è disposto sopra la regione di canale e parte della regione di drain, con l’interposizione di uno stato di ossido di gate. In corrispondenza della regione di drain l’ossido di gate presenta una porzione più sottile chiamata ossido di tunnel. Un elettrodo di gate di controllo (realizzato con un secondo livello di polisilicio) è disposto in modo da essere isolato sopra l’ elettrodo di gate flottante.

Il transistore di selezione di cui è provvista ogni cella di memoria, è posto in serie a rispettivo MOSFET a gate flottante e viene utilizzato per abilitare la cella alle operazioni di scrittura e di lettura.

La scrittura dell’informazione dalla cella rimuove gli elettroni dalla gate flottante: attivato il transistore di selezione, applicando una tensione positiva abbastanza elevata al drain, mentre il source è lasciato flottante e sia la gate di controllo che il substrato sono posti a massa, gli elettroni passano per tunnelling dalla gate flottante al drain. In una cella scritta durante la sequenza di lettura scorre la corrente di canale.

Per la cancellazione del dato nella cella, la gate flottante del MOSFET è caricata negativamente mediante il tunnelling di Fowler-Nordheim (F-N) degli elettroni dal drain attraverso l’ossido di tunnel. Questo è raggiunto applicando una tensione positiva sufficientemente elevata alla gate di controllo della cella, mentre il source, il drain e il substrato sono posti a massa. In una successiva operazione di lettura, quando la cella viene selezionata, non passa corrente di canale.

Come è noto, i dispositivi di memoria EEPROM di tipo FLOTOX a doppio livello di polisilicio comprendono una matrice di celle di memoria (matrice di memoria) comprendente una disposizione di celle di memoria poste ad intersezioni di righe (“word line”) e colonne (“bit line”).

In questi dispositivi è possibile scrivere la singola cella e cancellare gruppi di otto celle rappresentanti un byte in cui viene memorizzata l’informazione. Le gate di controllo delle otto celle sono infatti collegate tra loro mediante una word line (costituita da una linea realizzata con il secondo livello di polisilicio), e le word line sono separate fisicamente ogni byte, mentre le regioni di drain dei transistor di selezione delle celle appartenenti ad una medesima colonna, sono collegate tra loro attraverso una bit line generalmente realizzata mediante una linea di metallizzazione. Le regioni di source delle celle sono in genere costituite da una diffusione comune per tutte le celle della matrice.

Durante la fase di lettura delle celle, la corrente di lettura provoca una caduta di tensione lungo la diffusione di source a causa della resistenza di quest’ultima. La effettiva tensione di source delle celle di memoria più lontane dal contatto tra la diffusione di source ed una linea metallica che fornisce le opportune tensioni sarà quindi diversa da quella delle celle più vicine al contatto di source, a causa di questa caduta di tensione, e questo porta ad una alterazione di parametri per la decisione se in una cella è memorizzata o meno informazione, riducendo l’affidabilità della memoria.

Questo inconveniente è più evidente in memorie EEPROM a lettura parallela, nelle quali in ogni operazione di lettura vengono selezionate otto celle, ma si presenta anche con dispositivi di memoria EEPROM a lettura seriale, o con dispositivi differenti da quelli EEPROM, quali ad esempio i dispostivi di memoria EPROM o Flash-EEPROM, anch’essi realizzati a matrice, in cui ogni cella di memoria comprende un MOSFET a gate flottante realizzato in un substrato o vasca di tipo P dove sono impiantate una regione di source di tipo N ed una regione di drain di tipo N in modo da essere distanziate tra loro per formare una regione di canale, un elettrodo flottante è disposto sul canale con l’interposizione di uno strato di ossido ed un elettrodo di gate di controllo è disposto in modo isolato sopra l’elettrodo di gate flottante. Le regioni di drain dei MOSFET a gate flottante sono direttamente collegate a rispettive bit line, ed un’unica diffusione di source collega tutte la celle. Anche in questo caso, la caduta di tensione lungo la diffusione di source rende diverse tra loro le effettive tensioni di source delle diverse celle.

In vista dello stato della tecnica descritto, uno scopo della presente invenzione è quello di realizzare una struttura di un dispositivo di memoria a semiconduttore non volatile che sostanzialmente elimini le cadute di tensione lungo la diffusione di source per migliore l’affidabilità della lettura della cella di memoria.

Altro scopo è quello di eliminare dette cadute di tensione senza sostanzialmente aumentare l’area occupata dal dispositivo di memoria.

In accordo con la presente invenzione tale scopo è ottenuto per mezzo di una struttura di un dispositivo di memoria a semiconduttore non volatile comprendente una matrice di celle di memoria realizzate in uno strato di materiale semiconduttore e poste ad intersezioni di righe e colonne della matrice, ciascuna cella comprendendo un elettrodo di controllo connesso ad una di dette righe, un primo elettrodo connesso ad una di dette colonne ed un secondo elettrodo, dette righe comprendendo linee di polisilicio estendentisi parallelamente fra loro in una prima direzione, dette colonne essendo costituite da linee di metallizzazione estendentisi parallelamente fra loro in una seconda direzione ortogonale a detta prima direzione, caratterizzata dal fatto di comprendere linee di metallizzazione di cortocircuito dei secondi elettrodi delle celle, estendentisi in detta prima direzione e che contattano elettricamente detti secondi elettrodi delle celle, dette colonne e dette linee di cortocircuito essendo ricavate rispettivamente in un primo e in un secondo livello di metallizzazione sovrapposti ed elettricamente isolati da uno strato di dieletrico.

Grazie alla presente invenzione è possibile eliminare le cadute di tensione lungo la diffusione di source, garantendo così un effettivo controllo della tensione di source di ogni cella in lettura.

Le caratteristiche della presente invenzione saranno rese maggiormente evidenti dalla seguente descrizione dettagliata di quattro sue diverse forme di realizzazione, descritte come esempi non limitativi negli allegati disegni, in cui:

la figura 1 è una vista in pianta di una struttura di un dispositivo di memoria a semiconduttore non volatile in accordo con una prima forma di realizzazione del l’invenzione riferentesi ad esempio ad un dispositivo di memoria EEPROM;

la figura 2 è una vista in sezione lungo la linea II-II di figura 1 ;

la figura 3 A è una vista in sezione lungo la linea ΙΙΙ-ΙΠ di figura 1 ; la figura 3B è una vista in sezione analoga alla figura 3A, ma si riferisce ad un dispositivo di memoria a semiconduttore realizzato con celle EPROM o Flash-EEPROM;

la figura 4 è una vista in sezione lungo la linea rV-TV di figura 1 ; la figura 5 è una vista in pianta di una struttura di un dispositivo di memoria a semiconduttore non volatile in accordo con una seconda forma di realizzazione dell’invenzione sempre riferentesi ad esempio ad un dispositivo di memoria EEPROM;

la figura 6 è una vista in sezione lungo la linea VI -VI di figura 5; la figura 7A è ima vista in sezione lungo la linea VII- VII di figura 5; la figura 7B è una vista in sezione analoga alla figura 7A, ma si riferisce ad un dispositivo di memoria a semiconduttore realizzato con celle EPROM o Flash-EEPROM;

la figura 8 è una vista in sezione lungo la linea VIII-VIII di figura 5; la figura 9 è una vista in pianta di una struttura di un dispositivo di memoria a semiconduttore non volatile in accordo con una terza forma di realizzazione dell’invenzione sempre riferentesi ad esempio ad un dispositivo di memoria EEPROM;

la figura 10 è una vista in sezione lungo la linea X-X di figura 9; la figura 11 è una vista in sezione lungo la linea XI-XI di figura 9; la figura 12 è una vista in pianta di una struttura di un dispositivo di memoria a semiconduttore non volatile in accordo con una quarta forma di realizzazione dell’ invenzione sempre riferentesi ad esempio ad un dispositivo di memoria EEPROM;

la figura 13 è una vista in sezione lungo la linea ΧΙΠ-ΧΙΙΙ di figura 12; e

la figura 14 è una vista in sezione lungo la linea XIV-XTV di figura 12. La figura 1 mostra una vista in pianta parzialmente sezionata lungo diversi piani di una porzione di una matrice di memoria di un dispositivo di memoria a semiconduttore non volatile secondo una prima forma di realizzazione della presente invenzione, nella fattispecie un dispositivo EEPROM FLOTOX. In modo noto la matrice di memoria comprende una disposizione di celle di memoria 1 organizzate per righe (word line) WL e colonne (bit line) BL1-BL8. La porzione di matrice mostrata in figura 1 comprende sedici celle di memoria 1 disposte simmetricamente rispetto al piano di traccia Π-ΙΙ e formanti due gruppi da otto celle (due byte) per la memorizzazione di informazione.

Con riferimento alla figura 3A, ogni cella di memoria 1 comprende un MOSFET a gate flottante 2 ed un transistore di selezione 3. Per ogni MOSFET a gate flottante 2, in un substrato o vasca di tipo P 4 è impiantata una regione di source 5 di tipo N ed una regione di drain 6 di tipo N distanziate tra loro. La porzione di substrato o vasca 4 compresa tra le regioni 5 e 6 forma una regione di canale, ed un elettrodo di gate flottante 7 è disposto sul canale e una parte della regione di drain 6, con l’interposizione di uno strato di ossido di gate 8 che presenta una porzione 9 più sottile (ossido di tunnel) in corrispondenza della regione di drain 6 per permettere il passaggio per effetto tunnel degli elettroni dal drain alla gate flottante 7, e viceversa, quando viene immagazzinata l’informazione nella cella 1.

Un elettrodo di gate di controllo 10 è disposto in modo isolato sopra l’elettrodo di gate flottante 7.

Come evidenziato in figura 1 le regioni di source 5 del MOSFET a gate flottante 2 dei due gruppi di celle appartengono ad una diffusione di source 30 comune, così che l’area attiva di source per ogni cella assume una confo rmazione sostanzialmente a T.

In serie a ciascun MOSFET 2 è connesso un transistore di selezione 3 avente una regione di source di tipo N coincidente con la regione di drain 6 del MOSFET 2 ed una regione di drain 11 formata nel substrato o vasca di tipo P 4. La regione di substrato o vasca 4 compresa tra la regione di drain 11 e quella di source 6 forma una regione di canale, sulla quale si dispongono due elettrodi di polisilicio 12, 13 sovrapposti mediante interposizione di diversi strati di ossido per formare la gate del transistore 3.

In modo noto, per i transistori di selezione 3 i due elettrodi di polisiiicio 12, 13 appartengono a rispettive linee realizzate con un primo ed un secondo livello di polisiiicio e dette linee sono elettricamente cortocircuitate in una zona della matrice non mostrata in figura 1.

L’elettrodo di gate flottante 7 dei MOSFET 2 delle celle 1 è realizzato mediante definizione del primo livello di polisiiicio, mentre l’elettrodo di gate di controllo 10 del MOSFET 2 delle celle di ciascuno dei due gruppi è realizzato mediante una rispettiva linea realizzata nel secondo livello di polisiiicio, detta linea formando una word line WL.

Su tutta la superficie del dispositivo di memoria viene successivamente cresciuto uno strato di dielettrico intermedio 14 nel quale vengono realizzate aperture 15. Viene poi deposto un livello inferiore di metallizzazione 16 per formare linee metalliche 160 che contattano attraverso le aperture 15 le diffusioni di drain 11 dei rispettivi transistori 3 mediante regioni N+ più fortemente drogate 17.

Queste linee 160 rappresentano le bit line BL1-BL8, ciascuna delle quali collega la regione di drain 11 dei transistori di selezione 3 di due celle 1 affacciate.

Come mostra la figura 2, nel dielettrico intermedio 14 sono realizzate ulteriori aperture 21 per realizzare isole di metallizzazione 22 mediante il livello inferiore di metallizzazione 16, che contattano attraverso le aperture 21 la diffusione di source 30 mediante regioni 5’ più fortemente drogate di tipo N.

Su questo livello inferiore di metallizzazione 16 è successivamente formato uno strato di dielettrico intermetallico 18.

Nel dielettrico 18, in corrispondenza delle isole di metallizzazione 22 sono realizzate ulteriori aperture 19. Viene poi deposto un livello superiore di metallizzazione 20 per realizzare una linea di cortocircuito di source 200 che, attraverso le aperture 19, contatta le isole di metallizzazione 22.

La figura 1 mostra la linea di cortocircuito di source 200, che si estende parallelamente alle word line WL e ortogonalmente alle bit line BLI-BL8 160 realizzate con il livello inferiore di metallizzazione 16.

Dalla figura 2 è evidente che i contatti della linea di cortocircuito di source 200 alla diffusione di source 30 sono periodici e ne sono presenti due per ogni coppia di celle 1 affacciate.

Grazie alla presenza della linea metallica 200 a resistività molto bassa, e al fatto che la diffusione di source 30 viene cortocircuitata ad ogni cella, le regioni di source 5 di tutte le celle possono essere mantenute sostanzialmente allo stesso potenziale.

La figura 4 mostra una sezione lungo un piano parallelo alle bit line BL passante per il contatto di source; è visibile la word line WL che collega le gate dì controllo 10 dei diversi MOSFET 2 delle celle 1 di uno dei due gruppi, e le due linee di polisilicio 12, 13 che formano la gate dei transistori di selezione 3.

Un’altra forma di realizzazione della presente invenzione è mostrata nella figura 5.

Anche in questa forma di realizzazione ogni cella 1, come mostra la figura 1, comprende un MOSFET a gate flottante 2 ed un transistore di selezione 3, che sono realizzati come nella precedente forma di realizzazione.

Su tuta la superficie del dispositivo di memoria è cresciuto uno strato di ossido intermedio 14 nel quale sono realizzate prime aperture 23 e seconde aperture 15.

Con il livello inferiore di metallizzazione 16 si realizzano isole di metallizzazione 24 che contatano le regioni di drain 11 dei transistori di selezione 3 delle celle atraverso le aperture 15 e regioni più fortemente drogate N 17’, e una linea di cortocircuito di source 161 che contatta la diffusione di source 30 attraverso le aperture 23 e regioni N+ 5’.

È quindi cresciuto uno strato di dielettrico intermetallico 18 in cui vengono praticate aperture 25 in corrispondenza delle isole di metallizzazione 24. Con il livello superiore di metallizzazione 20 si realizzano le bit line 201, che contattano le sotostanti isole di metallizzazione 24 attraverso le aperture 25.

In questa seconda forma di realizzazione, per ogni cella di memoria 1 (più precisamente per ogni coppia di celle affacciate) si realizza un contato fra la linea di cortocircuito di source 161 e la diffusione di source 30, al di sotto di ciascuna bit line 201 anziché nello spazio compreso tra bit line adiacenti. Questa disposizione consente di compatare la struttura nella direzione della word line WL.

Una terza forma di realizzazione dell’invenzione è illustrata nella figura 9.

Questa forma di realizzazione differisce dalla precedente in quanto nel dielettrico 14 viene formata, al di sopra della diffusione di source 30, un’unica apertura 26 (figura 10 e 11).

Questa realizzazione ha il vantaggio di consentire una riduzione delle dimensione dell’apertura 26 nella direzione parallela alle bit line BL, essendo molto maggiore la sua estensione nella direzione parallela alle word line WL.

Un’ulteriore forma di realizzazione dell’invenzione è mostrata nelle figure 12-14.

Come si evince dalla figura 13, a differenza delle precedenti forme di realizzazione, non è prevista una diffusione di source 30 continua che collega le regioni di source 5 delle celle di memoria 1. Le regioni di source 5 delle coppie di celle di memoria affacciate sono distinte da quelle delle altre coppie di celle di memoria 1. L’area attiva di source di una generica cella 1 ha pertanto una forma ad I e non a T, ed ogni contatto di source è condiviso da due celle 1 affacciate.

Come nella seconda forma di realizzazione, la linea di cortocircuito di source 161 è realizzata mediante il livello inferiore di metallizzazione 16, e contata le regioni di source 5 di coppie di celle affacciate attraverso aperture 23 nel dielettrico 14 e regioni N+ 5’.

Vista la particolare struttura, è eliminato completamente l’effetto Funnel, che si presenta a causa dell’allargamento dell’area attiva sotto la gate flottante 10 dovuto sia alla risoluzione litografica del processo che alla crescita dell’ossido di campo in prossimità degli angoli, rendendo inoltre più uniforme l’accoppiamento capacitivo e svincolandosi dai disallineamenti della maschera di polisilicio rispetto alla maschera dell’area attiva.

Le presenti strutture possono essere vantaggiosamente utilizzate anche per memorie EEPROM con architetture a lettura seriale o dispositivi di memoria EPROM o Flash-EEPROM.

Le figure 3B, 7B sono analoghe alle figure 3A, 7A, ma si riferiscono ad un dispositivo di memoria EPROM o Flash-EEPROM. In esse è mostrata una cella di memoria EPROM o Flash-EEPROM, in cui la cella 1 di memoria comprende un MOSFET a gate flottante 31 in un substrato o vasca di tipo P 4, dove è impiantata una regione di source 5 di tipo N ed una regione di drain 6 di tipo N in modo da essere distanziate tra loro. La porzione di substrato 4 compresa tra le regioni 5, 6 forma una regione di canale, ed un elettrodo flottante 32 è disposto sul canale con l’interposizione di uno strato di ossido 33. Un elettrodo di gate di controllo 34 è disposto in modo isolato sopra l’elettrodo di gate flottante 32.

A differenza delle memorie EEPROM non è previsto il transistore di selezione.

Anche nel caso di memorie EPROM e Flash-EEPROM il fatto di prevedere linee di corto circuito di source 200, 161 che contattino la diffusione di source 30, 5 in più punti, migliora l’affidabilità di tali dispositivi di memoria e diminuisce la dispersione del valore della corrente di lettura, specialmente per dispositivi ad accesso parallelo, dovuta alla caduta di tensione sul tratto di diffusione di source (più o meno grande in funzione della lunghezza di detta diffusione).

Claims (13)

1. RIVENDICAZIONI 1. Struttura di un dispositivo di memoria a semiconduttore non volatile comprendente una matrice di celle di memoria (1) realizzate in uno strato di materiale semiconduttore (4) e poste ad intersezioni di righe (WL) e colonne (BL1-BL8) della matrice, ciascuna cella comprendendo un elettrodo di controllo (10) connesso ad una di dette righe (WL), un primo elettrodo (6, 11) connesso ad una di dette colonne ed un secondo elettrodo (5, 5’, 30; 5, 5’), dette righe comprendendo linee di polisilicio estendentisi parallelamente fra loro in una prima direzione, dette colonne essendo costituite da linee di metallizzazione estendentisi parallelamente fra loro in una seconda direzione ortogonale a detta prima direzione, caratterizzata dal fatto di comprendere linee di metallizzazione di cortocircuito (161; 200) dei secondi elettrodi delle celle, estendentisi in detta prima direzione e che contattano elettricamente detti secondi elettrodi delle celle, dette colonne e dette linee di cortocircuito essendo ricavate rispettivamente in un primo (16; 20) e in un secondo livello (20; 16) di metallizzazione sovrapposti ed elettricamente isolati da uno strato di dielettrico (18).
2. 2. Struttura secondo la rivendicazione 1, caratterizzata dal fatto che detto primo livello di metallizzazione (16) è al di sotto di detto secondo livello di metallizzazione (20) e di detto strato di dielettrico (18).
3. 3. Struttura secondo la rivendicazione 2, caratterizzata dal fatto di comprendere isole di metallizzazione (22) ricavate in detto primo livello di metallizzazione che contattano detti secondi elettrodi (5, 5’, 30) delle celle, ed aperture (19) realizzate nello strato di dielettrico in corrispondenza di dette isole di metallizzazione attraverso le quali dette linee di metallizzazione di cortocircuito (200) contattano dette isole di metallizzazione.
4. 4. Struttura secondò la rivendicazione 3, caratterizzata dal fatto che detto primo strato di metallizzazione (16) è isolato da detto stato di materiale semiconduttore (4) da un altro strato di materiale dielettrico (14), e che dette isole di metallizzazione (22) contattano detti secondi elettrodi (5, 5’, 30) delle celle attraverso altre aperture (21) realizzate in detto altro strato di dielettrico.
5. 5. Struttura secondo la rivendicazione 4, caratterizzata dal fatto che detti secondi elettrodi (5, 5’, 30) delle celle comprendono una diffusione comune (30) per detti secondi elettrodi che si estende ortogonalmente a dette colonne (BL1-BL8), e che dette altre aperture (21) e dette isole di metallizzazione (22) sono interposte a dette colonne.
6. 6. Struttura secondo la rivendicazione 1, caratterizzata dal fatto che detto primo livello di metallizzazione (20) è al di sopra di detto secondo livello di metallizzazione (16) e di detto strato di dielettrico (18).
7. 7. Struttura secondo la rivendicazione 6, caratterizzata dal fatto di comprendere isole di metallizzazione (24) ricavate in detto secondo livello di metallizzazione (20) che contattano i primi elettrodi (6, 11) di rispettive celle (1), ed. aperture (25) realizzate nello strato di dielettrico (18) in corrispondenza di dette isole di metallizzazione attraverso le quali dette colonne (BL) contattano dette isole di metallizzazione.
8. 8. Struttura secondo la rivendicazione 7, caratterizzata dal fatto che il secondo strato di metallizzazione (16) è isolato da detto stato di materiale semiconduttore (4) da un altro strato di materiale dielettrico (14), e dette isole di metallizzazione (24) contattano detti primi elettrodi (6, 11) delle celle (1) attraverso altre aperture (15) realizzate in detto altro strato di dielettrico.
9. 9. Struttura secondo la rivendicazione 6, caratterizzata dal fatto di comprendere ulteriori aperture (23; 26) realizzate in detto altro strato di dielettrico (14) attraverso le quali detta linea di metallizzazione di cortocircuito (161) contattano detti secondi elettrodi.
10. 10. Struttura secondo la rivendicazione 9, caratterizzata dal fatto che detti secondi elettrodi (5, 5’, 30) delle celle (1) comprendono una diffusione comune (30) per detti secondi elettrodi che si estende ortogonalmente a dette colonne (BL1-BL8).
11. 11. Struttura secondo la rivendicazione 9, caratterizzata dal fatto che dette ulteriori aperture (23) sono realizzate in corrispondenza di dette colonne (BL1-BL8).
12. 12. Struttura secondo la rivendicazione 10, caratterizzata dal fatto che dette ulteriori aperture (26) in detto altro strato di dielettrico (14) si estendono in detta prima direzione al di sopra di detta di detta diffusione comune (30).
13. 13. Struttura secondo la rivendicazione 9, caratterizzata dal fatto che detti secondi elettrodi (5, 5’) delle celle (1) comprendono diffusioni comuni per coppie di celle, e che dette ulteriori aperture (23) sono realizzate in corrispondenza di dette colonne (BL1-BL8).