IT8023688A1 - Processo di fabbricazione di circuiti semiconduttori - Google Patents

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Description

D E S C R I Z I O N E
dell'invenzione avente per titolo:
"Processo di fabbricazione di circuiti semiconduttori"
Riassunto dell*invenzione
Processo per fabbricare una matrice di transistor comportante la formazione di una molteplicit? di elettrodi di porta isolati da un substrato semiconduttore avente un'impurit? di una data conduttivit?, l'introduzione di una prima impurit? avente una conduttivit? opposta a quella della data conduttivit? in una data regione del substrato che ? adiacente ad un bordo di ciascuno degli elettrodi di porta, l'introduzione di una seconda impurit? avente la data conduttivit? in date regioni adiacenti ad elettrodi di porta selezionati, la seconda impurit? avendo una diffusivit? notevolmente pi? alta di quella di detta prima impurit? nel substrato semiconduttore, e la penetrazione della seconda impurit? sulla superficie del substrato semiconduttore per formare nel substrato, sotto ciascuno degli elettrodi di porta selezionati, una regione avente una concentrazione di impurit? del dato tipo di conduttivitS pi? alta di quella del substrato semiconduttore. La matrice di transistor pu? essere usata, per esempio, per fare una memoria di sola lettura (ROM) collegando appropriati mezzi rivelatori di cor rente a ciascuna delle date regioni per indicare la presenza o l?assenza dell'impurit? di diffusivit? pi? alta quando una tensione predeterminata ? applicata agli elettrodi di porta. In una forma di realizzazione, il substrato semiconduttore ? di conduttivit? di tipo P, la prima impurit? ? arsenico che produce regioni di conduttivit? di tipo N e la seconda impurit? ? boro, che produce regioni di conduttivit? di tipo P. Poich? il boro ha diffusivit? pi? alta di quella dell'arsenico, dopo essere state fatte penetrare mediante riscaldamento, le impurit? di boro producono una regione di tensione di soglia alta sotto l'elettrodo di porta quando introdotte in concentrazioni sufficientemente alte.
Descrizione dell'invenzione
La presente invenzione concerne un processo per la fabbricazione di circuiti semiconduttori integrati e, pi? in particolare, essa si riferisce ad un processo per la fabbricazione di una matrice di transistor che pu? essere utilizzata, per esempio, in memorie di sola lettura aventi alta densit? di celle e nel quale le fasi di lavorazione non richiedono che la matrice venga personalizzata finch? i transistor o celle non sono stati pressocch? completamente formati cos? che il tempo fra personalizzazione della matrice e completamento della stessa ? assai breve.
I circuiti semiconduttori integrati, in particolare matrici di transistor in cui ciascun transistor rappresenta una cifra di informazione binaria, come si ha ad esempio in memorie di sola lettura (ROM), hanno raggiunto alte densit? di dispositivi o celle.
Per esempio, nel brevetto statunitense n.
3.914.855, depositato il 9 maggio 1974, ? descritta una memoria di sola lettura in cui la matrice ha tran sistor aventi un sottile dielettrico di porta presentante una bassa tensione di soglia per immagazzinare una cifra d'informazione binaria e transistor aventi un dielettrico di porta spesso presentante una tensione di soglia considerevolmente pi? alta per immagazzinare l'altra cifra di informazione binaria. Questo brevetto descrive pure una memoria di sola lettura in cui la matrice ? codificata aprendo, mediante attacco, aperture negli elettrodi di porta di dispositivi selezionati e impiantando ioni di impurit? attraverso le aperture per rendere inoperanti i dispositivi selezionati, definendo cosi ima cifra ' d'informazione binaria, mentre i restanti dispositivi che non hanno aperture nell'elettrodo di porta sono dispositivi o-transistor operanti che servono a rappresentare l'altra cifra d'informazione binaria. Le memorie di sola lettura che impiegano dielettrici spessi e sottili di porta hanno un'alta densit? di celle ma la personalizzazione delle celle di memoria deve essere fatta durante le primissime fasi del processo di fabbricazione, mentre le memorie di sola lettura aventi aperture negli elettrodi di porta richiedono una linea di porta o elettrodo di porta relativamente ampio, cosa che va a scapito della densit?.
Il brevetto statunitense 4.059.826, depositato il 29 dicembre 1975, descrive una memoria di sola lettura in cui transistor selezionati formanti le celle di memoria immagazzinanti una cifra d'informazione sono programmati mediante una fase di impiantamento di ioni che produce in questi transistor una tensione di soglia di circa zero volt per attivare (tura on) permanentemente questi transistor. L'altra cifra d'informazione ? rappresentata da transistor che non hanno questo lmpiantamento di ioni e pertanto hanno una tensione di soglia pi? alta. La programmazione di questa memoria viene fatta durante le prime fasi del processo prima di formare gli elettrodi di porta dei transistor.
La memoria di sola lettura descritta nel brevetto statunitense 4.096.522, depositato 1*8 agosto 1977, viene personalizzata in uno stadio relativamente avanzato durante la sua lavorazione completando i collegamenti fra gli elettrodi di sorgente e di drenaggio e la regione di canale dei transistor dopo che gli elettrodi di porta dei transistor sono stati formati. Tuttavia questo processo sacrifica la densit? perch? occorre lasciare spazio vicino ad ogni elettrodo di porta per completare mediante lmpiantamento di ioni gli elettrodi di sorgente e di drenaggio sui transistor scelti per immagazzinare una cifra d'informazione mentre tale spazio serve da circuito aperto in transistor scelti per immagazzinare l'altra cifra d'informazione binaria.
Il brevetto statunitense 4.085.811, depositato il 4 agosto 1975 descrive una memoria di sola lettura in cui transistor selezionati sono resi inoperanti o dotati di un'alta soglia fornendo regioni diffuse sotto gli elettrodi di porta nelle regioni di canale che servono ad alzare il valore della tensione di soglia di questi transistor al di sopra del valore di tensione normalmente applicata agli elettrodi di porta dei transistor durante il funzionamento della memoria. Queste regioni diffuse sono formate nelle regioni di canale durante una delle primissime fasi del processo e prima di formare gli elettrodi di porta.
Nel brevetto statunitense 4.161.039, depositato il 6 febbraio 1978 ? descritta una matrice di memoria utilizzante transistor ad effetto di campo in cui le informazioni sono immagazzinate in porte elettricamente fluttuanti e la regione di canale viene resa breve impiegando tecniche di lavorazione a doppia diffusione, come descritto pi? dettagliatamente nella rivista "Electronics", 15 febbraio 1971, pagg.
99-104. Questa memoria non ? una semplice memoria di sola lettura ma essa pud essere riprogrammata cancellando le informazioni immagazzinate con luce ultravioletta .
Uno scopo dell'invenzione consiste nel fornire un processo di fabbricazione di una matrice di transistor che ha un'alta densit? di transistor con una tensione di soglia predeterminata.
Un altro scopo dell'invenzione ? di formare un processo di fabbricazione di una matrice di transi? stor in cui la fase durante la quale la matrice viene programmata o personalizzata appartiene agli ultimi stadi del processo di fabbricazione dei transistor.
Un altro scopo ancora dell'invenzione consiste nel fornire un processo per fabbricare una matrice di transistor in cui la fase alla quale la matrice viene programmata o personalizzata appartiene agli ultimi stadi del processo di fabbricazione dei transistor e in cui la matrice ha un'alta densit? di transistor con tensioni di soglia predeterminate.
Un altro scopo ancora dell'invenzione consiste nel fornire un processo di fabbricazione di una memoria di sola lettura che ha un'alta densit? di transistor ad effetto di campo in cui ciascuno dei transistor ha una di diverse tensioni di soglia predeterminate e in cui la memoria ? programmata o personalizzata durante gli ultimi stadi del processo di fabbricazione dei transistor.
In conformit? agli insegnamenti dell'invenzione, ? fornito un processo di fabbricazione di una matrice di transistor, del tipo usabile in memoria di sola lettura, che include le fasi di: formare una molteplicit? di elettrodi di porta definenti esulali entro e isolati da un substrato semiconduttore avente una data conduttivit?, formare regioni di diffusione con una prima impurit? di conduttivit? opposta a quella della data conduttivit? nel substrato semiconduttore definita da bordi degli elettrodi di porta, introdurre una seconda impurit? avente detta data conduttivit? in regioni di diffusione selezionate, la seconda impurit? avendo una diffusivit? nel substrato semiconduttore che ? pi? alta di quella della prima impurit?, e far penetrare la seconda impurit? entro la superficie del substrato semiconduttore per alterare la conduttivit? dei canali adiacenti alle regioni diffuse selezionate. In una forma di realizzazione dell'invenzione, una memoria di sola lettura ha un substrato semiconduttore di tipo P con regioni di sorgente e di drenaggio definite dall'elettrodo di porta utilizzando arsenico come prima impurit? e boro come seconda. Il boro, avendo una diffusivit? pi? alta di quella dell'arsenico, viene fatto penetrare sotto selezionati elettrodi di porta scaldando appropriatamente il substrato per aumentare la concentrazione dell'impurit? di tipo P cosi da aumentare in modo significativo le tensioni di soglia del transistor aventi gli elettrodi di porta selezionati. I transistor con la tensione di soglia alta immagazzinano una cifra d'informazione binaria mentre i transistor restanti aventi una tensione di soglia notevolmente pi? bassa immagazzinano l'altra cifra di informazione binaria in una matrice molto compatta e fabbricata in modo guanto mai semplice.
I precedenti ed altri scopi, caratteristiche e vantaggi dell'invenzione risulteranno evidenti dalla descrizione pi? particolareggiata che segue di alcune forme di realizzazione preferite dell'invenzione, cosi come illustrato nel disegno allegato.
La fig. 1 in una vista sostanzialmente in pianta, illustra una memoria di sola lettura avente una ma trice di transistor realizzata in conformit? agli insegnamenti dell'invenzione.
La fig. 23 una vista in sezione della matrice di figura 1 presa lungo l'asse 2-2.
La figura 3 ? un'altra vista in sezione della matrice di figura 1 presa lungo l'asse 3-3.
La fig. 43 lina vista in sezione della matrice di figura 1 presa prima della programmazione o personalizzazione della memoria'di sola lettura.
La fig. 53 una vista in sezione della matrice di figura 1 presa immediatamente dopo che la memoria di sola lettura 3 stata programmata o personalizzata e prima di ulteriori fasi di lavorazione.
Facendo riferimento alle figure 1, 2 e 3 del disegno, in queste ? rappresentata una forma di realizzazione della memoria di sola lettura realizzata nel processo della presente invenzione. La memoria di sola lettura include un substrato semiconduttore 10 di tipo di conduttivit? P in cui sono formati, come si pud vedere pi? chiaramente in fig. 3, segmenti incassati di ossido 12, 14 e 16 e, come si pud vedere pi? chiaramente in fig. 2, strisce incassate di ossido 18, 20 e 22. Come ? possibile vedere p. e. in fig. 3, fra i segmenti di ossido incassato 12 e 14 ? sistemata una prima linea di parola 24 e una seconda linea di parola 26 ? sistemata fra le strisce incassate di ossido 14 e 16. La prima e la seconda linea di parola 24 e 26 possono essere di metallo, quale alluminio, o altri conduttori adatti. La prima linea di parola 24 ? collegata ad un elettrodo di porta 28 che ? separato dal substrato semiconduttore 10 da un sottile strato dielettrico, preferibilmente di biossido di silicio, ed anche ad un elettrodo di porta 30 che ? separato dal substrato semiconduttore 10 da un sottile strato dielettrico 34, anch?esso preferibilmente di biossido di silicio.
Quantunque per chiarezza la linea di parola 24 sia mostrata collegata agli elettrodi di porta sopra le regioni di canale, in pratica i contatti potrebbero essere pure fatti sulle regioni di isolamento. La prima e la seconda linea di parola 24 e 26 sono isolate dal substrato semiconduttore 10 da uno spesso strato isolante 36.
Nel substrato semiconduttore 10 sono formate una prima regione di diffusione 38 di tipo N+ fra
1*elettrodo di porta 28 e la striscia di ossido incassa to 18 e una seconda regione N+ di diffusione 40 fra l'elettrodo di porta 28 e la striscia di ossido incassato 20, come indicato p.e. in figura 2. Una prima regione 92 di tipo P+ ? sistemata nel substrato semiconduttore 10 vicino alla prima regione N+ 38 e fra la prima regione N+ 38 e la seconda regione N+ 40 e una seconda regione P+ 44 ? sistemata nel substrato semiconduttore 10 vicino alla seconda regione N+ 40 e fra la prima e la seconda regione N+ 38 e 40. Una terza regione N+ 46 ? formata nel substrato semiconduttore 10 fra l'elettrodo di porta 30 e la striscia di ossido incassato 20 e una quarta regione di diffusione N+ 48 ? formata nel substrato semiconduttore 10 fra l'elettrodo di porta 30 e la striscia di ossido incassato 22. La prima, la seconda, la terza e la quarta regione di diffusione, rispettivamente contrassegnate coi numeri 38, 40, 46 e 48, sono collegate a circuiti di precarica e amplificatori di rivelazione (unit? 50) che possono essere di qualsiasi tipo noto adatto e la prima e la seconda linea di parola 24 e 26 sono collegate ad unit? di comando di parola 52, che pure possono essere di qualsiasi tipo noto adatto.
La forma di realizzazione della memoria di sola lettura delle figure 1, 2 e 3, cos? come mostrata, ? costituita da una matrice di quattro celle 54, 56, 58 e 60, le celle 54 e 56 essendo associate, come si pu? vedere dalla fig, 2, alla prima linea di parola 24 e le celle 58 e 60 alla seconda linea di parola 26. La prima cella 54 ? formata dal transistore avente l?elettrodo di porta 28, regioni N+ di sorgente e di drenaggio 38 e 40, nonch? una prima e una seconda regione di tipo P+, rispettivamente indicate con 42 e 44. La seconda cella 56 ? formata dall'elettrodo di porta 30 e dalla terza e quarta regione N+ di sorgente e drenaggio, indicate rispettivamente con 46 e 48. La terza cella 58, associata alla seconda linea di parola 26, include un elettrodo di porta 62, indicato in fig. 3, distanziato dal substrato semiconduttore 10 da un sottile strato dielettrico 64, anch'esso preferibilmente di biossido di silicio, e la prima e la seconda regione N+ di sorgente e di drenaggio 38 e 40. La quarta cella 60, anch'essa associata alla seconda linea di parola 26, include un elettrodo d? porta (non mostrato) e la terza e la quarta regione N+ d? sorgente e di drenaggio 46 e 48, nonch? la terza e la quarta regione P+ 66 e 68, come indicato in fig. 1 del disegno? Per una miglior comprensione del processo di fabbricazione della matrice di transistor della memoria di sola lettura illustrato nelle fig. 1, 2 e 3, s? faccia riferimento alle figure 4 e 5 del disegno Le strisce di ossido incassato 18, 20 e 22 e i segmenti di ossido incassato 12, 14 e 16 vengono forma ti nel substrato semiconduttore 10 impiegando tecniche note. Se desiderato al posto delle strisce e segmenti di ossido incassato ? possibile sostituire altre forme note d? tecniche di isolamento, per esempio adatti schermi di campo. Dopo che le strisce e i segmenti di ossido incassato sono stati formati nel substrato semiconduttore 10, sulla superficie del substrato 10 viene formato, come indicato in 32 e 34 per esempio nelle figure 4 e 5, un sottile strato d? biossido di silicio. A questo punto, nel substrato 10 ? possibile introdurre tipici impiantamenti di arricchimento per regolare la soglia di tutti i transistor o dispositivi ad un dato livello base, cosi come ben noto? Dopo la formazione dello strato di biossido di silicio 32, 34 e l'impiantamento di arricchimento, su quest'ultimo viene depositato uno strato di materiale elettricamente conduttivo, ad esempio uno strato di siliciuro o di silicio policristallino ed elettrodi porta 28 e 30 vengono ottenuti dal primo strato di silicio policristallino mediante tecniche di mascheramento ed attacco note*
Quindi, usando note tecniche di impiantamento di ioni, nel substrato semiconduttore 10 viene introdotto arsenico, indicato con As in fig. 4, per dotare le regioni N+ 38, 40, 46 e 48 con elettrodi porta, quali gli elettrodi 28 e 30, le strisce di ossido incassato 18, 20 e 22 e i segmenti di ossido incassato 12, 14 e 16 formando il necessario tracciato di mascheramento .
A questo punto del processo di fabbricazione della matrice di transistor, si pu? vedere che ciascuno dei transistor viene formato con un elettrodo di porta ed elettrodi di sorgente e di drenaggio.
Il substrato pud ora essere Immagazzinato in attesa delle istruzioni dell'utente circa la particolare personalizzazione della memoria di sola lettura.
Dopo aver ricevuto le particolari istruzioni di personalizzazione o programmazione dell'utente, viene forn ata una maschera adatta, quale la maschera di foto-resist rappresentata dallo strato 70 in fig.
5, che copre completamente le celle o transistor che debbono conservare una bassa tensione di soglia, quali le celle 56 e 58, ma che fornisce aperture nella maschera di foto-resist 70 in corrispondenza delle celle o transistor che devono avere un'alta tensione d? soglia, quale la cella 54. Si noti che l'allineamento della maschera 70 non ? critico ma, per ridurre la capacit? parassita del bordo della maschera 70, essa dovrebbe andare a coprire, come indicato in fig* 5, le regioni N+ di sorgente e di drenaggio 38 e 40. Quindi, mediante tecniche di impiantamento d? ioni nel substrato semiconduttore 10 viene introdotto boro, indicato con B+ in fig. 5, lo strato di foto-resist 70 e gli elettrodi di porta, quele l'elettrodo d? porta 28, definendo le regioni P+ 42 e 44 che servono a produrre l'alta tensione d? soglia nella cella 54. Dopo aver introdotto boro nel substrato 10, la maschera di foto-resist 70 viene tolta e gli elettrodi di porta d? silicio policristall?no e le regioni di sorgente e d? drenaggio vengono ossidate per formare lo spesso strato isolante 36* Poich? il boro ha una diffusivit? pi? alta di quella dell'arsenico, scaldando il substrato 10, ad esempio durante la fase di ossidazione sopra menzionata, a circa 1000?C per circa 100 minuti, il boro si sposter? attraverso il substrato 10 ad una velocit? pi? alta di quella dell'arsenico cos? da posizionare le regioni P+ 42 e 44 nelle loro posizioni finali sotto l'elettrodo di porta 28 fra le regioni N+ di sorgente e di drenaggio? cos? come indicato in fig. 3? Come detto? per esempio, nel brevetto statunitense 3.390.019? depositato il 24 dicembre 1964? ? risaputo che ioni differenti impiantati in un substrato semiconduttore che viene scaldato si spostano attraverso il substrato a velocit? differenti. Come indicato in fig. 1, la cella 60, avente regioni P+ 66 e 68, viene formata allo stesso modo della cella 54 e, pertanto, ha essa pure una tensione di soglia pi? alta. Si ? trovato che 3 possibile rendere la differenza di tensione fra la tensione di soglia alta e la tensione di soglia bassa eguale a 4 volt. Le linee di parola 24 e 26, che possono essere di alluminio o un secondo strato di silicio policristallino, sono formate in modo noto sullo spesso strato isolante 36 e collegate agli elettrodi di porta.
La memoria di sola lettura realizzata con il metodo della presente invenzione pud essere fatta funzionare nel modo noto. Poich? i trans?stor delle celle di memoria hanno una tensione d? soglia bassa o una tensione di soglia alta, l'impulso di parola applicato alle linee di parola ha un ordine di grandezza che S a met? fra quello della tensione di soglia bassa e quello della tensione di soglia alta. Prima di applicare l'impulso di parola ad una linea di parola selezionata, le linee di bit, per esempio linee formate da regioni di diffusione N+ 38 e 46, vengono precarlcate ad una data tensione e le linee formate da regioni di diffusione N+ 40 e 48 vengono collegate a massa. Quando l'impulso di parola viene applicato per esemplo alla prima linea di parola, la tensione sulla linea di bit 38 rimarr? alta a causa dell'alta tensione di soglia del transistor della cella 54, mentre la tensione sulla linea di bit 46 si scaricher? a massa a causa della bassa tensione di soglia del transistor della cella 56. Le tensioni delle linee di bit possono essere facilmente rivelate in qualsiasi modo adatto. Si pu? vedere che quando la linea di parola 26 ? selezionata, la tensione sulla linea di bit 38 di scaricher? a massa e la tensione sulla linea di bit 46 rimarr? al livello alto.
Quantunque, per chiarezza, cos? come illustrato, solo due celle sono associate a ciascuna delle linee d? parola, s? capir? che in pratica ad ogni linea di parola saranno associate 256 o pi? celle.
Inoltre al fa notare che, ove lo si desideri, le celle di tensione di soglia alta possono essere fabbricate asimmetricamente fornendo solo una regione P+ sotto l'elettrodo di porta, cio?, per esempio, nella cella 54 basta fornire solo una della regioni P+ 42 e 44 per produrre un dispositivo con tensione di soglia alta* Si fa infine notare che ? possibile aumentare ulteriormente la densit? di celle nella matrice sistemando le regioni di diffusione N+ in modo che una regione di diffusione sia usata da due o pi? celle in una data linea di parola, come ben noto.
La memoria di sola lettura ? stata descritta per una forma di realizzazione in cui in ogni cella viene immagazzinata un'informazione binaria. Si pud vedere che, in conformit? agli insegnamenti della presente invenzione, ? possibile fare in modo che ogni cella immagazzini una molteplicit? di livelli di informazione introducendo una di diverse quantit? note di boro nella regione di canale dei transistor. Per esempio, ? possibile realizzare quattro celle in modo tale che ciascuna abbia una tensione di soglia differente impiantando per prima cosa, una data concentrazione di boro in due celle e secondariamente, impiantando una seconda concentrazione differente di boro in una delle celle precedentemente impiantate e in una delle celle in cui non ? ancora'stato fatto l'irapiantamento.
Usando adatti amplificatori di rivelazione, ? possibile rivelare i quattro livelli di soglia diversi delle celle. Questa capacit? multilivello pu? es? sere espressa come il numero di livelli 2 , dove M ? il numero di maschere di prograimnazione per M impiantamenti di programmazione. Per la memorizzazione binaria, M ? uguale ad 1. Ogni transistor ? codificato ad uno di 2M livelli di soglia.
L'arsenico usato per formare regioni R+ 38, 40, 46 e 48 viene preferibilmente impiantato con una concentrazione di 8 x 1015 ioni/cra ad 80 KeV e il boro usato per fare le regioni P+ 42, 44, 66 e 68 ? preferibilmente impiantato ad una concentrazione di 1-10 x 1013 ioni/cm2 a 100-200 KeV. L'uso di queste impurit? in substrati semiconduttori ? ben noto, cosi come, per esempio, descritto nel brevetto statuni tense 3.834.953. Si capir? che, per attuare l'invenzione, ? possibile usare altre impurit? oltre l'arsenico,e il boro, ad esempio, al posto del boro ? possibile usare antimonio poich? la diffusivit? del boro ? pi? alta di quella dell'antimonio. Si fa inoltre notare che l'invenzione pu? essere usata per fare sia transistori di tipo a svuotamento sia transistori di tipo ad arricchimento impiantando un'impurezza donatrice a rapida diffusione, quale il fosforo, e usando un'adatta fase di riscaldamento per collegare le due regioni di diffusione N+ 38 e 40. Inoltre, bench? la forma di realizzazione illustrata sia stata,descritta per un substrato semiconduttore di tipo P, si fa notare che sarebbe possibile usare un substrato semiconduttore di tipo N scambiando le regioni N+ e P+ nel substrato* Di conseguenza, si pud concludere che ? stato descritto un processo semplice per fabbricare una matrice di transistor ad alta densit? che pud essere usata in una memoria di sola lettura o, se desiderato, in una matrice logica programmabile, in cui la personalizzazione o programmazione della matrice non ? richiesta se non nell'ultimo stadio del processo di fabbricazione della matrice, cio? dopo che la matrice ? completa per circa 1*80%.
Sar? ovvio per l'esperto che, sebbene l'invenzione sia stata mostrata e descritta in modo particolareggiato relativamente ad una sua forma di realizzazione preferita, numerose sono le modifiche d'insieme e di dettaglio che possono essere apportate senza allontanarsi n? dallo spirito n? dall'ambito della medesima

Claims (18)

  1. RIVENDICAZIONI
    1* Processo per fabbricare almeno un transistor in una matrice di transistor comportante le fasi di formare un elettrodo di porta isolato da e sistemato vicino ad una prima regione di un substrato semiconduttore, introdurre una prima e una seconda impurit? in una seconda regione di detto substrato che S sistemata in adiacenza a detta prima regione, detta prima e detta seconda impurit? avendo una diffusivit? not?volmente diversa in detto substrato, e far penetrare detta prima e detta seconda impurit? attraverso detto substrato finch? una di dette prima e seconda impurit? forma una regione di tipo ad alone rispetto all*altra impurit? in detta prima regione.
  2. 2. Processo per fabbricare almeno un transistor in una matrice di transistor cosi come definito nella rivendicazione 1, in cui detta prima e detta seconda'impurit? vengono fatte penetrare nel substrato applicando calore a quest'ultimo?
  3. 3. Processo per fabbricare almeno un transistor in una matrice di transistor secondo la rivendicazione 1, in Cui detta prima e detta seconda impurit? vengo no introdotte in una seconda regione di detto substrato definita da un bordo di detto elettrodo di porta.
  4. 4. Processo per fabbricare almeno un transistor In una matrice di transistor secondo la rivendicazione 3 in cui detta prima e detta seconda impurit? vengono introd?tte in detta seconda regione e in una terza regione di detto substrato, detta seconda regione essendo definita da un primo bordo di detto elettrodo di porta e detta terza regione essendo definita da un secondo bordo di detto elettrodo di porta situato nel lato opposto di detto elettrodo di porta rispetto a detto primo bordo, cosi da formare elettrodi di sorgente e di drenaggio di detto transistore, detta prima regione essendo sistemata fra detti elettrodi di sorgente e di drenaggio.
  5. 5. Processo per fabbricare almeno un transistor in una matrice di transistor secondo la rivendicazione 3 in cui detta prima impurit? ha una diffusivit? pi? bassa di quella di detta seconda impurit? e in cui detta prima impurit? viene introdotta in detta seconda regione e in una terza regione di detto substrato, detta seconda regione essendo definita da turi primo bordo di detto elettrodo di porta e detta terza regione essendo definita da un secondo bordo di detto elettrodo di porta sistemato sul lato opposto di detto elettrodo di porta rispetto a quello di detto primo bordo, cos? da formare tgli elettrodi di sorgente e di drenaggio di detto transistor.
    detta prima regione essendo sistemata fra detti elettrodi di sorgente e di drenaggio.
  6. 6. Processo per fabbricare almeno un transistor in una matrice di transistor secondo la rivendicazione 1 in cui detta prima impurit? ? arsenico, detta seconda impurit? ? boro e detto substrato semiconduttore ? di tipo di conduttivit? P.
  7. 7. Processo per fabbricare almeno un transistor in una matrice di transistor secondo la rivendicazione 1 in cui detta prima impurit? ? antimonio, detta seconda impurit? ? boro e detto substrato semiconduttore ? di tipo di conduttivit? P.
  8. 8. Processo per fabbricare almeno un transistor in una matrice di transistor secondo la rivendicazione 1 in cui detta prima impurit? ? arsenico, detta seconda impurit? ? fosforo e detto substrato semiconduttore ? di tipo di conduttivit? P.
  9. 9. Processo per fabbricare almeno un transistor in ima matrice di transistor secondo la rivendicazione 1 in cui detta prima e detta seconda impurit? vengono introdotte impiantando ioni in detto substrato.
  10. 10. Processo per fabbricare una matrice di transistor comportante le fasi di formare una molteplicit? di elettrodi di porta isolati da un substrato semiconduttore avente una data conduttivit? , introdurre .una prima impurit? in regioni di detto substra? to adiacenti ad un bordo di ciascuno di detti elettrodi di porta, introdurre una seconda impurit? in alcune selezionate di dette regioni, detta seconda impurit? avendo una diffusivit? notevolmente pi? alta di quella di detta prima impurit?, e far penetrare l?impurit? avente diffusivit? pi? alta attraverso detto substrato lungo gli associati elettrodi di porta per alterare la conduttivit? di detto substrato in regioni adiacenti a detti elettrodi di porta.
  11. 11. Processo per fabbricare una matrice di transistor secondo la rivendicazione 10 in cui detta impurit? di diffusivit? pi? alta viene introdotta applicando calore a detto substrato.
  12. 12. Processo per fabbricare una matrice di transistor secondo la rivendicazione 10 in cui detta prima impurit? viene Introdotta in regioni di detto substrato definite da bordi di detti elettrodi di porta?
  13. 13. Processo per fabbricare una matrice di transistor secondo la rivendicazione 12 in cui la prima impurit? viene introdotta in prime regioni di detto substrato adiacenti ad un primo bordo di eiasenno di detti elettrodi di porta e in seconde regioni di detto substrato adiacenti ad un secondo bordo di ciascuno di detti elettrodi di porta sistemato sul lato opposto di detto elettrodo rispetto a quelli di detto primo bordo per formare elettrodi di sorgente e di drenaggio.
  14. 14. Processo per fabbricare una matrice di transistor secondo la rivendicazione 13 in cui detta seconda impurit? viene introdotta in dette prime regioni di detto substrato.
  15. 15. Processo per fabbricare una matrice di tramsistor secondo la rivendicazione 14 in cui detta prima impurit? ? arsenico, detta seconda impurit? ? boro, e la data conduttivit? di detto substrato semiconduttore 3 di tipo P.
  16. 16. Processo per fabbricare una memoria di sola lettura avente una matrice d? transistori ad effetto di campo comportante le fasi d? formare una molteplicit? di elttrodi di porta isolati da un substrato semiconduttore avente una data conduttivit?, introdurre una prima impurit? in una regione di detto substrato adiacente ad un bordo di ciascuno di detti elettrodi di porta, introdurre una seconda impurit? in alcune selezionate di dette regioni, detta seconda impurit? avendo una diffusivit? pi? alta di quella d? detta prima Impurit?, far penetrare detta seconda impurit? attraverso detto substrato cos? da formare una regione di tipo ad alone rispetto a detta prima impurit? per alterare detta data conduttivit? di detto substrato adiacentemente a detti elettrodi di parta, e collegare mezzi di rivelazione a ciascuna di dette regioni per determinare la posizione di dette regioni di tipo ad alone in detto substrato.
  17. 17. Processo per fabbricare una memoria di sola lettura secondo la rivendicazione 16 in cui dette impurit? sono introdotte mediante impiantamento e fatte penetrare applicando calore a detto substrato semiconduttore .
  18. 18. Processo per fabbricare una memoria di sola lettura secondo la rivendicazione 17 in cui detta prima impurit? ? arsenico, e detto substrato semiconduttore ? di conduttivit? di tipo P.
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