FR3076127A1

FR3076127A1 - Pvt detection circuit

Info

Publication number: FR3076127A1
Application number: FR1763173A
Authority: FR
Inventors: Pablo Royer; Adam Makosiej
Original assignee: Commissariat a lEnergie Atomique CEA; Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 2017-12-22
Filing date: 2017-12-22
Publication date: 2019-06-28
Anticipated expiration: 2037-12-22
Also published as: US10685700B2; EP3503402A1; US20190198092A1; FR3076127B1

Abstract

L'invention concerne un circuit de détection PVT, comprenant : des premier et deuxième transistors (102, 104) d'un premier type de conductivité, chacun ayant son nœud de commande couplé à une ligne de commande (EN), les premier et deuxième transistors étant agencés de telle sorte que les variations de leurs tensions de seuil en fonction de la température et/ou du procédé de fabrication sont différentes entre elles ; et un amplificateur (106) couplé à un deuxième nœud de conduction principal de chacun des premier et deuxième transistors et agencé pour amplifier une différence entre les courant (I1, I2) conduits par les premier et deuxième transistors afin de générer un signal de sortie (OUT).

Description

CIRCUIT DE DETECTION PVT

Domaine de l'invention

La présente description concerne le domaine de l'adaptation dynamique de tension, et en particulier un circuit et ion procédé pour détecter des conditions PVT (de l'anglais Process, Voltage, Température - procédé de fabrication, tension, température) dans un circuit intégré.

Exposé de l'art antérieur

La consommation d'énergie d'un circuit intégré peut être réduite en réduisant dynamiquement la tension d'alimentation lorsque le mode de fonctionnement permet une telle, réduction. En effet, le fait de réduire la tension d'alimentation a un effet sur les performances du circuit, en réduisant la fréquence maximum à laquelle le circuit peut fonctionner. En contrôlant dynamiquement la tension d'alimentation et la fréquence de fonctionnement du circuit, un compromis peut-être obtenu entre la consommation d'énergie et les performances sur la base des besoins particuliers du mode de fonctionnement.

Le point PVT d'un circuit correspond à des niveaux des trois paramètres principaux qui influencent les performances : le procédé de fabrication, la tension et la température. Si le point PVT d'un circuit peut être estimé à tout instant donné, cela permet de déduire la vitesse des transistors, et ainsi la fréquence de fonctionnement et/ou la tension d'alimentation peuvent être réglées de manière à obtenir des performances souhaitées.

Il existe des solutions pour estimer le point PVT. Par exemple, certaines solutions sont basées sur des oscillateurs en anneau qui produisent un signal oscillant à une fréquence qui dépend du point PVT. Cependant, de tels circuits ont tendance à être complexes et lents, à occuper une taille de puce relativement grande et à avoir une consommation d'énergie relativement élevée.

Un exemple de circuit pour lequel une estimation du point PVT serait bénéfique est une mémoire SRAM (mémoire statique à accès aléatoire). En effet, il a été proposé de fournir des techniques d'assistance en tension pour permettre de réaliser avec succès des opérations de lecture et d'écriture dans une SRAM en présence de niveaux de tension d'alimentation très faibles. Cependant, de telles techniques ne sont utiles que dans le cas où la tension d'alimentation dans le circuit n'est pas suffisamment haute pour assurer un fonctionnement standard. L'activation des techniques d'assistance en tension est en général réalisée par un circuit externe, qui dispose d'informations relativement peu précises en ce qui concerne le point PVT dans la SRAM. En outre, l'utilisation d'un circuit externe nécessite des broches I/O (entrées/sorties), alors qu'il est en général souhaitable de limiter le nombre de broches. Résumé

Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur.

Selon un aspect, on prévoit un circuit de détection PVT, comprenant : des premier et deuxième transistors d'un premier type de conductivité, chacun ayant son nœud de commande couplé à une ligne de commande et un premier de ses nœuds de conduction principaux couplé à un premier rail de tension, les premier et deuxième transistors étant agencés de telle sorte que les variations de leurs tensions de seuil en fonction de la température et/ou du procédé de fabrication sont différentes entre elles ; et un amplificateur couplé à un deuxième nœud de conduction principal de chacun des premier et deuxième transistors et agencé pour amplifier une différence entre les courants conduits par les premier et deuxième transistors afin de générer un signal de sortie au niveau d'une sortie du circuit.

Selon un mode de réalisation, 1'amplificateur comprend une bascule bistable et un circuit de pré-charge agencé pour placer la bascule bistable dans un état métastable.

Selon un mode de réalisation, la bascule bistable comprend des premier et deuxième inverseurs tête-bêche entre des premier et deuxième nœuds de tension, le premier inverseur étant couplé au premier rail de tension par l'intermédiaire du deuxième nœud de conduction principal du premier transistor, et le deuxième inverseur étant couplé au premier rail de tension par 1'intermédiaire du deuxième nœud de conduction principal du deuxième transistor.

Selon un mode de réalisation, le circuit de détection P VT comprend en outre : des troisième et quatrième transistors d'un deuxième type de conductivité, chacun ayant son nœud de commande couplé à un autre signal de commande et un premier de ses nœuds de conduction principaux couplé à un deuxième rail de tension de référence, un deuxième nœud de conduction principal de chacun des troisième et quatrième transistors étant couplé à 1'amplificateur, les troisième et quatrième transistors étant agencés pour avoir des tensions de seuil différentes entre elles et un taux différent de variation de leurs tensions de seuil par rapport aux variations d'au moins l'un du procédé de fabrication et de la température.

Selon un mode de réalisation, le circuit de détection PVT comprend en outre les troisième et quatrième transistors susmentionnés, le premier inverseur étant couplé au deuxième rail de tension par l'intermédiaire du deuxième nœud de conduction principal du troisième transistor, et le deuxième inverseur étant couplé au deuxième rail de tension par l'intermédiaire du deuxième nœud de conduction principal du quatrième transistor.

Selon un mode de réalisation, les premier et deuxième transistors sont agencés pour être différents entre eux selon un ou plusieurs des aspects suivants : la longueur des transistors ; la largeur des transistors ; le type de transistor ; et le niveau de la tension de polarisation de substrat.

Selon un autre aspect, on prévoit un système de détection PVT, comprenant : un premier circuit de détection PVT tel que susmentionné ; et un deuxième circuit de détection PVT tel que susmentionné, les premier et deuxième transistors du premier circuit de détection PVT étant agencés pour avoir des tensions de seuil dont chacune est différente des tensions de seuil des premier et deuxième transistors du deuxième circuit de détection PVT.

Selon un mode de réalisation, les premier et deuxième circuits de détection PVT sont couplés en série entre eux, la sortie du premier circuit de détection PVT étant couplée à la ligne de commande du deuxième circuit de détection PVT.

Selon un mode de réalisation, le système de détection PVT comprend en outre un troisième circuit de détection PVT tel que susmentionné ayant sa ligne de commande couplée à une sortie complémentaire du premier circuit de détection PVT.

Selon un autre aspect, on prévoit un circuit tridimensionnel comprenant une pluralité de niveaux de circuit intégré, chacun des niveaux comprenant un circuit de détection PVT tel que susmentionné.

Selon un autre aspect, on prévoit un procédé de détection d'un point PVT, comprenant : activer des premier et deuxième transistors d'un premier type de conductivité par l'intermédiaire d'une ligne de commande couplée à des nœuds de commande des premier et deuxième transistors, chacun des premier et deuxième transistors ayant un premier de ses nœuds de conduction principaux couplé à un premier rail de tension, et les premier et deuxième transistors étant agencés de telle sorte que les variations dans leurs tensions de seuil en fonction de la température et/ou du procédé de fabrication sont différentes entre elles ; et amplifier une différence entre les courants conduits par un deuxième nœud de conduction principal de chacun des premier et deuxième transistors afin de générer un signal de sortie. Brève description des dessins

Les caractéristiques et avantages susmentionnés et d'autres apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnée à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels : la figure 1 illustre schématiquement ion circuit de détection PVT selon un exemple de réalisation de la présente description ; la figure 2 est ion graphique illustrant un exemple de la conduction de transistors du circuit de la figure 1 sous des tensions VGS variables selon ion exemple de réalisation ; la figure 3A illustre un amplificateur du circuit de la figure 1 plus en détail selon un exemple de réalisation ; la figure 3B est un chronogramme représentant des exemples de signaux dans le circuit de la figure 3A selon un exemple de réalisation ; la figure 4A est un graphique représentant l'effet de paramètres de transistor sur le comportement d'un transistor ; la figure 4B est un graphique illustrant un exemple du comportement de transistors du circuit de la figure 1 à deux températures différentes selon un exemple de réalisation ; la figure 5 illustre schématiquement un circuit de détection PVT selon ion autre exemple de réalisation ; la figure 6 illustre schématiquement ion circuit de détection PVT selon un autre exemple de réalisation ; la figure 7A illustre schématiquement un circuit de détection PVT selon encore un exemple de réalisation ; la figure 7B illustre schématiquement un circuit de détection PVT selon encore un autre exemple de réalisation ; la figure 8 est un graphique représentant des occurrence de déclenchement du circuit de détection PVT de la figure 1 selon un exemple de réalisation ; la figure 9A illustre schématiquement un système de détection PVT comprenant une pluralité de circuits de détection PVT selon un exemple de réalisation ; la figure 9B illustre un système de détection PVT comportant une priorité des circuits de détection PVT selon un autre exemple de réalisation ; la figure 9C illustre schématiquement un système de détection PVT comprenant une pluralité de circuits de détection PVT selon encore un autre exemple de réalisation ; la figure 10A illustre schématiquement une matrice mémoire comprenant des circuits de détection PVT selon un exemple de réalisation ; et la figure 10B est une vue en perspective d'un circuit 3D comprenant des circuits de détection PVT selon un exemple de réalisation.

Description détaillée

Dans la description qui suit, le terme "connecté" est utilisé pour désigner une connexion électrique directe entre des éléments d'un circuit, alors que le terme "couplé" est utilisé pour désigner une connexion électrique qui peut être directe, ou qui peut se faire via un ou plusieurs éléments intermédiaires, comme des résistances, des condensateurs ou des transistors.

La figure 1 illustre schématiquement un circuit de détection PVT 100 selon un exemple de réalisation.

Le circuit 100 comprend par exemple des transistors 102 et 104, chacun étant couplé par ses nœuds de conductions principaux entre un rail de tension de référence, dans ce cas le rail de masse, et des entrées correspondantes d'un amplificateur (AMPLIFIER) 106. Dans l'exemple de la figure 1, chacun des transistors 102, 104 est un transistor MOS à canal N ayant des nœuds de conduction principaux correspondant à sa source et son drain, bien que dans des variantes de réalisation les transistors puissent être remplacés par d'autres types de dispositifs. Dans certains modes de réalisation les transistors 102, 104 sont des dispositifs SOI (de l'anglais Silicon on insulator - silicium sur isolant) , par exemple du type connu sous le nom de FD-SOI (SOI complètement dépiété).

Chacun des transistors 102, 104 a son nœud de commande, par exemple sa grille, couplé à une ligne de commande 108 sur laquelle est fourni un signal d'activation EN. Ainsi chacun des transistors 102, 104 se comporte comme une source de courant qui reçoit une tension de commande identique EN sur la ligne de commande 108. La ligne de commande 108 est aussi par exemple couplée à l'amplificateur 106, qui génère un signal de sortie OUT sur une sortie 110.

Les transistors 102 et 104 sont agencés pour avoir des tensions de seuil différentes, Vtl et Vt2 respectivement. En outre, les transistors 102 et 104 sont agencés de telle sorte que l'un de ces transistors est dominant en dessous d'un seuil VGS donné, et l'autre des transistors est dominant au-dessus de ce seuil VGS. En d'autres termes, les variations des courants drain/source, IDS, des transistors 102, 104 par rapport à leur tension grille-source, VGS, varient de telle sorte qu'au seuil VGS, les courants IDS des deux transistors 102, 104 sont égaux. En outre, les transistors 102, 104 sont agencés de telle sorte que les variations dans leurs tensions de seuil en fonction de la température et/ou du procédé de fabrication sont différentes entre elles, et ainsi le seuil VGS se décale en fonction du procédé et/ou de la température,. comme on va le décrire plus en détail ci-après.

En fonctionnement, le signal d'activation EN est par exemple à la tension d'alimentation VDD du circuit lorsqu' il est activé, et va amener les transistors 102 et 104 à conduire des courants II et 12 sur des lignes d'entrée 112 et 114 de 1'amplificateur respectivement. L'amplificateur 106 génère par exemple le signal de sortie OUT, qui est par exemple un signal de tension binaire, sur la base des niveaux relatifs des courants II et 12. Par exemple, le signal OUT est haut lorsque le courant II est supérieur au courant 12, et bas lorsque le- courant 12 est supérieur au courant II, bien que l'inverse soit possible.

La figure 2 est un graphique représentant un exemple de variations du rapport courant IDS(log)/CEQ de chacun des transistors 102, 104 de la figure 1 en fonction de la tension VGS, où CEQ est la capacité présente au niveau des drains des transistors 102, 104. Comme cela est illustré, les courbes de la figure 2 se croisent en un point 202 correspondant au seuil VGS TH décrit précédemment. À ce point 202, le courant IDS de chaque transistor 102, 104 par rapport à la capacité correspondante CEQ est égal, en d'autres termes IDS1/CEQ1=IDS2/CEQ2, où IDS1 et IDS2 sont les courants drain-source des transistors 102 et 104 respectivement, et CEQ1 et CEQ2 sont les capacités au niveau des drains des transistors 102 et 104 respectivement. Dans l'exemple de la figure 2, lorsque la tension VGS est en dessous du seuil TH, le courant généré par le dispositif de transistor 102 est dominant, et ainsi le signal OUT est par exemple haut, tandis que lorsque les tensions VGS sont au-dessus du seuil TH, le courant généré par le transistor 104 est dominant, et ainsi le signal OUT est par exemple bas.

Ainsi le signal OUT fournit une indication du niveau de la tension VGS appliquée aux transistors par rapport au seuil TH, et étant donné que le seuil TH varie avec la température et/ou le procédé, il indique aussi si un seuil PVT a été dépassé. Par exemple, les transistors 102, 104 sont agencés de telle sorte que, lorsque la tension VGS, et ainsi la tension d'alimentation VDD du circuit, est au-dessus du seuil variable TH, la tension d'alimentation est suffisamment haute pour répondre à un certain critère de performance. Par exemple, dans le cas où le circuit de détection PVT 100 est mis en œuvre dans une SRAM, le seuil TH correspond à un niveau au-dessus duquel des opérations de lecture et d'écriture peuvent être réalisées sans rehausser les tensions en utilisant des techniques d*assistance à la lecture ou à l'écriture.

La figure 3A illustre schématiquement ion exemple de mise en œuvre de l'amplificateur 106. L'amplificateur 106 comprend par exemple une bascule bistable constituée d'inverseurs 302 et 304 tête-bêche entre des nœuds de tension 306 et 308. L'inverseur 302 est par exemple formé par un transistor PMOS 310 et un transistor NMOS 312 couplés en série par leurs nœuds source/drain entre le rail de tension d'alimentation VDD et la ligne 112. De manière similaire, l'inverseur 304 est par exemple formé par un transistor PMOS 314 et un transistor NMOS 316 couplés en série par leurs nœuds source/drain entre le rail de tension d'alimentation VDD et la ligne 114. Les grilles des transistors 314 et 316 sont couplées au nœud de tension 306, et les grilles des transistors 310 et 312 sont couplées au nœud de tension 308. Le nœud 308 fournit par exemple le signal de sortie OÜT de l'amplificateur 106. Le nœud 306 fournit par exemple la version complémentaire OUT du signal OUT. L'amplificateur 106 comprend aussi un circuit de précharge 320, qui comprend par exemple des transistors PMOS 322 et 324, couplant respectivement les nœuds 308 et 306 au rail de tension d'alimentation VDD, et un transistor PMOS 326, couplant les nœuds .306 et 308 entre eux. Les transistors PMOS 322, 324 et 326 sont par exemple contrôlés par le signal d'activation EN.

La figure 3B est un chronogramme représentant un exemple du signal d'activation EN, du signal de sortie OUT sur le nœud 308 et du signal OUT sur le nœud 306 de la figure 3A.

Le signal d'activation EN est initialement bas, ce qui amène les nœuds 306 et 308 de l'amplificateur 106 à être couplés au rail de tension d'alimentation VDD, plaçant ainsi la bascule formée par les inverseurs 302, 304 dans un état métastable. À un instant tO, le signal d'activation EN est activé, libérant ainsi les nœuds 306, 308, et activant les transistors 102, 104. Dans l'exemple de la figure 3B, le point PVT du circuit amène le transistor 104 à conduire un courant IDS plus grand par rapport à sa capacité CEQ que le transistor 102, et ainsi la tension sur la ligne 114 est amenée à l'état bas plus rapidement que la tension sur la ligne 112. Ainsi le signal OUT sur le nœud 308 descend plus rapidement que le signal OUT sur le nœud 306, qui baisse seulement un peu puis revient au niveau d'alimentation VDD. Ainsi le signal de sortie OUT est bas. À un instant tl, le signal d'activation EN passe par exemple à l'état bas, ce qui amène le signal de tension OUT sur le nœud 308 à revenir à un niveau proche de la tension d'alimentation VDD.

La figure 4A est un graphique représentant une courbe de variation IDS(log)/CEQ en fonction de la tension VGS d'un transistor, et représente l'influence de divers paramètres sur cette courbe.

Une augmentation de température provoque par exemple une rotation de la courbe dans le sens horaire. Une variation dans le procédé de fabrication dans la direction d'un coin de procédé rapide-rapide amène par exemple la courbe à se décaler vers le haut et vers la droite, en d'autres termes le courant pour une tension VGS donnée va augmenter. D'autres paramètres indiqués en figure 4A correspondent à des paramètres des transistors 102, 104 qui peuvent être sélectionnés pour obtenir une variation souhaitée dans le seuil TH en fonction de variations de la température et/ou du procédé. Par exemple, lorsque la largeur W du transistor augmente, le courant IDS augmente aussi pour une tension VGS donnée. En outre, une augmentation de la longueur L du transistor amène la courbe à se décaler vers le bas et vers la droite, de sorte que moins de courant est fourni pour un niveau VGS donné. Une augmentation de la tension de polarisation de substrat BB amène par exemple la courbe à se décaler vers la gauche, augmentant ainsi le courant pour une tension VGS donnée. D'autres paramètres de conception des transistors 102, 104, en plus ou à la place de ceux représentés en figure 4A, pourraient être utilisés pour obtenir une variation souhaitée dans le seuil TH en fonction des variations de température et/ou de procédé, comme le type de transistor (LVT, RVT ou HVT), l'épaisseur d'oxyde de grille (G01, G02 ou G03), etc.

On va maintenant décrire un exemple de la manière dont le seuil VGS TH peut être rendu dépendant de la tenpérature en faisant référence à la figure 4B.

La figure 4B est un graphique représentant des courbes de variations IDS(log)/CEQ en fonction de la tension VGS des transistors 102, 104 à deux températures différentes. En particulier, des lignes en trait continu en figure 4B représentent les courbes pour une première tenpérature de chacun des transistors 102, 104, et des lignes en trait mixte représentent les courbes pour une deuxième tenpérature de chacun des transistors 102, 104, la deuxième température étant supérieure à la première tenpérature.

On peut voir qu'à la première tenpérature, les courbes des transistors 102, 104 se croisent à un seuil VGS TH', alors qu'à la deuxième tenpérature, les courbes des transistors 102, 104 se croisent à un seuil VGS TH” inférieur. Cela est par exemple obtenu en fabriquant le transistor 102 plus large que le transistor 104, et en appliquant une tension de polarisation de substrat au transistor 104, de sorte que la rotation des courbes provoquée par le changement de température du transistor 102 amène le point de croisement de sa courbe à se décaler le long de la courbe du transistor 104.

Les paramètres des transistors 102, 104 peuvent en plus ou à la place être choisis de manière à rendre le seuil TH dépendant de variations du procédé de fabrication.

La figure 5 représente schématiquement un circuit de détection PVT 500 selon un autre exemple de réalisation. Le circuit 500 est similaire au circuit 100 de la figure 1, et les éléments similaires portent les mêmes références et ne seront pas décrits de nouveau en détail. Toutefois, dans l'exemple de la figure 5, les transistors NMOS 102 et 104 sont remplacés par des transistors PMOS 502, 504, respectivement, ayant des tensions de seuil différentes, Vt3 et Vt4. Ainsi, alors que le mode de réalisation de la figure 1 va être particulièrement sensible à des variations du procédé NMOS, le mode de réalisation de la figure 5 va être particulièrement sensible à des variations du procédé PMOS. Les transistors PMOS 502, 504 ont par exemple leurs grilles couplées à une ligne de commande 508 pour recevoir l'inverse du signal d'activation EN. Les transistors PMOS 502 et 504 sont par exemple couplés entre le rail de tension d'alimentation VDD et des entrées 512, 514 respectivement de 1'amplificateur 106. La ligne d'entrée 508 est aussi par exemple couplée à l'amplificateur 506.

Comme les transistors 102 et 104, les transistors 502 et 504 sont agencés de telle sorte que l'un de ces transistors est dominant en dessous d'ion seuil VGS donné, et l'autre de ces transistors est dominant au-dessus de ce seuil VGS. En d'autres termes, les variations des courants drain/source IDS des transistors 502, 504 par rapport à leur tension grille-source VGS varient de telle sorte qu'au seuil VGS, les courant IDS des deux transistors 502, 504 par rapport à leurs capacités CEQ correspondantes sont égaux, en d'autres termes IDS3/CEQ3=IDS4/CEQ4, où IDS3 et IDS4 sont les courants drain-source des transistors 502 et 504 respectivement, et CEQ3 et CEQ4 sont les capacités au niveau des drains des transistors 502 et 504 respectivement. En outre, les transistors 502, 504 sont agencés de telle sorte que les variations dans leurs tensions de seuil en fonction de la température et/ou du procédé sont différentes entre elles, et ainsi le seuil VGS se décale en fonction du procédé et/ou de la température.

Le fonctionnement du circuit de la figure 5 est similaire à celui de la figure 1. L'amplificateur 106 de la figure 5 est par exemple mis en œuvre par un circuit similaire à celui de la figure 3A, excepté que les inverseurs 302 et 304 sont couplés au rail de tension VDD par l'intermédiaire des transistors 502 et 504 respectivement, et le circuit de pré-charge 320 va coupler les nœuds 306 et 308 à la masse.

La figure 6 illustre schématiquement un circuit de détection PVT 600 selon encore un autre exemple de réalisation. L'exemple de la figure 6 combine les modes de réalisation des figures 1 et 5 en prévoyant les transistors 102 et 104 couplés entre 1'amplificateur 106 et le rail de masse, et les transistors 502 et 504 couplés entre l'amplificateur 106 et le rail de tension VDD. L'amplificateur 106 de la figure 6 est similaire à l'amplificateur 106 de la figure 3A, excepté que le circuit de pré-charge 320 est remplacé en figure 6 par un circuit de précharge 620, qui pré-charge les nœuds de tension 306 et 308 à VDD/2. Le circuit de pré-charge 620 comprend par exemple des commutateurs 622, 624 et 626 couplés en série entre des noeuds 628 et 630, chacun des nœuds 628 et 630 étant à la tension d'alimentation VDD/2. Le nœud intermédiaire entre les commutateurs 622 et 624 est couplé au nœud 306 de 1'amplificateur 106, et le nœud intermédiaire entre les commutateurs 624 et 626 est couplé au nœud de tension 308 de 1'amplificateur 106. Les commutateurs 622, 624 et 626 sont contrôlés par l'inverse EN du signal d'activation EN reçu sur la ligne de commande 508.

En fonctionnement, dans le circuit de la figure 6, le courant II est conduit par les deux transistors 502 et 102, et le courant 12 dans le circuit de la figure 6 est conduit par les deux transistors 504 et 104. Ainsi le circuit de détection PVT 600 de la figure 6 est sensible à des variations à la fois des transistors PMOS et des transistors NMOS. En outre, le nombre de paramètres de conception disponibles pour obtenir une réponse souhaitée en fonction de la température et du procédé est augmenté par rapport à un circuit ne comportant que seulement deux transistors NMOS ou deux transistors PMOS.

La figure 7A illustre schématiquement un circuit de détection PVT 700 comprenant le circuit 100 de la figure 1 et un circuit de sortie pour formater le signal de sortie. Dans l'exemple de la figure 7A, la sortie 110 du circuit 100 est couplée à une entrée de données D d'une bascule 702. Une porte OU EXCLUSIF 70Φ a une première entrée couplée à la sortie 110, et une autre entrée couplée à la sortie complémentaire du circuit 100 pour recevoir le signal OUT. La sortie de la porte OU EXCLUSIF 704 est couplée à une entrée d'horloge de la bascule 702. La bascule 702 est par exemple réinitialisée par un signal de réinitialisation RST, et fournit sur sa sortie Q un signal S_OUT du circuit 700. Un avantage de la mise en œuvre de la figure 7A est qu'on utilise une transition de l'un ou l'autre des signaux OUT et OUT pour synchroniser le rafraîchissement du signal de sortie S_OUT.

La figure 7B illustre schématiquement un circuit de détection PVT 720 comprenant le circuit 100 de la figure 1 et un circuit de sortie comprenant une bascule 702 ayant son entrée de réinitialisation couplée à la sortie 110 du circuit 100. L'entrée de données D de la bascule 702 est couplée à la tension d'alimentation VDD, et l'entrée d'horloge reçoit par exemple un signal d'horloge CLK. En fonctionnement, le signal de sortie S_OUT du circuit 720 va être à VDD par défaut, mais va être à zéro si la bascule 702 est réinitialisée par le signal de sortie OUT du circuit de détection PVT 100.

Bien sûr, le circuit 100 des figures 7A et 7B pourrait être remplacé dans des variantes de réalisation par le circuit 500 de la figure 5 ou le circuit 600 la figure 6.

La figure 8 est un graphique représentant un exemple du nombre d'occurrences (OCCURENCES), représenté par une fonction de distribution cumulative, du déclenchement du circuit de détection PVT 100 pour une plage de niveaux de tension d'alimentation. Une courbe 802 représente un coin de procédé SS (lent-lent), une courbe 804 représente un coin de procédé SF (lent-rapide), une courbe 806 représente un coin de procédé TT (typique-typique), une courbe 808 représente un coin de procédé FS (rapide-lent) et une courbe 810 représente un coin de procédé FF (rapide-rapide).

On peut voir d'après les courbes de la figure 8 que, au vu d'une certaine discordance entre les dispositifs 102 et 104, le circuit peut être déclenché à une valeur tombant dans une plage de tensions. Par exemple, dans le cas du coin SS représenté par la courbe 802, certains circuits sont déclenchés à une tension d'alimentation VDD aussi basse que 0,57 V. Il est par exemple vérifié que la tension de déclenchement la plus basse pour chaque coin de procédé est suffisamment haute pour satisfaire un niveau de performance souhaité pour déclencher une opération donnée par le circuit de détection PVT 100.

La figure 9A illustre schématiquement un système de détection PVT 900 comprenant N+l circuits de détection PVT, DC0 à DCN, chacun correspondant par exemple au circuit 700 ou 720 des figures 7A et 7B. Les circuits DC0 à DCN génèrent un signal de sortie S_OUT0 à S_OUTN respectivement, et ces signaux sont par exemple fournis à un circuit de commande (CTRL) 902, qui par exemple génère un signal de sortie de de n bits EKn:0> sur la base des signaux de sortie S_OUT0 à S_0UTN, où n est par exemple un entier, compris par exemple entre 1 et N+l en fonction du filtrage appliqué aux signaux de sortie S_OUT0 à S_OUTN. Le circuit de commande 902 génère par exemple un signal d'activation EN pour contrôler chacun des circuits de détection PVT, qui peuvent par exemple être activés en parallèle, ou un par un.

Dans certains modes de réalisation, les circuits de détection PVT DC0 à DCN de la figure 9A sont répartis pour détecter des gradients dans le point PVT, comme des gradients résultant de gradients de température en certains points d'un circuit, des gradients de variation de procédé, ou des gradients de tension VDD résultant par exemple d'une chute de tension résistive (IR drop).

En variante, chacun des circuits de détection PVT DC0 à DCN de la figure 9A a par exemple ion seuil VGS TH à ion niveau différent pour un point procédé/température donné, et ainsi le système 900 permet par exemple une estimation plus précise du point de fonctionnement PVT.

Dans encore un autre exemple, chacun des circuits de détection PVT DC0 à DCN est agencé pour prendre une décision différente en ce qui concerne le fonctionnement d'un circuit. Par exemple, dans le cas d'une SRAM, un ou plusieurs des circuits de détection sont utilisés pour déclencher l'application d'une tension négative NBL sur l'une des lignes de bit pendant une opération d'écriture, et un ou plusieurs circuits de détection différents sont utilisés pour sélectionner un chemin factice particulier dans la SRAM. Comme cela est connu de l'homme de l'art, un chemin factice peut comprendre une ligne de bit factice déchargée par une cellule de référence, et peut être utilisé pour estimer le temps de lecture dans la .matrice mémoire et ainsi optimiser des caractéristiques temporelles des opérations d'accès. On peut prévoir plus qu'un seul chemin factice, chacun étant agencé pour un point PVT différent, et l'un de ces chemins factices peut être sélectionné sur la base de la sortie d'un ou plusieurs circuits de détection PVT. En plus ou à la place, un ou plusieurs circuits de détection PVT pourraient être utilisés pour contrôler l'activation d'une tension de rehaussement de ligne de mot.

La figure 9B illustre schématiquement un système de détection PVT 910 selon une variante par rapport au système de la figure 9A, variante dans laquelle trois circuits de détection PVT DCO à DC2 sont couplés en série, et seul le premier circuit DCO est activé directement, le circuit DC1 étant activé sélectivement par le résultat de la détection par le circuit DCO et le circuit DC2 étant activé sélectivement par le résultat de la détection par le circuit DC1. Par exemple, le circuit DCO a un seuil VGS THO, le circuit DC1 a un seuil VGS TH1 supérieur à THO, et le circuit DC2 a un seuil VGS TH2 supérieur à TH1. La sortie du circuit DCO est couplée à l'entrée d'activation du circuit DC1, et la sortie du circuit DC1 est couplée à l'entrée d'activation du circuit DC2. Les signaux de sortie S_OUTO, S_0UT1 et S_OUT2 fournissent respectivement des bits de sortie D<0>, D<1> et D<2> du système 910, où les lectures suivantes sont par exemple obtenues sur la base de la plage de VDD :

La figure 9C illustre schématiquement un système de détection PVT 920 selon une variante par rapport à celui des figures 9A et 9B, dans lequel des circuits de détection PVT DCO, DC1 et DC2 sont connectés dans un agencement arborescent. En particulier, le circuit DC1 fournit des signaux de sortie S_0UT1 et SjOUTl, qui sont fournis respectivement aux entrées d'activation des circuits DCO et DC2. Par exemple, le circuit DCO a un seuil VGS THO, le circuit DC1 a un seuil VGS TH1 supérieur à THO, et le circuit DC2 a un seuil VGS TH2 supérieur à TH1. Les signaux de sortie SjOUTO et S_OUTO du circuit DCO, et les signaux de sortie S_0UT2 et S_OUT2 du circuit DC2 fournissent respectivement des bits de sortie D<0> à D<3> du système 920, où les lectures suivantes sont par exemple obtenues sur la base de la plage de VDD :

Bien que les exemples des figures 9B et 9C illustrent des exemples simples comportant trois circuits de détection, il apparaîtra clairement à l'homme de l'art que ces modes de réalisation pourraient être adaptés pour inclure ion nombre quelconque de circuits de détection dans un agencement en série ou arborescent.

Les agencements des circuits de détection PVT tels que décrits en relation avec les figures 9B et 9C procurent des

avantages en ce qui concerne la consommation d'énergie, la latence et/ou le format de bits.

Par exemple, la consommation d'énergie va dépendre du nombre de circuits de détection qui sont activés pour une opération de détection donnée. Dans le cas de l'agencement en série de la figure 9B, le nombre de circuits de détection activés va être compris entre 1 et N en fonction du niveau de la tension d'alimentation, où N est le nombre de circuits de détection. Dans le cas de l'agencement arborescent de la figure 9C, il y aura toujours 2*log2(N+l) activations dans le cas de N circuits de détection (deux activations dans l'exemple de la figure 9C comprenant trois circuits), et ainsi une consommation d'énergie constante, indépendamment de la valeur qui est mesurée.

De même, la latence sera variable dans l'agencement en série de la figure 9A entre 1 et N fois la latence d'un seul circuit de détection. Dans l'agencement arborescent de la figure 9C, la latence sera toujours 2*log2(N+l) fois la latence d'un seul circuit: de détection (deux fois la latence dans l'exemple de la figure 9C comprenant trois circuits).

La figure 10A illustre schématiquement un dispositif mémoire 1000 comprenant des circuits de détection PVT selon un exemple de réalisation. Le dispositif mémoire 1000 est par exemple une SRAM comprenant huit matrices A0 à A7 agencées en deux rangées de quatre matrices, les matrices A0 et Al partageant des circuits de commande 1002, les matrices A2 et A3 partageant des circuits de commande 1004, les matrices A4 et A5 partageant des circuits de commande 1006, les matrices A6 et A7 partageant des circuits de commande 1008. Deux circuits de détection PVT 700, chacun étant par exemple similaire à celui de la figure 7A, sont disposés dans une région du circuit entre les deux rangées de matrices mémoires, et par exemple détectent le moment où l'assistance à la lecture et/ou l'écriture peut être coupée. Les circuits 700 fournissent par exemple des signaux de commande correspondants aux circuits 1002, 1004, 1006 et 1008 pour contrôler en conséquence les opérations d'assistance à la lecture et à l'écriture.

La figure 10B illustre schématiquement un circuit intégré 3D 1010 comprenant un système de détection PVT. Le circuit 3D 1010 comprend par exemple une pluralité de niveaux, quatre étant représentés et référencés 1012, 1014, 1016 et 1018 en figure 10B. Dans certains modes de réalisation, le circuit 3D 1010 est un circuit monolithique. Certains ou la totalité des niveaux comprennent des circuits de détection PVT 700 similaires à celui de la figure 7A, et le niveau 1018 conprend par exemple un circuit de commande 1020 qui communique avec chacun des circuits de détection PVT 700 des niveaux 1012 à 1016 en utilisant des vias 1022 à 1026 respectivement. Par exemple, le circuit de commande 1020 active les circuits de détection PVT 700 en produisant des signaux d'activation correspondants, et reçoit un ou plusieurs signaux à partir de chacun des circuits de détection PVT 700 indiquant le point PVT du niveau correspondant. Le niveau de tension d'alimentation VDD de chaque niveau peut ainsi par exemple être contrôlé en conséquence.

Un avantage de prévoir un circuit de détection PVT sur chaque niveau d'une structure 3D comme cela est représenté en figure 10B est que des variations de procédé de fabrication et de température entre les couches, et toute chute de tension résistive (IR drop) éventuelle, peuvent être prises en compte afin de régler de manière indépendante la tension d'alimentation de chaque niveau.

Un avantage du circuit de détection PVT tel que décrit ici sur la base de deux ou plusieurs sources de courant est que la solution est compacte, rapide et a une consommation d'énergie relativement faible.

Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit des modes de réalisation basés sur la technologie de transistors MOS, il sera clair pour l'homme de l'art que les principes décrits ici pourraient être appliqués à d'autres technologies de transistors, comme la technologie bipolaire.

En outre, il sera clair pour l'homme de l'art que bien qu'on ait décrit des exemples des circuits d'amplificateur et de pré-charge, il y a de nombreuses variantes et alternatives qui pourraient être utilisées. Par exemple, en plus ou à la place du circuit de pré-charge 320, un circuit de pré-charge pourrait être agencé pour pré-charger les nœuds 112 et 114 directement. Par exemple, les nœuds 112 et 114 sont couplés entre eux et au rail VDD par l'intermédiaire de transistors PMOS contrôlés par le signal d'activation EN. Un avantage de prévoir un circuit de précharge connecté directement aux nœuds 112 et 114 est que ces nœuds peuvent être pré-chargés plus rapidement que s'ils étaient préchargés par l'intermédiaire des transistors 312 et 316 de l'amplificateur 106.

En outre, les divers éléments décrits en relation avec les divers modes de réalisation peuvent être combinés, dans des variantes de réalisation,, selon diverses combinaisons.

Claims

REVENDICATIONS

1. Circuit de détection PVT, comprenant : des premier et deuxième transistors (102, 104) d'un premier type de conductivité, chacun ayant son nœud de commande couplé à une ligne de commande (EN) et un premier de ses nœuds de conduction principaux couplé à un premier rail de tension, les premier et deuxième transistors étant agencés de telle sorte que les variations de leurs tensions de seuil en fonction de la température et/ou du procédé de fabrication sont différentes entre elles ; et un amplificateur (106) couplé à un deuxième nœud de conduction principal de chacun des premier et deuxième transistors et agencé pour amplifier une différence entre les courants (II, 12 ) conduits par les premier et deuxième transistors afin de générer un signal de sortie (OUT) au niveau d'une sortie du circuit.
2. Circuit de détection PVT selon la revendication 1, dans lequel 1'amplificateur comprend : une bascule bistable ; et un circuit de pré-charge (320, 620) agencé pour placer la bascule bistable dans un état métastable.
3. Circuit de détection PVT selon la revendication 2, dans lequel la bascule bistable comprend des premier et deuxième inverseurs (302, 304) tête-bêche entre des premier et deuxième nœuds de tension (306, 308), le premier inverseur (302) étant couplé au premier rail de tension par l'intermédiaire du deuxième nœud de conduction principal du premier transistor (102), et le deuxième inverseur étant couplé au premier rail de tension par 1'intermédiaire du deuxième nœud de conduction principal du deuxième transistor (104).
4. Circuit de détection PVT selon la revendication 1, comprenant en outre : des troisième et quatrième transistors (502, 504) d'un deuxième type de conductivité, chacun ayant son nœud de commande couplé à ion autre signal de commande (EN) et un premier de ses nœuds de conduction principaux couplé à un deuxième rail de tension de référence, un deuxième nœud de conduction principal de chacun des troisième et quatrième transistors étant couplé à l'amplificateur (106), les troisième et quatrième transistors étant agencés pour avoir des tensions de seuil différentes entre elles et un taux différent de variation de leurs tensions de seuil par rapport aux variations d'au moins l'un du procédé de fabrication et de la température.
5. Circuit de détection PVT selon la revendication 3, comprenant en outre les troisième et quatrième transistors de la revendication 4, dans lequel le premier inverseur (302) est couplé au deuxième rail de tension par l'intermédiaire du deuxième nœud de conduction principal du troisième transistor (502), et le deuxième inverseur (304) est couplé au deuxième rail de tension par l'intermédiaire du deuxième nœud de conduction principal du quatrième transistor (504).
6. Circuit de détection PVT selon l'une quelconque des revendications 1 à 5, dans lequel les premier et deuxième transistors (102, 104) sont agencés pour être différents entre eux selon un ou plusieurs des aspects suivants : la longueur des transistors ; la largeur des transistors ; le type de transistor ; et le niveau de la tension de polarisation de substrat.
7. Système de détection PVT, comprenant : un premier circuit de détection PVT selon l'une quelconque des revendications 1 à 6 ; et un deuxième circuit de détection PVT selon l'une quelconque des revendications 1 à 6, dans lequel les premier et deuxième transistors (102, 104) du premier circuit de détection PVT sont agencés pour avoir des tensions de seuil dont chacune est différente des tensions de seuil des premier et deuxième transistors du deuxième circuit de détection PVT.
8. Système de détection PVT selon la revendication 7, dans lequel les premier et deuxième circuits de détection PVT sont couplés en série entre eux, la sortie du premier circuit de détection PVT étant couplée à la ligne de commande (EN) du deuxième circuit de détection PVT.
9. Système de détection PVT selon la revendication 8, comprenant en outre un troisième circuit de détection PVT selon l'une quelconque des revendications 1 à 6, le troisième circuit de détection PVT ayant sa ligne de commande couplée à une sortie complémentaire (OUT) du premier circuit de détection PVT.
10. Circuit tridimensionnel comprenant une pluralité de niveaux de circuit intégré, dans lequel chacun des niveaux comprend un circuit de détection PVT selon l'une quelconque des revendications 1 à 6.
11. Procédé de détection d'un point PVT, comprenant : activer des premier et deuxième transistors (102, 104) d'un premier type de conductivité par l'intermédiaire d'une ligne de commande (EN) couplée à des nœuds de commande des premier et deuxième transistors, chacun des premier et deuxième transistors ayant un premier de ses nœuds de conduction principaux couplé à un premier rail de tension, et les premier et deuxième transistors étant agencés de telle sorte que les variations dans leurs tensions de seuil· en fonction de la température et/ou du procédé de fabrication sont différentes entre elles ; et amplifier une différence entre les courants conduits par un deuxième nœud de conduction principal de chacun des premier et deuxième transistors afin de générer un signal de sortie (OUT).