FR2894386A1 - Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor - Google Patents
Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor Download PDFInfo
- Publication number
- FR2894386A1 FR2894386A1 FR0512358A FR0512358A FR2894386A1 FR 2894386 A1 FR2894386 A1 FR 2894386A1 FR 0512358 A FR0512358 A FR 0512358A FR 0512358 A FR0512358 A FR 0512358A FR 2894386 A1 FR2894386 A1 FR 2894386A1
- Authority
- FR
- France
- Prior art keywords
- gate
- zone
- intermediate zone
- voltage
- electric field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 8
- 230000005684 electric field Effects 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000002800 charge carrier Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
Abstract
Le dispositif comporte une première zone dopée (1) par un premier type de dopage, par exemple P, et une seconde zone dopée (2) par un second type de dopage, par exemple N. Les première et seconde zones (1 et 2) sont reliées l'une à l'autre par une zone intermédiaire (I) de faible dopage. La zone intermédiaire (I) forme des première (3) et seconde (4) jonctions respectivement avec la première zone (1) et avec la seconde zone (2). Le dispositif comporte au moins une première grille (5) pour générer un champ électrique dans la zone intermédiaire (I), du côté de la première jonction (3). De plus, le dispositif comporte au moins une seconde grille (6) pour générer un champ électrique dans la zone intermédiaire (I), du côté de la seconde jonction (4).
Description
Transistor de type I-MOS comportant deux grilles indépendantes, et procédé
d'utilisation d'un tel transistor Domaine technique de l'invention L'invention concerne un dispositif de type métal/oxyde/semi-conducteur (MOS) comportant une première zone dopée par un premier type de dopage et une seconde zone dopée par un second type de dopage, les première et io seconde zones étant reliées l'une à l'autre par une zone intermédiaire de faible dopage, la zone intermédiaire formant des première et seconde jonctions respectivement avec la première zone et avec la seconde zone, le dispositif comportant au moins une première grille pour générer un champ électrique dans la zone intermédiaire, du côté de la première jonction. 15 État de la technique Le document WO2004/001801 décrit un transistor MOS (métal/oxyde/semi- 20 conducteur) comportant une structure du type PIN. Cette structure PIN comporte une zone intermédiaire (I), semi-conductrice et de faible dopage, soit ni soit p , disposée entre une zone dopée P et une zone dopée N. La zone intermédiaire I forme une première jonction semi-conductrice P-I avec la zone dopée P et une seconde jonction semi-conductrice I-N avec la 25 seconde zone. Une grille isolée permet d'appliquer un champ électrique plus proche de l'une des deux jonctions que de l'autre jonction. Le champ électrique provoque la commutation du transistor entre un état bloqué et un état conducteur. Dans l'état conducteur, un claquage par avalanche se produit dans la zone intermédiaire L On obtient ainsi une diode PIN dont la 30 tension d'avalanche peut être contrôlée par la grille. Le passage abrupt entre un régime bloqué et un régime passant est obtenu par l'intermédiaire de phénomènes d'ionisation par impact. Le transistor obtenu est également appelé transistor I-MOS.
La caractéristique courant-tension (I-V) d'un transistor I-MOS présente une 5 très faible valeur de l'inverse de la pente sous le seuil, de l'ordre de 5 à 10 mV par décade. Le document WO2004/001801 propose des applications du transistor I-MOS comme, par exemple, une cellule mémoire ou un inverseur ayant un temps 10 de commutation plus court que les dispositifs de type CMOS.
Un procédé de fabrication de transistors I-MOS est décrit dans l'article "Impact Ionization MOS (I-MOS)-Part-ll: Experimental Results" de K.Gopalakrishnan et al. (IEEE Transactions on Electron Devices, volume 52, 15 p.77-84, 2005).
Par ailleurs, l'article "80nm Self-Aligned Complementary I-MOS Using Double Sidewall Spacer and Elevated Drain Structure and Its Applicability to Amplifiers with High Linearity," de W.Y.Choi et al. (International Electron 20 Devices Meeting, San Francisco, U.S.A., pp. 203-206, Dec. 13-15, 2004) propose un procédé de fabrication de dispositifs I-MOS utilisant des espaceurs afin de contrôler les dimensions de la grille et de la zone intermédiaire.
25 Objet de l'invention L'invention a pour but d'améliorer les dispositifs de type I-MOS et, plus particulièrement, de proposer des fonctions électroniques et logiques 30 supplémentaires.
Selon l'invention, ce but est atteint par le fait que le dispositif comporte au moins une seconde grille pour générer un champ électrique dans la zone intermédiaire du côté de la seconde jonction.
Selon un mode de réalisation particulier de l'invention, la première grille est disposée sur une face avant de la zone intermédiaire et la seconde grille est disposée sur une face arrière de la zone intermédiaire.
Selon un autre mode de réalisation particulier de l'invention, la première grille 1 o et la seconde grille sont disposées sur une même face de la zone intermédiaire.
Les grilles peuvent recouvrir partiellement la zone dopée associée ou envelopper partiellement la zone intermédiaire. 15 L'invention a également pour but un procédé d'utilisation d'un dispositif selon l'invention, le procédé comportant : - l'application d'une tension source-drain entre les première et seconde zones dopées, de manière à ce qu'un champ électrique correspondant, 20 généré dans la zone intermédiaire, soit inférieur au champ critique d'ionisation par impact du matériau semi-conducteur utilisé, - l'application d'une tension de grille sur l'une des première et seconde grilles créant un canal d'inversion conducteur à proximité de la grille correspondante, de manière à ce que la tension source-drain chute sur une 25 distance plus courte qu'une longueur initiale de la zone intermédiaire, le champ électrique correspondant étant supérieur au champ critique.
En particulier, le procédé peut comporter l'application, sur la première grille, d'une première tension de grille 30 supérieure en valeur absolue à une première tension de seuil, et l'application, sur la seconde grille, d'une seconde tension de grille supérieure en valeur absolue à une seconde tension de seuil, créant deux canaux d'inversion conducteurs respectivement à proximité des première et seconde grilles, de manière à ce que la tension source-drain chute sur une distance plus courte qu'une longueur initiale de la zone intermédiaire, le champ électrique correspondant étant supérieur au champ critique. io Description sommaire des dessins D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs et représentés aux dessins annexés, 15 dans lesquels :
Les figures 1 à 4 représentent, en coupe, quatre modes de réalisation particuliers d'un dispositif selon l'invention. Les figures 5 et 6 représentent, respectivement en vue de dessus et en 20 coupe selon l'axe A-A, un cinquième mode de réalisation particulier du dispositif selon l'invention. La figure 7 illustre un mode de réalisation particulier du dispositif selon l'invention et de son fonctionnement. 25 Description de modes particuliers de réalisation
Sur la figure 1, un dispositif de type métal/oxyde/semi-conducteur (MOS) comporte une première zone 1 semi-conductrice dopée par un premier type 30 de dopage, par exemple P+, et une seconde zone 2 semi-conductrice dopée par un second type de dopage, par exemple N+. Le premier type et le second type de dopage sont opposés. La première zone 1 et la seconde zone 2 constituent ainsi respectivement des électrodes de source (1) et de drain (2). Les première et seconde zones sont reliées électriquement l'une à l'autre par une zone intermédiaire I de faible dopage, par exemple de type n- ou p-. La zone intermédiaire I forme des première (3) et seconde (4) jonctions, respectivement avec la première zone 1 et avec la seconde zone 2. Une première grille 5 permet de générer un champ électrique dans la zone intermédiaire I, du côté de la première jonction 3. Une seconde grille 6 permet de générer un champ électrique dans la zone intermédiaire I, du côté ~o de la seconde jonction 4. Les grilles 5 et 6 sont séparées de la zone intermédiaire I par des couches isolantes 7 respectives.
Sur la figure 1, la première grille 5 est disposée sur une face avant de la zone intermédiaire I et la seconde grille 6 est disposée sur une face arrière 15 de la zone intermédiaire I.
Sur la figure 2, les grilles 5 et 6 sont intégrées dans la zone intermédiaire I de manière à ce que chaque grille 5 et 6 forme une face plane commune avec la zone intermédiaire I. Ceci présente l'avantage d'obtenir l'effet d'ionisation par 20 impact non seulement en surface mais également dans le volume de la zone intermédiaire I. Sur la figure 3, la première grille 5 et la seconde grille 6 sont disposées sur une même face de la zone intermédiaire I. Comme représenté à la figure 4, les grilles 5 et 6 peuvent recouvrir partiellement la zone dopée 1 et 2 associée.
Tous les modes de réalisation ont en commun le fait que chaque grille 30 génère un champ électrique dans la zone intermédiaire I, du côté de la jonction correspondante. En effet, les grilles sont décalées par rapport à un 25 axe médian transversal T (figure 4) du dispositif. Ainsi, la première grille 5 est décalée en direction de la première jonction 3 et la seconde grille 6 est décalée en direction de la seconde jonction 4. Le champ électrique de chaque grille est donc essentiellement localisé dans une région de la zone intermédiaire I plus proche de la jonction correspondante que de la jonction opposée.
En appliquant une tension sur une grille (5 ou 6), on provoque un courant de porteurs de charge. La majorité de ces porteurs de charge a une charge correspondant au type de dopage de la zone dopée la plus proche de la grille (5 ou 6). Ainsi, lorsque la première zone 1 est dopée P, la première grille 5, disposée à proximité de la première zone 1 et polarisée négativement, génère un courant de porteurs de charge positive dans une région de la zone intermédiaire I où l'effet du champ de la grille est suffisant. On obtient alors un fonctionnement en mode I-MOS de type P. De la même façon, on obtient un fonctionnement en mode I-MOS de type N pour une zone dopée N et une grille (5 ou 6) polarisée positivement.
Le dispositif obtenu peut être décrit comme un transistor à deux grilles indépendantes et ayant des effets distincts. En particulier, les canaux de conduction générés par les grilles sont indépendants. Le dispositif comporte donc quatre électrodes indépendantes : source (1), drain (2), première grille 5 et seconde grille 6.
Ainsi, lorsque la tension de grille Vgl de la première grille 5 et la tension de grille Vg2 de la seconde grille 6 n'ont pas dépassé les tensions de seuil Vtl et Vt2 respectives, le courant total est sensiblement nul. Lorsque l'une seule des tensions de grille est modulée, la tension de grille de l'autre grille étant maintenue à OV, le dispositif se comporte comme un transistor I-MOS classique correspondant à la grille modulée. L'utilisation des deux grilles cependant permet d'obtenir la superposition de deux transistors I-MOS de polarisations opposées, c'est-à-dire d'un transistor N-I-MOS et d'un transistor P-I-MOS. Il est à noter que le transistor P-I-MOS a une tension de seuil négative et est bloqué pour des tensions de grille supérieures à sa tension de seuil, tandis que le transistor N-I-MOS a une tension de seuil positive et est bloqué pour des tensions de grille inférieures à sa tension de seuil. Ainsi, lorsque les valeurs absolues des deux tensions de grille Vg1 et Vg2 dépassent les valeurs absolues des tensions de seuil Vtl et Vt2 respectives (avec Vtl et Vg1 négatives, et avec Vt2 et Vg2 positives), le courant total It est la somme des courants individuels 11 et 12 correspondant respectivement à la première jonction 3 et à la seconde jonction 4, 11 et 12 étant positifs.
Pour une première zone 1 dopée P et une seconde zone 2 dopée N, la table de vérité d'un tel dispositif présente quatre états de conduction : Vgl I>IVt1 I Vg1 I<IVt1 Vg2I<IVt2I I1 0 I Vg2 I> I Vt2 I 11 +12 12 On obtient ainsi trois niveaux ou états de courant, selon les tensions de grille 20 appliquées aux deux grilles. Le phénomène d'ionisation par impact se produit lorsque le champ électrique dans la zone intermédiaire I est supérieur au champ critique Ec. Dans la pratique, pour des dimensions de dispositif données, les tensions d'alimentation sont fixées, et cela impose une valeur maximale que le champ critique Ec ne doit pas dépasser. Le matériau semi- 25 conducteur utilisé pour la zone intermédiaire I peut alors être choisi, en particulier, en fonction du champ critique Ec.
Ainsi, on applique une tension source-drain VD_S entre les première (1) et seconde (2) zones dopées, de manière à ce qu'un champ électrique 30 correspondant, généré dans la zone intermédiaire I, soit inférieur au champ critique Ec d'ionisation par impact du matériau semi-conducteur utilisé. On15
applique une tension source-drain VD_S positive entre le drain (2) et la source (1). Ensuite, une tension de grille est appliquée sur une des grilles, par exemple une première tension de grille Vgl sur la première grille 5, comme illustré à la figure 1. La tension de grille Vgl crée un canal d'inversion 8 conducteur à proximité de la première grille 5, de manière à ce que la tension source-drain VD_S chute sur une distance d plus courte qu'une longueur initiale L de la zone intermédiaire I. Le champ électrique correspondant est, ainsi, supérieur au champ critique Ec. En effet, la tension VD_S est constante et, conformément à la relation E=U/d, le champ électrique E à l'intérieur de la zone intermédiaire I augmente. Quand le champ électrique dû à la tension VD_S est supérieur au champ critique Ec, l'ionisation par impact se produit et le déclenchement de l'avalanche provoque le passage du transistor d'un état bloqué à un état passant. La seconde grille 6 fonctionne de manière analogue. On peut ainsi établir le courant 11 ou le courant 12 mentionnés à la table de vérité ci-dessus.
Afin de d'obtenir un courant total It correspondant à la somme des courants individuels 11 et 12, on applique sur la première grille 5, une première tension de grille Vgl supérieure en valeur absolue à la première tension de seuil Vtl. Simultanément (figure 7), on applique sur la seconde grille 6, une seconde tension de grille Vg2 supérieure en valeur absolue à la seconde tension de seuil Vt2. Ainsi sont créés deux canaux d'inversion 8 conducteurs, respectivement à proximité des première et seconde grilles (5, 6), de manière à ce que la tension source-drain VD_S chute, pour chaque grille, sur une distance d plus courte qu'une longueur initiale L de la zone intermédiaire I (figure 1), le champ électrique correspondant étant supérieur au champ critique EC.30 En ce qui concerne le dimensionnement des grilles, on conçoit avantageusement les longueurs des grilles LG (représentées pour la seconde grille 6 à la figure 1), la longueur initiale L de la zone intermédiaire I, et la distance d=L-LG sur laquelle chute la tension source-drain Vo_S lors du fonctionnement du dispositif, de manière à remplir les conditions suivantes : VD-S_ < Ec L(équation 1) Ec < VD S (équation 2), L--LG où Ec est le champ critique.
La tension sur la grille doit créer un canal d'inversion du même type que la zone dopée correspondante, c'est-à-dire la zone de source ou de drain la plus proche. Par exemple, pour une grille proche d'un drain de type N (N-IMOS), on applique une tension positive. Pour une grille proche d'une source de type P (P-I-MOS), on applique une tension négative.
Dans le mode de réalisation particulier représenté aux figures 5 et 6, les grilles 5 et 6 enveloppent partiellement la zone intermédiaire I. Les grilles sont disposées sur une face avant de la zone intermédiaire I et sur des flancs latéraux de la zone intermédiaire I, tout en étant isolées de la zone intermédiaire par des couches isolantes 7 respectives. Sur les figures 3, 5 et 6, la première grille 5 et la seconde grille 6 sont disposées sur la même face du dispositif, et avantageusement sur la face avant, ce qui facilite leur réalisation par rapport aux autres modes de réalisation.
Les différents modes de réalisation peuvent être combinés et, en particulier, les grilles 5 et 6 peuvent recouvrir partiellement les zones dopées 1 et 2 associées dans les modes de réalisation correspondant aux figures 2, 3, 5 et 6.30
Claims (7)
1. Dispositif de type métal/oxyde/semi-conducteur (MOS) comportant une première zone dopée (1) par un premier type de dopage (P) et une seconde zone dopée (2) par un second type de dopage (N), les première (1) et seconde (2) zones étant reliées l'une à l'autre par une zone intermédiaire (I) de faible dopage, la zone intermédiaire (I) formant des première (3) et seconde (4) jonctions respectivement avec la première zone (1) et avec la seconde zone (2), le dispositif comportant au moins une première grille (5) pour générer un champ électrique dans la zone intermédiaire (I), du côté de la première jonction (3), dispositif caractérisé en ce qu'il comporte au moins une seconde grille (6) pour générer un champ électrique dans la zone intermédiaire (I) du côté de la seconde jonction (4).
2. Dispositif selon la revendication 1, caractérisé en ce que la première grille (5) est disposée sur une face avant de la zone intermédiaire (I) et la seconde grille (6) est disposée sur une face arrière de la zone intermédiaire (I).
3. Dispositif selon la revendication 1, caractérisé en ce que la première grille (5) et la seconde grille (6) sont disposées sur une même face de la zone intermédiaire (I). 25
4. Dispositif selon l'une quelconque des revendications 1 à 3, caractérisé en ce que les grilles (5, 6) recouvrent partiellement la zone dopée associée (1,2).
5. Dispositif selon l'une quelconque des revendications 1 à 4, caractérisé 30 en ce que les grilles (5,
6) enveloppent partiellement la zone intermédiaire (I). 10206. Procédé d'utilisation d'un dispositif selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comporte : - l'application d'une tension source-drain (VA_S) entre les première (1) et seconde (2) zones dopées, de manière à ce qu'un champ électrique correspondant, généré dans la zone intermédiaire (I), soit inférieur au champ critique (Ec) d'ionisation par impact du matériau semi-conducteur utilisé, - l'application d'une tension de grille (Vgl , Vg2) sur l'une des première (5) et seconde (6) grilles créant un canal d'inversion (8) conducteur à proximité de la grille correspondante, de manière à ce que la tension source-drain (VD_ s) chute sur une distance (d) plus courte qu'une longueur initiale (L) de la zone intermédiaire (I), le champ électrique correspondant étant supérieur au champ critique (Ec).
7. Procédé selon la revendication 6, caractérisé en ce qu'il comporte 15 l'application, sur la première grille (5), d'une première tension de grille (Vgl) supérieure en valeur absolue à une première tension de seuil (Vt1), et l'application, sur la seconde grille (6), d'une seconde tension de grille (Vg2) supérieure en valeur absolue à une seconde tension de seuil (Vt2), 20 créant deux canaux d'inversion (8) conducteurs respectivement à proximité des première et seconde grilles (5, 6), de manière à ce que la tension source-drain (VD_S) chute sur une distance (d) plus courte qu'une longueur initiale (L) de la zone intermédiaire (I), le champ électrique correspondant étant supérieur au champ critique (EC). 25
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0512358A FR2894386B1 (fr) | 2005-12-06 | 2005-12-06 | Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor |
US12/085,866 US7732282B2 (en) | 2005-12-06 | 2006-12-01 | Transistor of the I-MOS type comprising two independent gates and method of using such a transistor |
EP06841838A EP1958261A1 (fr) | 2005-12-06 | 2006-12-01 | Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor |
PCT/FR2006/002628 WO2007065985A1 (fr) | 2005-12-06 | 2006-12-01 | Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0512358A FR2894386B1 (fr) | 2005-12-06 | 2005-12-06 | Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2894386A1 true FR2894386A1 (fr) | 2007-06-08 |
FR2894386B1 FR2894386B1 (fr) | 2008-02-29 |
Family
ID=36830769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0512358A Expired - Fee Related FR2894386B1 (fr) | 2005-12-06 | 2005-12-06 | Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor |
Country Status (4)
Country | Link |
---|---|
US (1) | US7732282B2 (fr) |
EP (1) | EP1958261A1 (fr) |
FR (1) | FR2894386B1 (fr) |
WO (1) | WO2007065985A1 (fr) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2811527A3 (fr) * | 2013-06-06 | 2015-02-25 | Macronix International Co., Ltd. | Dispositifs de transistor à double mode et procédés d'exploitation associés |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5936247B2 (ja) * | 2011-07-22 | 2016-06-22 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | トンネル電界効果トランジスタ |
EP2568506A1 (fr) * | 2011-09-09 | 2013-03-13 | Imec | Transistor à effet tunnel, porte logique comprenant le transistor, mémoire statique à accès aléatoire utilisant la porte logique et procédé de fabrication d'un tel transistor à effet tunnel |
KR20140078326A (ko) * | 2012-12-17 | 2014-06-25 | 경북대학교 산학협력단 | 터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법 |
JP5784652B2 (ja) * | 2013-02-14 | 2015-09-24 | 株式会社東芝 | 半導体装置 |
JP6083707B2 (ja) * | 2013-09-09 | 2017-02-22 | 国立研究開発法人産業技術総合研究所 | 半導体装置およびその製造方法 |
US9685528B2 (en) * | 2015-06-30 | 2017-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin semiconductor device and method of manufacture with source/drain regions having opposite conductivities |
CN110444585B (zh) * | 2019-08-19 | 2023-06-09 | 上海华力微电子有限公司 | 一种栅控P-i-N二极管及其制造方法 |
CN110504325B (zh) * | 2019-08-29 | 2023-06-02 | 上海华力微电子有限公司 | 一种新型栅控P-i-N二极管ESD器件及其实现方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5616944A (en) * | 1990-05-21 | 1997-04-01 | Canon Kabushiki Kaisha | Diode and semiconductor device having a controlled intrinsic or low impurity concentration region between opposite conductivity type semiconductor regions |
US6661036B1 (en) * | 1998-10-21 | 2003-12-09 | Roland Sittig | Semiconductor switches with evenly distributed fine control structures |
WO2004001801A2 (fr) * | 2002-06-19 | 2003-12-31 | The Board Of Trustees Of The Leland Stanford Junior University | Dispositif a semi-conducteur a grille isolee et procede associe impliquant l'utilisation d'une region intermediaire induite par jonctions |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW273039B (fr) * | 1993-02-16 | 1996-03-21 | At & T Corp | |
JPH09213921A (ja) * | 1996-02-05 | 1997-08-15 | Sharp Corp | 増幅型固体撮像素子及び増幅型固体撮像装置 |
DE10029501C1 (de) * | 2000-06-21 | 2001-10-04 | Fraunhofer Ges Forschung | Vertikal-Transistor mit beweglichen Gate und Verfahren zu dessen Herstelllung |
JP4443063B2 (ja) * | 2001-02-28 | 2010-03-31 | 株式会社日立製作所 | 電界効果トランジスタ及びそれを使用した画像表示装置 |
DE10217610B4 (de) * | 2002-04-19 | 2005-11-03 | Infineon Technologies Ag | Metall-Halbleiter-Kontakt, Halbleiterbauelement, integrierte Schaltungsanordnung und Verfahren |
FR2884052B1 (fr) * | 2005-03-30 | 2007-06-22 | St Microelectronics Crolles 2 | Transistor imos |
DE102006022126B4 (de) * | 2006-05-11 | 2015-04-09 | Infineon Technologies Ag | Verfahren zum Herstellen eines elektronischen Bauelementes |
FR2912838B1 (fr) * | 2007-02-15 | 2009-06-05 | Commissariat Energie Atomique | Procede de realisation de grille de transistor |
US20090072279A1 (en) * | 2007-08-29 | 2009-03-19 | Ecole Polytechnique Federale De Lausanne (Epfl) | Capacitor-less memory and abrupt switch based on hysteresis characteristics in punch-through impact ionization mos transistor (PI-MOS) |
WO2009058695A2 (fr) * | 2007-10-30 | 2009-05-07 | Northrop Grumman Systems Corporation | Transistor à ionisation par choc froid et son procédé de fabrication |
-
2005
- 2005-12-06 FR FR0512358A patent/FR2894386B1/fr not_active Expired - Fee Related
-
2006
- 2006-12-01 WO PCT/FR2006/002628 patent/WO2007065985A1/fr active Application Filing
- 2006-12-01 US US12/085,866 patent/US7732282B2/en not_active Expired - Fee Related
- 2006-12-01 EP EP06841838A patent/EP1958261A1/fr not_active Ceased
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5616944A (en) * | 1990-05-21 | 1997-04-01 | Canon Kabushiki Kaisha | Diode and semiconductor device having a controlled intrinsic or low impurity concentration region between opposite conductivity type semiconductor regions |
US6661036B1 (en) * | 1998-10-21 | 2003-12-09 | Roland Sittig | Semiconductor switches with evenly distributed fine control structures |
WO2004001801A2 (fr) * | 2002-06-19 | 2003-12-31 | The Board Of Trustees Of The Leland Stanford Junior University | Dispositif a semi-conducteur a grille isolee et procede associe impliquant l'utilisation d'une region intermediaire induite par jonctions |
Non-Patent Citations (2)
Title |
---|
GOPALAKRISHNAN K ET AL: "Impact ionization MOS (I-MOS)-Part II: experimental results", IEEE TRANSACTIONS ON ELECTRON DEVICES IEEE USA, vol. 52, no. 1, January 2005 (2005-01-01), pages 77 - 84, XP002396472, ISSN: 0018-9383 * |
WOO YOUNG CHOI ET AL: "80nm self-aligned complementary I-MOS using double sidewall spacer and elevated drain structure and its applicability to amplifiers with high linearity", ELECTRON DEVICES MEETING, 2004. IEDM TECHNICAL DIGEST. IEEE INTERNATIONAL SAN FRANCISCO, CA, USA DEC. 13-15, 2004, PISCATAWAY, NJ, USA,IEEE, 13 December 2004 (2004-12-13), pages 203 - 206, XP010788737, ISBN: 0-7803-8684-1 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2811527A3 (fr) * | 2013-06-06 | 2015-02-25 | Macronix International Co., Ltd. | Dispositifs de transistor à double mode et procédés d'exploitation associés |
Also Published As
Publication number | Publication date |
---|---|
EP1958261A1 (fr) | 2008-08-20 |
FR2894386B1 (fr) | 2008-02-29 |
WO2007065985A1 (fr) | 2007-06-14 |
US7732282B2 (en) | 2010-06-08 |
US20090096028A1 (en) | 2009-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2894386A1 (fr) | Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor | |
FR2600821A1 (fr) | Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative | |
EP3203526B1 (fr) | Transistor à hétérojonction à confinement de gaz d'électrons amélioré | |
FR2557729A1 (fr) | Dispositif convertisseur photoelectrique a semi-conducteurs | |
FR2700890A1 (fr) | Dispositif à transistor composé à effet de champ ayant une électrode de Schottky. | |
US8350602B2 (en) | Reconfigurable semiconductor device | |
EP3203527A1 (fr) | Transistor a heterojonction a haute mobilite electronique de type normalement bloque | |
FR3050869A1 (fr) | Transistor a heterojonction de type normalement ouvert a tension de seuil elevee | |
EP2685504A1 (fr) | Transistor à effet tunnel | |
EP0051504B1 (fr) | Transistors à effet de champ à grille ultra courte | |
EP2568507A1 (fr) | Transistor à effet de champ Z2FET à pente sous le seuil verticale et sans ionisation par impact | |
FR2619250A1 (fr) | Transistor hyperfrequence a double heterojonction | |
EP2764550B1 (fr) | Point mémoire ram a un transistor | |
FR2492167A1 (fr) | Transistor a effet de champ a frequence de coupure elevee | |
EP0055968A2 (fr) | Transistor à effet de champ à faible temps de commutation du type normalement bloquant | |
FR2993402A1 (fr) | Circuit integre sur soi comprenant une diode laterale de protection contre des decharges electrostatiques | |
FR3074961A1 (fr) | Dispositif electronique de protection contre les decharges electrostatiques | |
JPH03153046A (ja) | 半導体装置 | |
FR2708144A1 (fr) | Dispositif intégré associant un transistor bipolaire à un transistor à effet de champ. | |
EP0027761A1 (fr) | Dispositif semiconducteur à effet de champ pour hautes fréquences et transistor utilisant un tel dispositif semiconducteur | |
FR2561822A1 (fr) | Dispositif semi-conducteur a effet de champ a faible tension de dechet | |
FR2989220A1 (fr) | Circuit integre comprenant un transistor mos ayant une reponse sigmoidale et procede de realisation correspondant | |
FR2958779A1 (fr) | Point memoire ram a un transistor | |
EP3542401B1 (fr) | Composant électronique à hétérojonction à haute mobilité électronique | |
FR3132385A1 (fr) | Transistor à effet de champ à gaz d’électrons bidimensionnel à grilles latérales |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PLFP | Fee payment |
Year of fee payment: 11 |
|
PLFP | Fee payment |
Year of fee payment: 12 |
|
PLFP | Fee payment |
Year of fee payment: 13 |
|
ST | Notification of lapse |
Effective date: 20190906 |