WO2007065985A1 - Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor - Google Patents
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Abstract
Le transistor comporte une source (1), un drain (2) séparées par une zone intermédiaire (I) de faible dopage. La zone intermédiaire (I) forme des première (3) et seconde (4) jonctions respectivement avec la source (1) et avec le drain (2). Le transistor comporte une première grille (5) pour générer un champ électrique dans la zone intermédiaire (I), du côté de la première jonction (3), et une seconde grille (6) pour générer un champ électrique dans la zone intermédiaire (I), du côté de la seconde jonction (4).
Description
Transistor de type I-MOS comportant deux grilles indépendantes, et procédé d'utilisation d'un tel transistor
Domaine technique de l'invention
L'invention concerne un transistor de type I-MOS comportant une source, constituée par une première zone dopée par un premier type de dopage, un drain, constitué par une seconde zone dopée par un second type de dopage, et une zone intermédiaire de faible dopage disposée entre la source et le drain, la zone intermédiaire formant des première et seconde jonctions respectivement avec la source et avec le drain, le transistor comportant une première grille pour générer un champ électrique dans la zone intermédiaire, du côté de la première jonction.
État de la technique
Le document WO2004/001801 décrit un transistor MOS (métal/oxyde/semi- conducteur) comportant une structure du type PIN. Cette structure PIN comporte une zone intermédiaire (I), semi-conductrice et de faible dopage, soit n" soit p", disposée entre une zone dopée P et une zone dopée N. La zone intermédiaire I forme une première jonction semi-conductrice P-I avec la zone dopée P et une seconde jonction semi-conductrice I-N avec la seconde zone. Une grille isolée permet d'appliquer un champ électrique plus proche de l'une des deux jonctions que de l'autre jonction. Le champ électrique provoque la commutation du transistor entre un état bloqué et un état conducteur. Dans l'état conducteur, un claquage par avalanche se produit dans la zone intermédiaire I. On obtient ainsi une diode PIN dont la tension d'avalanche peut être contrôlée par Ia grille. Le passage abrupt entre un régime bloqué et un régime passant est obtenu par l'intermédiaire de
phénomènes d'ionisation par impact. Le transistor obtenu est également appelé transistor I-MOS (MOSFET à ionisation par impact).
La caractéristique courant-tension (I-V) d'un transistor I-MOS présente une très faible valeur de l'inverse de la pente sous le seuil, de l'ordre de 5 à 10 mV par décade.
Le document WO2004/001801 propose des applications du transistor I-MOS comme, par exemple, une cellule mémoire ou un inverseur ayant un temps de commutation plus court que les dispositifs de type CMOS.
Un procédé de fabrication de transistors I-MOS est décrit dans l'article "Impact lonization MOS (l-MOS)-Part-ll: Expérimental Results" de K.Gopalakrishnan et al. (IEEE Transactions on Electron Devices, volume 52, p.77-84, 2005).
Par ailleurs, l'article "80nm Self-Aligned Complementary I-MOS Using Double Sidewall Spacer and Elevated Drain Structure and Its Applicability to Amplifiers with High Linearity," de W.Y.Choi et al. (International Electron Devices Meeting, San Francisco, U.S.A., pp. 203-206, Dec. 13-15, 2004) propose un procédé de fabrication de dispositifs I-MOS utilisant des espaceurs afin de contrôler les dimensions de la grille et de la zone intermédiaire.
Objet de l'invention
L'invention a pour but d'améliorer les transistors de type I-MOS, plus particulièrement pour permettre la réalisation de fonctions électroniques et logiques supplémentaires.
Ce but est atteint par un transistor selon les revendications annexées et plus particulièrement par le fait que le transistor comporte une seconde grille pour générer un champ électrique dans la zone intermédiaire du côté de la seconde jonction.
L'invention a également pour but un procédé d'utilisation d'un transistor selon l'invention, comportant :
l'application d'une tension source-drain entre la source et le drain, de manière à ce qu'un champ électrique correspondant, généré dans la zone intermédiaire, soit inférieur au champ critique d'ionisation par impact du matériau semi-conducteur utilisé,
l'application d'une tension de grille sur l'une des première et seconde grilles créant un canal d'inversion conducteur à proximité de la grille correspondante, de manière à ce que la tension source-drain chute sur une distance plus courte qu'une longueur initiale de la zone intermédiaire, le champ électrique correspondant étant supérieur au champ critique.
Description sommaire des dessins
D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs et représentés aux dessins annexés, dans lesquels :
Les figures 1 à 4 représentent, en coupe, quatre modes de réalisation particuliers d'un transistor selon l'invention.
Les figures 5 et 6 représentent, respectivement en vue de dessus et en coupe selon l'axe A-A, un cinquième mode de réalisation particulier du transistor selon l'invention.
La figure 7 illustre un mode de réalisation particulier du transistor selon l'invention et de son fonctionnement.
Description de modes particuliers de réalisation
Sur la figure 1 , un transistor de type I-MOS (MOSFET à ionisation par impact) comporte une première zone 1 semi-conductrice dopée par un premier type de dopage, par exemple P+, et une seconde zone 2 semi- conductrice dopée par un second type de dopage, par exemple N+. Le premier type et le second type de dopage sont opposés. La première zone 1 et la seconde zone 2 constituent ainsi respectivement des électrodes de source (1) et de drain (2) du transistor. Une zone intermédiaire I (dite également zone intrinsèque) de faible dopage, par exemple de type n ou p, est disposée entre les première et seconde zones. La zone intermédiaire I forme des première (3) et seconde (4) jonctions, respectivement avec la première zone 1 et avec la seconde zone 2, constituant ainsi une diode PIN.
Une première grille 5 permet de générer un champ électrique dans la zone intermédiaire I, du côté de la première jonction 3. Une seconde grille 6 permet de générer un champ électrique dans la zone intermédiaire I, du côté de la seconde jonction 4. Les grilles 5 et 6 sont séparées de la zone intermédiaire I par des couches isolantes 7 respectives. Les longueurs L0 des deux grilles sont, de préférence, du même ordre de grandeur.
Sur la figure 1 , la première grille 5 est disposée sur une face avant de la zone intermédiaire I et la seconde grille 6 est disposée sur une face arrière de la zone intermédiaire I. Sur la figure 2, les grilles 5 et 6 sont intégrées dans la zone intermédiaire I de manière à ce que chaque grille 5 et 6 forme une face plane commune avec la
zone intermédiaire I. Ceci présente l'avantage d'obtenir l'effet d'ionisation par impact non seulement en surface mais également dans le volume de la zone intermédiaire I. Sur la figure 3, la première grille 5 et la seconde grille 6 sont disposées sur une même face de la zone intermédiaire I.
Comme représenté à la figure 4, les grilles 5 et 6 peuvent recouvrir partiellement la zone dopée 1 et 2 associée.
Tous les modes de réalisation ont en commun le fait que chaque grille génère un champ électrique dans la zone intermédiaire I, du côté de la jonction correspondante. En effet, les grilles sont décalées par rapport à un axe médian transversal T (figure 4) du transistor. Ainsi, la première grille 5 est décalée en direction de la première jonction 3 et la seconde grille 6 est décalée en direction de la seconde jonction 4. Le champ électrique de chaque grille est donc essentiellement localisé dans une région de la zone intermédiaire I plus proche de la jonction correspondante que de la jonction opposée.
En appliquant une tension sur une grille (5 ou 6), on provoque un courant de porteurs de charge. La majorité de ces porteurs de charge a une charge correspondant au type de dopage de la zone dopée la plus proche de la grille (5 ou 6). Ainsi, lorsque la première zone 1 est dopée P, la première grille 5, disposée à proximité de la première zone 1 et polarisée négativement, génère un courant de porteurs de charge positive dans une région de la zone intermédiaire I où l'effet du champ de la grille est suffisant. On obtient alors un fonctionnement en mode I-MOS de type P. De la même façon, on obtient un fonctionnement en mode I-MOS de type N pour une zone dopée N et une grille (5 ou 6) polarisée positivement. Dans les deux cas, la diode PIN est ainsi contrôlée par une des grilles, qui recouvre partiellement la zone
intermédiaire entre la source (zone dopée P) et le drain (zone dopée N) et qui est proche de la source (I-MOS de type P) ou du drain (I-MOS de type N). Comme un transistor de type MOSFET, un transistor de type I-MOS fonctionne comme un interrupteur. En effet, selon la polarisation de la grille, le transistor est passant (fort courant entre le drain et la source) ou bloqué (très faible courant entre le drain et la source).
Le transistor obtenu peut également être considéré comme un transistor à deux grilles indépendantes ayant des effets distincts. En particulier, les canaux de conduction générés par les grilles sont indépendants. Le transistor comporte donc quatre électrodes indépendantes : source (1), drain (2), première grille 5 et seconde grille 6.
Ainsi, lorsque la tension de grille Vg 1 de la première grille 5 et la tension de grille Vg2 de la seconde grille 6 n'ont pas dépassé les tensions de seuil Vt1 et Vt2 respectives, le courant total est sensiblement nul. Lorsqu'une seule des tensions de grille est modulée, la tension de grille de l'autre grille étant maintenue à OV, le transistor se comporte comme un transistor I-MOS classique correspondant à la grille modulée. L'utilisation des deux grilles permet cependant d'obtenir la superposition de deux transistors I-MOS de polarisations opposées, c'est-à-dire d'un transistor N-I-MOS et d'un transistor P-I-MOS. Il est à noter que le transistor P-I-MOS a une tension de seuil négative et est bloqué pour des tensions de grille supérieures à sa tension de seuil, tandis que le transistor N-I-MOS a une tension de seuil positive et est bloqué pour des tensions de grille inférieures à sa tension de seuil. Ainsi, lorsque les valeurs absolues des deux tensions de grille Vg 1 et Vg2 dépassent les valeurs absolues des tensions de seuil Vt1 et Vt2 respectives (avec Vt1 et Vg1 négatives, et avec Vt2 et Vg2 positives), le courant total It est la somme des courants individuels 11 et 12 correspondant respectivement à la première jonction 3 et à la seconde jonction 4, 11 et 12 étant positifs.
Pour une première zone 1 dopée P et une seconde zone 2 dopée N, la table de vérité d'un tel transistor présente quatre états de conduction :
On obtient ainsi trois niveaux ou états de courant, selon les tensions de grille appliquées aux deux grilles. Le phénomène d'ionisation par impact se produit lorsque le champ électrique dans la zone intermédiaire I est supérieur au champ critique Ec. Dans la pratique, pour des dimensions données du transistor, les tensions d'alimentation sont fixées et cela impose une valeur maximale que le champ critique Ec ne doit pas dépasser. Le matériau semiconducteur utilisé pour la zone intermédiaire I peut alors être choisi, en particulier, en fonction du champ critique Ec.
Ainsi, on applique une tension source-drain VD.S entre les première (1) et seconde (2) zones dopées, de manière à ce qu'un champ électrique correspondant, généré dans la zone intermédiaire I, soit inférieur au champ critique Ec d'ionisation par impact du matériau semi-conducteur utilisé. On applique une tension source-drain VD.S positive entre le drain (2) et la source (1)-
Ensuite, une tension de grille est appliquée sur une des grilles, par exemple une première tension de grille Vg1 sur la première grille 5, comme illustré à la figure 1. La tension de grille Vg1 crée un canal d'inversion 8 conducteur à proximité de la première grille 5, de manière à ce que la tension source-drain
VD.S chute sur une distance d plus courte qu'une longueur initiale L de la zone intermédiaire I. Le champ électrique correspondant est, ainsi, supérieur au champ critique Ec. En effet, la tension VD.S est constante et, conformément à la relation E=U/d, le champ électrique E à l'intérieur de la zone intermédiaire I
augmente. Quand le champ électrique dû à la tension VD.S est supérieur au champ critique Ec, l'ionisation par impact se produit et le déclenchement de l'avalanche provoque le passage du transistor d'un état bloqué à un état passant. La seconde grille 6 fonctionne de manière analogue. On peut ainsi établir le courant 11 ou le courant 12 mentionnés à la table de vérité ci- dessus.
Afin d'obtenir un courant total It correspondant à la somme des courants individuels 11 et 12, on applique sur la première grille 5, une première tension de grille Vg1 supérieure en valeur absolue à la première tension de seuil Vt1. Simultanément (figure 7), on applique sur la seconde grille 6, une seconde tension de grille Vg2 supérieure en valeur absolue à la seconde tension de seuil Vt2. Ainsi sont créés deux canaux d'inversion 8 conducteurs, respectivement à proximité des première et seconde grilles (5, 6), de manière à ce que la tension source-drain VD.S chute, pour chaque grille, sur une distance d plus courte qu'une longueur initiale L de la zone intermédiaire I (figure 1), Ie champ électrique correspondant étant supérieur au champ critique Ec. En ce qui concerne le dimensionnement des grilles, on détermine avantageusement les longueurs LG des grilles (représentées pour la seconde grille 6 à la figure 1 ), la longueur initiale L de la zone intermédiaire I, et la distance d=L-LG sur laquelle chute la tension source-drain VD.S lors du fonctionnement du transistor, de manière à remplir les conditions suivantes : -^ < Ec (équation 1 )
y
Ec < D~s (équation 2),
L-Ln
où Ec est le champ critique.
La tension sur la grille doit créer un canal d'inversion du même type que la zone dopée correspondante, c'est-à-dire la zone de source ou de drain la plus proche. Par exemple, pour une grille proche d'un drain de type N (N-I- MOS), on applique une tension positive. Pour une grille proche d'une source de type P (P-I-MOS), on applique une tension négative.
Dans le mode de réalisation particulier représenté aux figures 5 et 6, les grilles 5 et 6 enveloppent partiellement la zone intermédiaire I. Les grilles sont disposées sur une face avant de la zone intermédiaire I et sur des flancs latéraux de la zone intermédiaire I, tout en étant isolées de la zone intermédiaire par des couches isolantes 7 respectives. Sur les figures 3, 5 et 6, Ia première grille 5 et la seconde grille 6 sont disposées sur la même face du transistor, avantageusement sur la face avant, ce qui facilite leur réalisation par rapport aux autres modes de réalisation.
Les différents modes de réalisation peuvent être combinés et, en particulier, les grilles 5 et 6 peuvent recouvrir partiellement les zones dopées 1 et 2 associées dans les modes de réalisation correspondant aux figures 2, 3, 5 et 6.
À titre d'exemple non limitatif, les valeurs respectives de la longueur de grille LGl de la distance L entre la source et le drain et de l'épaisseur e du film semiconducteur, de préférence en Si, Ge ou SiGe, dans lequel sont formés Ia source, le drain et la zone intermédiaire du transistor, peuvent être les suivantes :
- LG≈ 10nm, L≈ 30nm et e≈ 5nm pour un petit transistor,
- LQ≈ 250nm, L≈ 750nm et e≈ 50nm pour un transistor de dimensions moyennes,
- LG≈ 2μm, L≈ 6μm et e≈ 0,3μm pour un transistor de grandes dimensions.
Claims
1. Transistor de type I-MOS comportant une source (1 ), constituée par une première zone dopée par un premier type de dopage (P), un drain (2), constitué par une seconde zone dopée par un second type de dopage (N), et une zone intermédiaire (I) de faible dopage disposée entre la source (1) et le drain (2), la zone intermédiaire (I) formant des première (3) et seconde (4) jonctions respectivement avec la source (1) et avec le drain (2), le transistor comportant une première grille (5) pour générer un champ électrique dans la zone intermédiaire (I), du côté de la première jonction (3), transistor caractérisé en ce qu'il comporte une seconde grille (6) pour générer un champ électrique dans la zone intermédiaire (I) du côté de la seconde jonction (4).
2. Transistor selon la revendication 1 , caractérisé en ce que la première grille (5) est disposée sur une face avant de la zone intermédiaire (I) et la seconde grille (6) est disposée sur une face arrière de la zone intermédiaire
(I)-
3. Transistor selon la revendication 1 , caractérisé en ce que la première grille (5) et la seconde grille (6) sont disposées sur une même face de la zone intermédiaire (I).
4. Transistor selon l'une quelconque des revendications 1 à 3, caractérisé en ce que les grilles (5, 6) recouvrent partiellement la zone dopée associée (1 , 2).
5. Transistor selon l'une quelconque des revendications 1 à 4, caractérisé en ce que les grilles (5, 6) enveloppent partiellement Ia zone intermédiaire (I).
6. Procédé d'utilisation d'un transistor selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comporte :
l'application d'une tension source-drain (VD.S) entre la source (1) et le drain (2), de manière à ce qu'un champ électrique correspondant, généré dans la zone intermédiaire (I), soit inférieur au champ critique (Ec) d'ionisation par impact du matériau semi-conducteur utilisé,
l'application d'une tension de grille (Vg1 , Vg2) sur l'une des première (5) et seconde (6) grilles créant un canal d'inversion (8) conducteur à proximité de la grille correspondante, de manière à ce que la tension source-drain (V0- s) chute sur une distance (d) plus courte qu'une longueur initiale (L) de la zone intermédiaire (I), le champ électrique correspondant étant supérieur au champ critique (Ec).
7. Procédé selon la revendication 6, caractérisé en ce qu'il comporte
- l'application, sur la première grille (5), d'une première tension de grille (Vg 1) supérieure en valeur absolue à une première tension de seuil (Vt1),
et l'application, sur la seconde grille (6), d'une seconde tension de grille
(Vg2) supérieure en valeur absolue à une seconde tension de seuil (Vt2), créant deux canaux d'inversion (8) conducteurs respectivement à proximité des première et seconde grilles (5, 6), de manière à ce que la tension source-drain (VD.S) chute sur une distance (d) plus courte qu'une longueur initiale (L) de la zone intermédiaire (I), le champ électrique correspondant étant supérieur au champ critique (Ec).
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