FR2883101A1 - Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque - Google Patents

Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque Download PDF

Info

Publication number
FR2883101A1
FR2883101A1 FR0550605A FR0550605A FR2883101A1 FR 2883101 A1 FR2883101 A1 FR 2883101A1 FR 0550605 A FR0550605 A FR 0550605A FR 0550605 A FR0550605 A FR 0550605A FR 2883101 A1 FR2883101 A1 FR 2883101A1
Authority
FR
France
Prior art keywords
transistor
current
less
wavelength
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR0550605A
Other languages
English (en)
Other versions
FR2883101B1 (fr
Inventor
Nicolas Cavassilas
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aix Marseille Universite
Centre National de la Recherche Scientifique CNRS
Original Assignee
Centre National de la Recherche Scientifique CNRS
Universite Paul Cezanne Aix Marseille III
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Universite Paul Cezanne Aix Marseille III filed Critical Centre National de la Recherche Scientifique CNRS
Priority to FR0550605A priority Critical patent/FR2883101B1/fr
Priority to JP2008500244A priority patent/JP2008533714A/ja
Priority to PCT/FR2006/050200 priority patent/WO2006095112A1/fr
Priority to EP06726224A priority patent/EP1859485A1/fr
Priority to US11/885,900 priority patent/US20110079769A1/en
Publication of FR2883101A1 publication Critical patent/FR2883101A1/fr
Application granted granted Critical
Publication of FR2883101B1 publication Critical patent/FR2883101B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate

Abstract

L'invention concerne un transistor MOS dont la longueur de grille est inférieure à deux fois la longueur d'onde de de Broglie des porteurs de charge dans le matériau du canal. La section de la région de canal (3) est réduite au voisinage de la région de drain (8) selon au moins une dimension à une valeur (e2) inférieure à la moitié de ladite longueur d'onde.

Description

TRANSISTOR MOS NANOMETRIQUE A RAPPORT MAXIMISE ENTRE COURANT A
L'ETAT PASSANT ET COURANT A L'ETAT BLOQUE Domaine de l'invention La présente invention concerne des transistors MOS de très petites dimensions, couramment désignés par l'appellation transistors nanométriques.
Exposé de l'art antérieur Dans un transistor nanométrique, en raison de la très faible longueur de grille, les effets quantiques, et notamment le transfert de porteurs de charge entre la source et le drain par effet tunnel deviennent notables. Ces effets quantiques deviennent prépondérants quand la longueur de grille du transistor MOS est de l'ordre de grandeur de la longueur d'onde de de Broglie des porteurs de charge dans le matériau du canal, par exemple inférieure à deux fois cette longueur d'onde, et plus particulièrement égale ou même nettement inférieure à cette longueur d'onde. A titre d'exemple, pour un électron dont la quantité de mouvement vient de l'agitation thermique, la longueur d'onde de de Broglie dans le silicium est de l'ordre de 14 nm à température ambiante, et de 27 nm à la température de l'azote liquide (77 K). Cette longueur d'onde est de l'ordre de 25 nm dans du GaAs à température ambiante.
2883101 2 La figure 1 représente de façon très générale un transistor MOS à canal N. Les connexions de grille, de source et de drain ne sont pas représentées. Cette figure est essentielle-ment donnée pour fixer les notations qui seront utilisées dans la présente description. Le transistor MOS est formé dans une couche mince de silicium formée sur une couche isolante 1. La couche isolante 1 constitue un substrat isolant massif ou est une couche isolante déposée sur un autre matériau, par exemple de l'oxyde de silicium sur du silicium. La couche mince de matériau semi-conducteur comprend une région de canal 3 faiblement dopée de type P formée sous un isolant de grille 4 et un conducteur de grille 5. De par' et d'autre de la région de canal sont formées des régions 7 et 8 fortement dopées de type N, correspondant respectivement à la source et au drain. On considère un tel transistor dans lequel la longueur de grille L est, comme cela a été indiqué précédemment, de l'ordre de la longueur d'onde de de Broglie, c'est-à-dire comprise entre une valeur d'environ deux fois cette longueur d'onde et des valeurs nettement inférieures à cette longueur d'onde dans le matériau considéré.
Dans un tel transistor, quand la grille est polarisée pour que le transistor soit à l'état bloqué, des porteurs de charge sont quand même susceptibles de transiter de la source au drain par effet tunnel. En d'autres termes, en raison du principe d'incertitude, il existe une certaine probabilité pour que des porteurs considérés comme étant dans la source soient présents dans le drain. Il en résulte que, dans de tels transistors nanométriques, le rapport ION/IOFF entre le courant à l'état passant (ON) et le courant à l'état bloqué (OFF) est beaucoup plus petit que pour des transistors MOS de dimensions plus importantes.
Un objet de la présente invention est d'améliorer ce rapport ION/IOFF sans détériorer d'autres caractéristiques du transistor et notattuttent le courant IONÉ 2883101 3 Résumé de l'invention Pour atteindre cet objet, la présente invention prévoit un transistor MOS dont la longueur de grille est inférieure à deux fois la longueur d'onde de de Broglie des porteurs de charge dans le matériau du canal. La section de la région de canal est réduite au voisinage de la région de drain selon au moins une dimension à une valeur inférieure à la moitié de ladite longueur d'onde.
Selon un mode de réalisation de la présente invention, 10 la région de canal, au moins, est complètement entourée d'un isolant.
Selon un mode de réalisation de la présente invention, le transistor est constitué d'une couche mince de semi-conducteur formée sur un isolant.
Selon un mode de réalisation de la présente invention, le transistor est constitué en ce qui concerne sa partie semi-conductrice d'un fil ou nanotube.
Selon un mode de réalisation de la présente invention, le transistor est formé dans un pont semi-conducteur.
Selon un mode de réalisation de la présente invention, la longueur de grille est inférieure à la longueur d'onde de de Broglie.
Selon un mode de réalisation de la présente invention, le transistor est formé dans une couche mince de silicium, la longueur de grille étant inférieure à 20 nm, et l'épaisseur de la couche de silicium au niveau du rétrécissement étant inférieure à 3 nm.
Selon un mode de réalisation de la présente invention, la longueur de grille est inférieure à 10 nm.
Brève description des dessins
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: 20 2883101 4 la figure 1 représente un transistor MOS nanométrique selon l'art antérieur; la figure 2 représente un transistor MOS nanométrique selon un mode de réalisation la présente invention; et la figure 3 représente la barrière de potentiel entre la source et le drain, à l'état ON et à l'état OFF, selon la présente invention et selon l'art antérieur.
Comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle.
Description détaillée
En figure 2, un mode de réalisation de la présente invention est représenté en utilisant les mêmes références qu'en figure 1 pour désigner des éléments identiques ou similaires.
L'épaisseur de la couche semi-conductrice mince comprenant les régions de source 7, de canal 3 et de drain 8 est désignée par el. Selon la présente invention, la région de canal 3 comprend un rétrécissement au voisinage de la région de drain 8, la couche de canal n'ayant plus au niveau de ce rétrécissement qu'une épaisseur e2. Ce rétrécissement résulte par exemple d'une protubérance 11 de la couche isolante 1 dans la partie de la région de canal voisine de la région de drain. Ce rétrécissement a pour effet d'augmenter le confinement quantique des électrons dans le canal au voisinage du drain et de créer une barrière de potentiel supplémentaire. Bien entendu, pour que cet effet soit notable, il faut que l'épaisseur e2 au niveau du rétrécissement soit suffisauunent faible pour que les porteurs de charge soient confinés. Typiquement l'épaisseur je2 doit être inférieure à la moitié de la longueur d'onde de de Broglie.
Des simulations réalisées par l'inventeur montrent que ce rétrécissement a pour conséquence que le courant à l'état passant n'est sensiblement pas modifié par rapport à celui du transistor de la figure 1, alors que le courant à l'état bloqué est nettement réduit.
2883101 5 La figure 3 permet de comprendre l'effet du rétrécissement. Cette figure représente en ordonnées l'énergie potentielle en électronsvolts vue par un électron dans la région de canal et au voisinage de celle-ci dans la source et le drain. Les abscisses représentent des distances en nanomètre. Dans cette figure, entre les valeurs 0 et 5 nm, on se trouve dans la source, entre 5 et 12 nm on se trouve dans le canal, et entre 12 et 17 nm on se trouve dans le drain. La courbe inférieure (ON) représente l'énergie potentielle à l'état passant par une courbe 20 pour le transistor de la figure 1 et par une courbe 21 pour le transistor de la figure 2. La courbe inférieure (OFF) représente l'énergie potentielle à l'état bloqué par une courbe 30 pour le transistor de la figure 1 et par une courbe 31 pour le transistor de la figure 2. On voit que l'effet du rétrécissement disposé à une distance d, de l'ordre de 4 nm de la source est de créer une barrière de potentiel supplémentaire dans la région de canal au voisinage du drain. A l'état ON, dans lequel la barrière générale entre la source et le drain est de relativement faible hauteur, et dans lequel les électrons passent principalement par effet thermoïonique, la présence de cette petite barrière supplémentaire ne change pratiquement pas le courant ION. On a même observé dans certains cas une augmentation du courant ION vraisemblablement due à des effets de couplage entre sous-bandes d'énergie. A l'état OFF où la barrière de potentiel est plus élevée, cette barrière empêche normalement la propagation de la plus grande partie du courant thermoïonique et le courant est essentiellement un courant quantique, c'est-à-dire un courant d'effet tunnel, la présence de la barrière supplémentaire entraîne une réduction importante de la propagation par effet tunnel.
Bien qu'un mode de réalisation particulier de la présente invention ait été décrit précédemment, on notera que ce mode de réalisation a été décrit uniquement à titre illustratif et que la présente invention est susceptible de nombreuses variantes. De façon générale, la présente invention s'applique à 2883101 6 un transistor MOS comprenant une région de canal confinée et prévoit un rétrécissement de sa région de canal au voisinage du drain. Le transistor MOS peut être un transistor à double grille, c'est-à-dire qu'une autre grille est placée du côté de la face inférieure. Dans ce cas, le rétrécissement peut résulter de protubérances du côté de la face inférieure et/ou du côté de la face supérieure. Le transistor peut également être constitué d'un fil ou nanotube entouré au niveau de sa région de canal d'un isolant de grille, la forme du rétrécissement étant alors déterminée en fonction d'une éventuelle anisotropie du matériau semi-conducteur considéré. On pourra également utiliser des transistors MOS en pont, couramment désignés par l'appellation SON (Silicon On Nothing). Bien entendu, la présente invention n'est pas limitée à l'utilisation du silicium comme élément semi-conducteur. On pourra notamment utiliser des semi-conducteurs de type SiGe ou des semi-conducteurs III-V tels que l'arséniure de gallium. De même l'invention s'applique aussi bien à des transistors MOS à canal N qu'à des transistors MOS à canal P de type à enrichissement ou à déplétion. Plus générale- ment, les diverses variantes de structure et de réalisation de transistors MOS manométriques pourront être utilisées dans le cadre de la présente invention.
2883101 7

Claims (8)

REVENDICATIONS
1. Transistor MOS dont la longueur de grille est inférieure à deux fois la longueur d'onde de de Broglie des porteurs de charge dans le matériau du canal, caractérisé en ce que la section de la région de canal (3) est réduite au voisinage de la région de drain (8) selon au moins une dimension à une valeur (e2) inférieure à la moitié de ladite longueur d'onde.
2. Transistor selon la revendication 1, dans lequel la région de canal, au moins, est complètement entourée d'un 10 isolant.
3. Transistor selon la revendication 1, dans lequel le transistor est constitué d'une couche mince de semi-conducteur formée sur un isolant.
4. Transistor selon la revendication 1, constitué en 15 ce qui concerne sa partie semi-conductrice d'un fil ou nanotube.
5. Transistor selon la revendication 1, formé dans un pont semiconducteur.
6. Transistor selon la revendication 1, dans lequel la longueur de grille est inférieure à la longueur d'onde de de 20 Broglie.
7. Transistor selon la revendication 1, formé dans une couche mince de silicium, la longueur de grille étant inférieure à 20 nm, et l'épaisseur de la couche de silicium au niveau du rétrécissement étant inférieure à 3 nm.
8. Transistor selon la revendication 7, dans lequel la longueur de grille est inférieure à 10 nm.
FR0550605A 2005-03-08 2005-03-08 Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque Expired - Fee Related FR2883101B1 (fr)

Priority Applications (5)

Application Number Priority Date Filing Date Title
FR0550605A FR2883101B1 (fr) 2005-03-08 2005-03-08 Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque
JP2008500244A JP2008533714A (ja) 2005-03-08 2006-03-07 オン状態での電流とオフ状態での電流との比を最大にするナノメータｍｏｓトランジスタ
PCT/FR2006/050200 WO2006095112A1 (fr) 2005-03-08 2006-03-07 Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque
EP06726224A EP1859485A1 (fr) 2005-03-08 2006-03-07 Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque
US11/885,900 US20110079769A1 (en) 2005-03-08 2006-03-07 Nanometric MOS Transistor With Maximized Ration Between On-State Current and Off-State Current

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0550605A FR2883101B1 (fr) 2005-03-08 2005-03-08 Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque

Publications (2)

Publication Number Publication Date
FR2883101A1 true FR2883101A1 (fr) 2006-09-15
FR2883101B1 FR2883101B1 (fr) 2007-06-08

Family

ID=35385764

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0550605A Expired - Fee Related FR2883101B1 (fr) 2005-03-08 2005-03-08 Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque

Country Status (5)

Country Link
US (1) US20110079769A1 (fr)
EP (1) EP1859485A1 (fr)
JP (1) JP2008533714A (fr)
FR (1) FR2883101B1 (fr)
WO (1) WO2006095112A1 (fr)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091076A (en) * 1996-06-14 2000-07-18 Commissariat A L'energie Atomique Quantum WELL MOS transistor and methods for making same
US20030168700A1 (en) * 2002-03-08 2003-09-11 Fujitsu Limited Semiconductor device and method for fabricating the same
WO2003083949A1 (fr) * 2002-03-28 2003-10-09 Koninklijke Philips Electronics N.V. Nanofil et dispositif electronique
US20040026736A1 (en) * 2002-08-12 2004-02-12 Grupp Daniel E. Insulated gate field effect transistor having passivated schottky barriers to the channel
US20040256672A1 (en) * 2003-06-20 2004-12-23 Semiconductor Technology Academic Research Center Ultra-small MOSFET
US20050020085A1 (en) * 2003-07-22 2005-01-27 Sharp Laboratories Of America, Inc. Fabrication of silicon-on-nothing (SON) MOSFET fabrication using selective etching of Si1-xGex layer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091076A (en) * 1996-06-14 2000-07-18 Commissariat A L'energie Atomique Quantum WELL MOS transistor and methods for making same
US20030168700A1 (en) * 2002-03-08 2003-09-11 Fujitsu Limited Semiconductor device and method for fabricating the same
WO2003083949A1 (fr) * 2002-03-28 2003-10-09 Koninklijke Philips Electronics N.V. Nanofil et dispositif electronique
US20040026736A1 (en) * 2002-08-12 2004-02-12 Grupp Daniel E. Insulated gate field effect transistor having passivated schottky barriers to the channel
US20040256672A1 (en) * 2003-06-20 2004-12-23 Semiconductor Technology Academic Research Center Ultra-small MOSFET
US20050020085A1 (en) * 2003-07-22 2005-01-27 Sharp Laboratories Of America, Inc. Fabrication of silicon-on-nothing (SON) MOSFET fabrication using selective etching of Si1-xGex layer

Also Published As

Publication number Publication date
EP1859485A1 (fr) 2007-11-28
US20110079769A1 (en) 2011-04-07
JP2008533714A (ja) 2008-08-21
WO2006095112A1 (fr) 2006-09-14
FR2883101B1 (fr) 2007-06-08

Similar Documents

Publication Publication Date Title
FR2685817A1 (fr) Protection generale d'un circuit integre contre les surcharges permanentes et decharges electrostatiques.
EP3203526B1 (fr) Transistor à hétérojonction à confinement de gaz d'électrons amélioré
FR2490874A1 (fr) Transistors du type a grille isolee
FR3007577A1 (fr) Transistors avec differents niveaux de tensions de seuil et absence de distorsions entre nmos et pmos
EP0051504B1 (fr) Transistors à effet de champ à grille ultra courte
FR2894386A1 (fr) Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor
EP2775529A2 (fr) Transistor à effet tunnel
FR2489045A1 (fr) Transistor a effet de champ gaas a memoire non volatile
EP1994567A2 (fr) Transistor mos a seuil reglable
FR2681188A1 (fr) Transistor a effet de champ comportant une diode a effet tunnel resonnant.
FR2981503A1 (fr) Transistor mos non sujet a l'effet hump
CA2399115C (fr) Transistor mos pour circuits a haute densite d'integration
EP2764550A1 (fr) Point mémoire ram a un transistor
FR2883101A1 (fr) Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque
FR2996956A1 (fr) Circuit integre comportant des transistors avec des tensions de seuil differentes
FR2497603A1 (fr) Transistor a faible temps de commutation, de type normalement bloquant
WO2019224448A1 (fr) Transistor a haute mobilite electronique en mode enrichissement
FR3074961A1 (fr) Dispositif electronique de protection contre les decharges electrostatiques
FR2794898A1 (fr) Dispositif semi-conducteur a tension de seuil compensee et procede de fabrication
EP2685497A1 (fr) Circuit integre sur soi comprenant une diode laterale de protection contres des decharges electrostatiques
FR2642227A1 (fr) Dispositif semiconducteur integre incluant une bascule bistable
FR2904473A1 (fr) Dispositif de protection d'un circuit integre contre les decharges electrostatiques
FR2550662A1 (fr) Dispositif a effet de champ utilisant une condition de figeage des porteurs majoritaires
FR2602367A1 (fr) Procede de memorisation d'un bit d'information dans une cellule de memoire vive statique integree du type mos, transistor pour la mise en oeuvre du procede et memoire en resultant
FR2561822A1 (fr) Dispositif semi-conducteur a effet de champ a faible tension de dechet

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20121130