FR2857117A1 - Dispositif de stockage a protocoles multinormes et procede de mise en interface - Google Patents

Abstract

L'invention concerne un dispositif (100) de stockage mobile à protocoles multinormes qui peut comprendre une mémoire rémanente (140), un premier contrôleur (HI1) d'interface, un second contrôleur (HI2) d'interface et au moins une broche. On peut accéder à la mémoire rémanente conformément à un protocole de mémoire rémanente. Le premier contrôleur d'interface peut être configuré pour convertir en le protocole de mémoire rémanente des premiers ordres se présentant dans un premier protocole normalisé et le second contrôleur d'interface peut être configuré pour convertir en le protocole de mémoire rémanente des seconds ordres se présentant dans un second protocole normalisé.Domaine d'application : dispositif utilisant des cartes de mémoire des types MMC, CF, SD, MS, etc. (Voir figure 2).

Description

L'invention concerne un dispositif de stockage, et plus particulièrement

un dispositif de stockage amovible.

En général, des dispositifs de stockage amovibles tels que des cartes multimédia (MMC), des cartes de mémoire numériques sécurisées (SD), des cartes flash compactes (CF), et des baguettes de mémoire ("Memory Sticks") sont utilisés dans des dispositifs numériques mobiles (c'est-à-dire hôtes) tels que des camescopes, des caméras numériques, des assistants numériques personnels (PDA) et des dispositifs MP3 (couche 3 de la norme MPEG-1). Les dispositifs communiquent avec les hôtes suivant différents protocoles. Par conséquent, chaque dispositif de stockage mobile peut seulement être connecté à un hôte qui communique dans un protocole de communications correspondant. Par ailleurs, une carte à puce qui communique dans une forme de protocole de communications correspondant peut être connectée à un hôte de carte à puce tel qu'un téléphone mobile.

La figure 1 des dessins annexés décrits ci-après est une vue illustrant une relation entre les dispositifs de stockage mobiles classiques et une carte à puce et des hôtes correspondants. En référence à la figure 1, une carte MMC 12 peut être connectée à un hôte MMC 11 et une carte de mémoire SD 14 peut être connectée à un hôte SD 13. Similairement, une carte CF 16 peut être connectée à un hôte CF 15 et une carte à puce 18 peut être connectée à un hôte 17 de carte à puce.

Comme décrit précédemment, des dispositifs de stockage mobiles classiques ne peuvent pas être utilisés dans des hôtes qui ne communiquent pas en utilisant le même protocole. Par exemple, pour que la carte MMC 12 soit connectée à un ordinateur individuel PC (non représenté), un lecteur de bus série universel (USB) additionnel qui convertit les données de la carte MMC 12 conformément à des protocoles utilisés dans un dispositif USB (qui est un dispositif d'interface série utilisé dans le PC) peut être nécessaire. De plus, la carte MMC 12 peut supporter l'interface USB, additionnée à un contrôleur d'interface à l'intérieur de la carte MMC 12 sans avoir à être équipée additionnellement du lecteur USB. Dans ce cas, un procédé pour commander la carte MMC 12 afin de reconnaître le type d'hôte connecté au dispositif et pour faire fonctionner la carte MMC 12 dans un mode d'interface correspondant est nécessaire. Dans un procédé de commande classique, la carte MMC 12 comporte une broche supplémentaire et la carte MMC 12 fonctionne dans un mode d'interface correspondant en réponse à un signal de commande reçu de l'hôte par l'intermédiaire de la broche supplémentaire. Cependant, le procédé est inefficace car la carte MMC 12 doit être équipée de la broche supplémentaire et l'hôte doit générer un signal de commande supplémentaire pour déterminer le mode de fonctionnement de la carte MMC 12.

Des formes de réalisation selon l'invention peuvent fournir des dispositifs de stockage de protocoles multinormes et des procédés pour les faire fonctionner.

Conformément à ces formes de réalisation, un dispositif de stockage de protocole multinorme peut comprendre une mémoire rémanente, un premier contrôleur d'interface, un second contrôleur d'interface et au moins une broche. On peut accéder à la mémoire rémanente conformément à un protocole de mémoire rémanente. On peut configurer le premier contrôleur d'interface pour convertir en le protocole de mémoire rémanente des premiers ordres dans un premier protocole normalisé. On peut configurer le second contrôleur d'interface pour convertir en le protocole de mémoire rémanente des seconds ordres dans un second protocole normalisé. La ou chaque broche du dispositif de stockage de protocole multinorme peut être configurée pour conduire sur elle un signal de reconnaissance indiquant si le premier ou second protocole normalisé est utilisé par un hôte qui lui est accouplé et qui conduit des signaux de données conformes aux premier et second protocoles normalisés.

Dans certaines formes de réalisation selon l'invention, le premier protocole normalisé peut être un protocole normalisé de carte à puce ou l'un d'un protocole normalisé de carte multimédia (MMC), d'un protocole normalisé de mémoire flash compacte, d'un protocole numérique sécurisé normalisé (SD) et d'un protocole normalisé de baguette de mémoire. Dans certaines formes de réalisation selon l'invention, le second protocole normalisé peut être un protocole normalisé de carte à puce ou l'un d'un protocole MMC normalisé, d'un protocole CF normalisé, d'un protocole SD normalisé et d'un protocole MS normalisé.

Dans certaines formes de réalisation de l'invention, le dispositif de stockage de protocole multinorme peut comprendre en outre plusieurs broches et une unité de reconnaissance d'interface. Les multiples broches peuvent être configurées de façon à conduire sur elles plusieurs signaux. L'unité de reconnaissance d'interface peut être couplée aux multiples broches et configurée de façon à déterminer si le protocole d'hôte utilisé par un hôte couplé aux multiples broches comprend un protocole de carte à puce normalisé ou l'un d'un protocole de carte multimédia (MMC) normalisé, d'un protocole de mémoire flash compacte normalisé, d'un protocole numérique sécurisé (SD) normalisé et d'un protocole de baguette de mémoire normalisé.

Dans certaines formes de réalisation selon l'invention, l'unité de reconnaissance d'interface peut comprendre un premier circuit de détection de niveau et un second circuit de détection de niveau. Le premier circuit de détection de niveau peut être couplé à l'une des multiples broches et configuré de façon à amener à l'état haut un signal présent sur l'une des multiples broches par l'intermédiaire d'une charge élévatrice qui réagit à un premier signal de validation pour établir un premier niveau de tension de signal. Le second circuit de détection de niveau peut être couplé à l'une des multiples broches et configuré de façon à amener à l'état bas le signal présent sur celle, précitée, des multiples broches par l'intermédiaire d'une charge chutrice qui réagit à un second signal de validation pour établir un second niveau de tension pour le signal.

Dans certaines formes de réalisation selon l'invention, l'unité de reconnaissance d'interface peut être configurée en outre pour déterminer un type de l'hôte sur la base des premier et second niveaux de tension et valider le premier ou second contrôleur d'hôte sur la base du type déterminé de l'hôte. Dans certaines formes de réalisation selon l'invention, l'unité de reconnaissance d'interface peut être configurée de façon à déterminer que le type est un premier type d'hôte si les premier et second niveaux de tension sont des niveaux logiques hauts, ou que le type est un second type d'hôte si les premier et second niveaux de tension sont des niveaux logiques bas, ou que le type est un troisième type d'hôte si le premier niveau de tension est un niveau logique haut et le second niveau de tension est un niveau logique bas, ou que le type est un quatrième type d'hôte si le premier niveau de tension est un niveau logique bas et le second niveau de tension est un niveau logique haut.

Dans certaines formes de réalisation selon l'invention, le premier protocole normalisé peut être un protocole normalisé de bus série universel (USB pour "Universel Serial Bus") et le second protocole normalisé peut être un protocole normalisé MMC (MMC pour "Multimedia Card"). Dans certaines formes de réalisation selon l'invention, le dispositif de stockage de protocole multinorme peut comprendre en outre plusieurs broches, un premier circuit de détection de niveau et un second circuit de détection de niveau. Les multiples broches peuvent être configurées de façon à conduire sur elles plusieurs signaux. Le premier circuit de détection de niveau peut être couplé à l'une des multiples broches et configuré pour élever un signal sur la première des multiples broches par l'intermédiaire d'une première charge élévatrice en réponse à un premier état d'un signal de validation pour établir un premier niveau de tension pour le signal. Le second circuit de détection de niveau peut être couplé à l'une des multiples broches et configuré pour élever le signal par l'intermédiaire d'une seconde charge d'élévation, qui est inférieure à la première charge d'élévation, en réponse à un second état du signal de validation pour produire un second niveau de tension pour le signal.

Dans certaines formes de réalisation selon l'invention, la première charge élévatrice est supérieure à une charge chutrice incluse dans un hôte couplé à la première charge élévatrice par l'intermédiaire de l'une des multiples broches. Dans certaines formes de réalisation selon l'invention, la seconde charge élévatrice est inférieure à la charge chutrice.

Dans certaines formes de réalisation selon l'invention, le second circuit de détection de niveau est validé en réponse au couplage du dispositif de stockage de protocole multinorme à un hôte normalisé USB. Dans certaines formes de réalisation selon l'invention, la mémoire rémanente et les premier et second contrôleurs d'interface sont inclus dans un boîtier unique.

L'invention sera décrite plus en détails en regard des dessins annexés à titre d'exemples nullement 30 limitatifs et sur lesquels: la figure 1 est une vue illustrant des relations entre des dispositifs de stockage mobiles classiques et une carte à puce et des hôtes correspondants; la figure 2 est un schéma fonctionnel simplifié 35 d'un dispositif de stockage mobile selon une forme de réalisation de l'invention; la figure 3 est un schéma fonctionnel simplifié d'une unité de reconnaissance automatique d'interface et d'un contrôleur de mémoire de la figure 2; la figure 4A est une vue détaillée d'un premier 5 circuit de détection de niveau, d'une unité de commande de détection de niveau et d'un hôte de la figure 3; les figures 4B et 4C sont des vues pour expliquer une opération effectuée par le premier circuit de détection de niveau de la figure 4A; la figure 5A est un organigramme d'un processus d'interface du dispositif de stockage mobile de la figure 2; la figure 5B est un organigramme d'un processus de décision de niveau d'un signal d'entrée initial de la 15 figure 5A; la figure 6 est une vue illustrant des relations entre le dispositif de stockage mobile de la figure 2 et des hôtes; la figure 7A est un tableau montrant des spécifications d'un hôte de carte multimédia (MMC) ; la figure 7B est un tableau montrant des spécifications d'un hôte de bus série universel (USB) ; la figure 7C est un tableau montrant des spécifications d'une carte MMC; la figure 7D est un tableau montrant des spécifications d'un dispositif USB; la figure 8 est une vue d'un dispositif de stockage mobile selon une autre forme de réalisation de l'invention; la figure 9A est une vue pour expliquer une opération effectuée par un circuit de détection de niveau lorsque le dispositif de stockage mobile de la figure 8 est connecté à un hôte USB; les figures 9B et 9C sont des vues pour expliquer 35 une opération effectuée par un circuit de détection de niveau lorsque le dispositif de stockage mobile de la figure 8 est connecté à un hôte MMC; la figure 10 est une vue pour expliquer une opération d'un signal de reconnaissance pour un circuit de 5 génération d'un hôte USB lorsque le dispositif de stockage mobile de la figure 8 est connecté à l'hôte USB; la figure 11 est un schéma fonctionnel simplifié d'un dispositif de stockage mobile combiné avec une carte à puce selon une autre forme de réalisation de l'invention; la figure 12 est une vue détaillée d'une unité de décision de mode de la figure 11; la figure 13 est une vue d'une unité de détermination d'hôte et d'une interface de carte à puce de la figure 11, ainsi que d'une unité de sélection d'entrée 15 de la figure 12; la figure 14A est un organigramme d'un processus de mise à l'interface du dispositif de stockage mobile combiné avec la carte à puce de la figure 11; la figure 14B est un organigramme d'un processus 20 de fonctionnement d'un mode de carte à mémoire de la figure 14A; la figure 14C est un organigramme d'un processus de décision de niveau d'un second signal d'entrée initial de la figure 14B; la figure 15 est une vue illustrant les relations entre le dispositif de stockage mobile combiné avec la carte à puce de la figure 11 et des hôtes; la figure 16A est un tableau de spécifications d'un hôte de carte à puce; la figure 16B est un tableau de spécifications d'une carte à puce; la figure 17 est une vue d'un dispositif de stockage mobile combiné avec une carte à puce selon une autre forme de réalisation de l'invention; et la figure 18 est une vue détaillée d'une unité de sélection d'entrée de la figure 17. 30 35

Sur les dessins, les épaisseurs des couches et des régions sont exagérées dans un souci de clarté. Les mêmes références numériques désignent les mêmes éléments sur toutes les figures. L'expression "et/ou" utilisée ici inclut n'importe lesquelles et la totalité des combinaisons d'un ou plusieurs des constituants énumérés associés.

La terminologie utilisée ici a pour but uniquement de décrire des formes de réalisation particulières et n'entend pas être limitative de l'invention. Les formes singulières "un", "une", "le" et "la" telles qu'utilisées ici entendent inclure également les formes plurielles sauf si le contexte indique clairement le contraire. On comprendra en outre que les termes "comporte" et/ou "comportant" lorsqu'ils sont utilisés dans ce mémoire, spécifient la présence de détails, de corps entiers, d'étapes, d'opérations, d'éléments et/ou de constituants indiqués, mais sans exclure la présence ou l'addition d'un ou plusieurs autres détails, corps entiers, étapes, opérations, éléments, constituants et/ou groupes de ceux-ci.

On comprendra que lorsqu'un élément est indiqué comme étant "connecté" ou "couplé" à un autre élément, il peut être connecté ou couplé directement à cet autre élément, ou bien par l'intermédiaire de la présence possible d'éléments intermédiaires. Par contre, lorsqu'un élément est indiqué comme étant "connecté directement" ou "couplé directement" à un autre élément, il n'y a pas d'éléments intermédiaires présents.

On comprendra que, bien que les termes premier, deuxième, etc. puissent être utilisés ici pour décrire divers éléments, ces éléments ne doivent pas être considérés comme étant limités par ces termes. Ces termes sont utilisés uniquement pour faire la distinction entre les éléments. Ainsi, un premier élément pourrait être appelé deuxième élément sans sortir du cadre de l'invention.

Sauf indication contraire, tous les termes (y compris les termes techniques et scientifiques) utilisés ici ont la même signification que celle communément comprise par un spécialiste de la technique à laquelle cette invention appartient. On doit comprendre en outre que des termes tels que ceux définis dans des dictionnaires communément utilisés peuvent être interprétés comme ayant une signification qui correspond à leur signification dans le contexte de la technique concernée et qu'ils ne seront pas interprétés dans un sens idéalisé ou excessivement formel sauf indication contraire.

La figure 2 est un schéma fonctionnel simplifié d'un dispositif de stockage mobile (ou dispositif de stockage de protocole multinorme) selon une forme de réalisation de l'invention. En référence à la figure 2, un dispositif de stockage mobile 100 comprend plusieurs broches de données DP1 à DPK, une unité 110 de reconnaissance automatique d'interface, une unité 120 d'interface d'hôte, un contrôleur 130 de mémoire et une mémoire rémanente 140. L'unité d'interface hôte 120 comporte des premier à Nième contrôleurs HI1 à HIN d'interface d'hôte (N est un entier supérieur à 1).

Les broches de données DP1 à DPK (K est un entier supérieur à 1) sont connectées à des broches de données (non représentées) d'un hôte (non représenté). Au moins une ou plusieurs broches de données DPi à DPK peuvent être utilisées en tant que broche de distinction d'hôte dans le dispositif de stockage mobile 100. Dans le dispositif de stockage mobile 100 de la figure 2, les multiples broches de données DP1 à DPK sont utilisées en tant que broches de distinction d'hôte (qui peuvent conduire des signaux de reconnaissance utilisés pour déterminer le type d'hôte et, par conséquent, le protocole normalisé devant être utilisé en communication avec lui). De plus, après avoir décidé quel type d'hôte est connecté au dispositif de stockage 2857117 10 mobile 100, les broches de données DP1 à DPK sont utilisées en tant que broches de données ordinaires.

Lorsque le dispositif de stockage mobile 100 est connecté à l'hôte, l'unité 110 de reconnaissance automatique d'interface décide quel est le type d'hôte qui est connecté en fonction d'un niveau de signaux d'entrée initiaux reçus par l'intermédiaire des broches de données DP1 à DPK (c'est-à-dire les broches de distinction d'hôte conduisant des signaux de reconnaissance). Ici, le signal d'entrée initial présente un état initial d'un bus de données à l'intérieur de l'hôte connecté. De plus, suivant les résultats de la décision, l'unité 110 de reconnaissance automatique d'interface valide l'un des premier à Nième contrôleurs HI1 à HIN d'interface d'hôte. De façon plus détaillée, suivant les résultats de la décision, l'unité 110 de reconnaissance automatique d'interface valide l'un des signaux de sélection SEL1 à SELN (N est un entier supérieur à 1). En réponse à un signal validé parmi les signaux de sélection SEL1 à SELN, l'un des premier à Nième contrôleurs HI1 à HIN d'interface d'hôte est validé. Par exemple, lorsque le signal de sélection SEL1 est validé, en réponse au signal de sélection SELM, le premier contrôleur HI1 d'interface d'hôte est validé. L'unité 110 de reconnaissance automatique d'interface délivre en sortie au contrôleur 130 de mémoire un signal de sortie HOl qui est reçu du premier contrôleur validé HI1 d'interface d'hôte.

Bien que la figure 2 montre l'unité 110 de reconnaissance automatique d'interface recevant le signal de sortie HOl puis le délivrant en sortie au contrôleur 130 de mémoire, le signal de sortie HOl peut être appliqué directement en entrée au contrôleur 130 de mémoire.

Les premier à Nième contrôleurs HI1 à HIN d'interface d'hôte utilisent des protocoles de communications qui diffèrent entre eux, et chacun d'eux supporte des communications avec des hôtes qui utilisent des protocoles de communications correspondants.

2857117 11 Le contrôleur 130 de mémoire échange des données avec un hôte qui est connecté par l'intermédiaire d'un contrôleur sélectionné parmi les premier à Nième contrôleurs HI1 à HIN d'interface d'hôte, et commande des opérations de lecture et d'écriture de données sur et à partir de la mémoire rémanente 140 et une opération d'effacement des données stockées dans la mémoire rémanente 140. La mémoire rémanente 140 lit, écrit, et efface les données sous une commande du contrôleur de mémoire 130. Sur la figure 2, un trajet de signal par lequel le contrôleur 130 de mémoire transmet des données à un hôte qui est connecté par un contrôleur sélectionné parmi les premier à Nième contrôleurs HI1 à HIN d'interface d'hôte n'est pas représenté pour simplifier le dessin.

La figure 3 est un schéma fonctionnel simplifié de l'unité (110) de reconnaissance automatique d'interface et du contrôleur 130 de mémoire de la figure 2. En référence à la figure 3, l'unité 110 de reconnaissance automatique d'interface comprend une unité 111 de détection de niveau, une unité 112 de commande de détection de niveau, et une unité 113 de sélection d'interface. L'unité 111 de détection de niveau comporte des premier à Kième circuits LS1 à LSK (K est un entier) de détection de niveau. L'unité 111 de détection de niveau comporte le même nombre de circuits de détection de niveau qu'il y a de broches de distinction d'hôte.

Des lignes d'entrée IL1 à ILK sont connectées aux broches de distinction d'hôte respectives, c'est-à-dire les broches de données DPi à DPK. Les premier à Kième circuits LS1 à LSK de détection de niveau réagissent à des signaux de commande SCTL1 et SCTL2 et sont connectés chacun aux lignes d'entrée IL1 à ILK ou séparés chacun des lignes d'entrée IL1 à ILK.

Lorsque les broches de données DP1 à DPK sont connectées à un hôte (non représenté), l'unité 112 de commande de détection de niveau génère les signaux de 2857117 12 commande SCTL1 et SCTL2 et décide du niveau de signaux d'entrée initiaux PLV1 à PLVK qui sont reçus par l'intermédiaire des premier à Kième circuits LS1 à LSK de détection de niveau. Ici, les signaux d'entrée initiaux PLV1 à PLVK représentent un état initial d'un bus de données à l'intérieur de l'hôte connecté.

L'unité 112 de commande de détection de niveau décide du type de l'hôte qui est connecté conformément au niveau des signaux d'entrée initiaux PLV1 à PLVK, et délivrent en sortie des signaux de sélection SEL1 à SELN pour valider un contrôleur d'interface d'hôte qui correspond au type de l'hôte. Puis, l'unité 112 de commande de détection de niveau valide l'un des signaux de sélection SEL1 à SELN et le délivre en sortie.

En réponse à un signal qui est validé parmi les signaux de sélection SEL1 à SELN, l'unité 113 de sélection d'interface sélectionne l'un des signaux de sortie HO1 à HON des premier à Nième contrôleurs HI1 à HIN d'interface d'hôte (voir la figure 2) et le délivre en sortie au contrôleur de mémoire 130.

On décrira ensuite la structure et les opérations détaillées de l'unité 111 de détection de niveau et de l'unité 112 de commande de détection de niveau en référence aux figures 4A et 4B. La figure 4A est une vue du premier circuit LS1 de détection de niveau, de l'unité 112 de commande de détection de niveau et d'un hôte 210. Ici, la structure et le fonctionnement détaillé des deuxième à Kième circuits LS2 à LSK de détection de niveau sont sensiblement identiques à la structure et au fonctionnement du premier circuit LS1 de détection de niveau. En référence à la figure 4A, la broche de données DP1 du dispositif de stockage mobile 100 est connectée à une broche P1 de données de l'hôte 210, et la ligne d'entrée IL1 est en outre connectée à la broche de données DP1. Ici, lorsque l'hôte 210 est connecté au dispositif de stockage mobile 100, la broche de données DP1 est initialement utilisée en tant que broche de distinction d'hôte et, après que le dispositif de stockage mobile 100 a décidé du type de l'hôte 210, la broche de données DPi est utilisée en tant que broche de données ordinaires.

Sur la figure 4A, le premier circuit LS1 de détection de niveau comprend un premier circuit de détection 151 et un second circuit de détection 152. Le premier circuit de détection 151 comporte une résistance d'élévation Ru (ou première charge) et un premier circuit de commutation PMI, et le second circuit de détection 152 comporte une résistance d'abaissement Rd (ou seconde charge) et un second circuit de commutation NM1. Le premier circuit de commutation PM1 peut être un transistor du type PMOS et le second circuit de commutation NM1 peut être un transistor du type NMOS. Sur la figure 4A, les premier et second circuits de commutation PMI et NM1, respectivement, sont chacun désignés respectivement par les termes transistors PMOS et NMOS.

Une tension interne VDD et une source du transistor PM1 du type PMOS sont respectivement apppliquées aux deux extrémités de la résistance d'élévation Ru. Une tension de masse et une source du transistor NM1 du type NMOS sont respectivement appliquées aux deux extrémités de la résistance d'abaissement Rd. Les drains des transistors PMOS et NMOS PMI et NM1 sont connectés à un noeud SNODE de la ligne d'entrée IL1. De plus, le signal de commande SCTL1 est appliqué en entrée à une grille du transistor PMOS PMI, et le signal de commande SCTL2 est appliqué en entrée à une grille du transistor NMOS NM1.

Le transistor PMOS PM1 répond au signal de commande SCTL1 et est mis en conduction ou hors conduction. En conséquence, la résistance d'élévation Ru est connectée en parallèle à la ligne d'entrée IL1 ou est séparée de la ligne d'entrée IL1. Lorsque la résistance élévatrice Ru est connectée à la ligne d'entrée IL1, la tension interne VDD est appliquée à la ligne d'entrée IL1. Le transistor NMOS NM1 répond au signal de commande SCTL2 et se met en conduction ou hors conduction. Par conséquent, la résistance chutrice Rd est connectée en parallèle à la ligne d'entrée IL1 ou est séparée de la ligne d'entrée IL1.

Lorsque la résistance chutrice Rd est connectée à la ligne d'entrée IL1, la tension de masse est appliquée à la ligne d'entrée IL1.

Par ailleurs, un signal d'entrée initial PLV1 provenant de l'hôte 210 est appliqué en entrée à l'unité 112 de commande de détection de niveau par l'intermédiaire de la broche DP1 de données et du noeud SNODE. Bien que cela ne soit pas illustré sur la figure 4A, une résistance chutrice pour un bus (non représenté) peut être connectée en parallèle à un bus de données (non représenté) à l'intérieur de l'hôte 210, lequel bus est connecté à une broche de données Pi de l'hôte 210. Dans ce cas, la résistance élévatrice Ru du premier circuit de détection 151 a une valeur bien supérieure à celle de la résistance chutrice pour le bus. Par exemple, lorsque la résistance chutrice pour le bus est de 15 kû, la résistance élévatrice Ru peut être établie à 1 Mn. Si la valeur de la résistance élévatrice Ru est établie de façon à être bien supérieure à celle de la résistance chutrice pour le bus, la résistance élévatrice Ru n'affecte pas le niveau du signal d'entrée initial PLV1. En d'autres termes, lorsque le signal d'entrée initial PLV1 est haut, même si la résistance élévatrice Ru est connectée à la ligne d'entrée ILi, le signal d'entrée initial PLV1 est maintenu à un niveau haut. Inversement, lorsque le signal d'entrée initial PLV1 est bas, même si la résistance élévatrice Ru est connectée à la ligne d'entrée ILi, le signal d'entrée initial PLV1 est maintenu à un niveau bas.

Similairement, bien que cela ne soit pas illustré sur la figure 4A, une résistance élévatrice pour un bus (non représenté) peut être connectée en parallèle au bus de données à l'intérieur de l'hôte 210, lequel bus est connecté à la broche de données P1. Dans ce cas, la résistance chutrice Rd du second circuit de détection 152 a une valeur bien supérieure à celle de la résistance élévatrice pour le bus. Par exemple, lorsque la résistance élévatrice pour le bus est de 15 kû, la résistance chutrice Rd peut être établie à 1 Mû. Si la valeur de la résistance chutrice Rd est établie de façon à être bien supérieure à celle de la résistance élévatrice pour le bus, la résistance chutrice Rd n'affecte pas le niveau du signal d'entrée initial PLV1.

Les figures 4B et 4C sont des vues pour expliquer une opération effectuée par le premier circuit de détection de niveau LS1 de la figure 4A. La figure 4B montre le cas où le signal de commande SCTL1 est validé, le transistor I5 PMOS PM1 est mis en conduction et la résistance élévatrice Ru est connectée à la ligne d'entrée IL1. La figure 4C montre en outre le cas où le signal de commande SCTL2 est validé, le transistor MNOS NM1 estmis en conduction et la résistance chutrice Rd est connectée à la ligne d'entrée IL1.

Lorsque le dispositif de stockage mobile 100 est connecté à l'hôte 210, l'unité 112 de commande de détection de niveau valide alternativement les signaux de commande SCTL1 et SCTL2. Il en résulte que, après que la résistance élévatrice Ru a été connectée en parallèle à la ligne d'entrée IL1, comme on le voit sur la figure 4B, la résistance chutrice Rd est connectée en parallèle à la ligne d'entrée IL1, comme on le voit sur la figure 4C.

Lorsque la résistance élévatrice Ru est connectée à la ligne d'entrée IL1, l'unité 112 de commande de détection de niveau mesure le niveau d'un premier signal d'entrée IN1 reçu du noeud SNODE. Lorsque la résistance chutrice Rd est connectée à la ligne d'entrée IL1, l'unité 112 de commande de détection de niveau mesure aussi le niveau d'un second signal d'entrée IN2 reçu du noeud SNODE. L'unité 112 de commande de détection de niveau décide du niveau du signal d'entrée initial PLV1, conformément aux niveaux des premier et second signaux d'entrée IN1 et IN2, respectivement. Plus en détails, lorsque les premier et second signaux d'entrée IN1 et IN2, respectivement, sont tous deux au niveau haut, l'unité 112 de commande de détection de niveau décide que le signal d'entrée initial PLV1 est haut. De plus, lorsque les premier et second signaux d'entrée IN1 et IN2, respectivement, sont tous deux au niveau bas, l'unité 112 de commande de détection de IO niveau décide que le signal d'entrée initial PLV1 est bas. En outre, lorsque le premier signal d'entrée IN1 est haut et que le second signal d'entrée IN2 est bas, l'unité 112 de commande de détection de niveau décide que le signal d'entrée initial PLV1 est dans un état flottant. Dans ce cas, l'état initial du bus de données, qui est à l'intérieur de l'hôte 210 qui est connecté à la broche de données P1, est dans un état flottant.

L'unité 112 de commande de détection de niveau décide du type de l'hôte 210, qui est connecté en fonction du niveau du signal d'entrée initial PLVI (ou signal de reconnaissance), et valide l'un des signaux de sélection SEL1 à SELN pour valider un contrôleur d'interface d'hôte qui correspond à l'hôte. Par exemple, lorsqu'un premier contrôleur HI1 d'interface d'hôte correspond à l'hôte 210, l'unité 112 de commande de détection de niveau valide le signal de sélection SEL1 et le délivre en sortie.

De plus, après avoir décidé du type de l'hôte 210, l'unité 112 de commande de détection de niveau invalide tous les signaux de commande SCTL1 et SCTL2. Par conséquent, les transistors PMOS et NMOS PM1 et NM1, respectivement, sont tous deux bloqués et les résistances élévatrice et chutrice Ru et Rd sont toutes deux séparées de la ligne d'entée IL1. Ensuite, la broche de données DP1 fonctionne à la manière d'une broche de données ordinaires.

De plus, l'unité 112 de commande de détection de niveau maintient la sortie du signal de sélection SEL1 jusqu'à ce que le dispositif de stockage mobile 100 soit séparé de l'hôte 210.

La figure 5A est un organigramme d'un processus de mise en interface 300 du dispositif de stockage mobile 100 de la figure 2. En référence à la figure 5A, les broches de données DP1 à DPK du dispositif de stockage mobile 100 sont connectées aux broches de données de l'hôte 210 (étape 310). Ici, certaines ou la totalité des broches de données DPi à DPK peuvent être utilisées en tant que broches de distinction d'hôte. Sur la figure 5A, à titre d'exemple, toutes les broches de données DP1 à DPK sont utilisées en tant que broches de distinction d'hôte.

L'unité 110 de reconnaissance automatique d'interface du dispositif de stockage mobile 100 décide du niveau des signaux d'entrée initiaux PLV1 à PLVK qui sont reçus par l'intermédiaire des broches DP1 à DPK de distinction d'hôte (étape 320). L'étape 320 sera décrite plus en détail en référence ci-après à la figure 5B.

L'unité 110 de reconnaissance automatique d'interface décide du type de l'hôte 210, qui est connecté, en fonction du niveau des signaux d'entrée initiaux PLV1 à PLVK (étape 330). L'unité 110 de reconnaissance automatique d'interface sélectionne un contrôleur de mise en interface d'hôte qui correspond à l'hôte 210 parmi les premier à Nièrne contrôleurs HI1 à HIN d'interface d'hôte et le valide (étape 340). Ensuite, le dispositif de stockage mobile 100 fonctionne dans un mode d'interface d'hôte correspondant conformément au contrôleur d'interface d'hôte correspondant qui est validé par l'unité 110 de reconnaissance automatique d'interface jusqu'à ce que le dispositif de stockage mobile 100 soit séparé de l'hôte 210 (étape 350).

La figure 5B est un organigramme détaillé du processus de décision de niveau (étape 320) du signal d'entrée initial de la figure 5A. Sur la figure 5B, on décrira principalement une opération effectuée par le premier circuit LS1 de détection de niveau de l'unité 110 de reconnaissance automatique d'interface. Les deuxième à Kième circuits LS2 à LSK de détection de niveau de l'unité 110 de reconnaissance automatique d'interface fonctionnent de la même manière que le premier circuit LS1 de détection de niveau.

Premièrement, comme illustré sur les figures 4A et 4B, l'unité 112 de commande de détection de niveau de l'unité 110 de reconnaissance automatique d'interface valide le signal de commande SCTL1. Il en résulte que le transistor PMOS PM1 est mis en conduction, et qu'une résistance élévatrice Ru est connectée en parallèle à la ligne d'entrée IL1 de la broche DP1 de distinction de l'hôte (étape 321). Puis, l'unité 112 de commande de détection de niveau mesure le niveau du premier signal d'entrée IN1 qui est reçu du noeud SNODE de la ligne d'entrée IL1 (étape 322). L'unité 112 de commande de détection de niveau invalide ensuite le signal de commande SCTL1 et valide le signal de commande SCTL2. Par conséquent, le transistor PMOS PM1 est bloqué et le transistor NMOS NM1 est mis en conduction et la résistance chutrice Rd est connectée en parallèle à la ligne d'entrée IL1 (étape 323). Ici, l'unité 112 de commande de détection de niveau mesure le niveau du second signal d'entrée IN2 qui est reçu du noeud SNODE de la ligne d'entrée IL1 (étape 324).

Ensuite, l'unité 112 de commande de détection de niveau détermine si les premier et second signaux d'entrée IN1 et IN2, respectivement, sont tous deux au niveau haut (étape 325). Si les premier et second signaux d'entrée IN1 et IN2, respectivement sont tous deux hauts, l'unité 112 de commande de détection de niveau décide que le signal d'entrée initial PLV1 est haut {étape 326).

De plus, dans l'étape 325, si les premier et second signaux d'entrée IN1 et IN2, respectivement, ne sont pas tous deux hauts, l'unité 112 de commande de détection de niveau détermine si les premier et second signaux IN1 et IN2, respectivement, sont tous deux bas (étape 327). Si les premier et second signaux d'entrée IN1 et IN2, respectivement, sont tous deux bas, l'unité 112 de commande de détection de niveau décide que le signal d'entrée initial PLV1 est bas (étape 328).

Dans l'étape 327, si les premier et second signaux d'entrée IN1 et IN2, respectivement, ne sont pas tous deux bas (c'est-à-dire si l'un des premier et second signaux d'entrée IN1 et IN2 est haut et l'autre est bas) , l'unité 112 de commande de détection de niveau décide que le signal d'entrée initial PLV1 est dans un état flottant (étape 329).

Ici, le niveau du signal d'entrée initial PVL1 présente un état initial du bus de données de l'hôte 210 et l'état initial du bus de données est différent pour chaque hôte. Par conséquent, l'unité 112 de commande de détection de niveau peut décider du type de l'hôte en fonction du niveau du signal d'entrée initial PVL1.

La figure 6 est une vue illustrant des relations entre le dispositif de stockage mobile de la figure 2 et des hôtes. En référence à la figure 6, le dispositif de stockage mobile 100 peut être connecté à l'un d'un hôte 220 de carte multimédia (MMC), d'un hôte 230 numérique sécurisé (SD), d'un hôte 240 de mémoire flash compacte (CF) et d'un hôte 250 de bâtonnet de mémoire (MSTK pour "Memory Stick").

En d'autres termes, le dispositif de stockage mobile 100 peut être utilisé chez divers hôtes qui utilisent des protocoles de communications différents les uns des autres.

En outre, le dispositif de stockage mobile 100 peut être utilisé chez tous les types d'hôtes à l'exception des hôtes qui utilisent un dispositif de stockage mobile sans contrôleur d'interface d'hôte. On comprendra aussi que les hôtes peuvent utiliser chacun des protocoles normalisés respectifs pour communiquer. Par exemple, l'hôte MSTK peut utiliser un protocole de communications MSTK normalisé afin que tout dispositif puisse être mis en interface pour utiliser un MSTK si le dispositif utilise le protocole de communications MSTK normalisé pour des communications avec lui.

La figure 7A est un tableau montrant des spécifications d'un hôte MMC. En référence à la figure 7A, l'hôte MMC supporte un mode MMC ou un mode d'interface périphérique série (SPI pour "serial peripheral interface"). Le tableau de la figure 7A montre des spécifications des broches de données 1, 2, 5 et 7 à l'exclusion des broches de puissance 3, 4 et 6. On expliquera tout d'abord les spécifications de l'hôte MMC dans le mode MMC. La broche de données 1 n'est pas utilisée et l'état initial du bus de données, qui est connecté à la broche de données 1, est un état flottant ou haut. La broche de données 2 est utilisée en tant que broche de signal d'ordre CMD, la broche de données 5 est utilisée en tant que broche de signal d'horloge CLK, et la broche de données 7 est utilisée en tant que broche de données DAT, et l'état initial du bus de données connecté à chacune des broches de données est haut.

On expliquera ensuite les spécifications de l'hôte MMC dans le mode SPI. La broche de données 1 est utilisée en tant que broche de signal de sélection de puce CS, et l'état initial du bus de données, qui est connecté à la broche de données 1 est haut. De plus, la broche de données 2 est utilisée en tant que broche de signal de données d'entrée DI et la broche de données 5 est utilisée en tant que broche de signal d'horloge SCLK, et l'état initial du bus de données connecté à chacune des broches de données est haut. La broche de données 7 est utilisée en tant que broche de signal de données de sortie DO et l'état initial du bus de données connecté à la broche de données 7 n'est pas prescrit.

La figure 7B est un tableau montrant des spécifications d'un hôte de bus série universel (USB). Le tableau de la figure 7B montre des spécifications de broches de données 2 et 3 à l'exclusion des broches de puissance 1 et 4. La broche de données 2 est utilisée en tant que broche de signal de données d'entrée D- et l'état initial du bus de données connecté à la broche de données 2 est bas. La broche de données 3 est utilisée en tant que broche de signal de données d'entrée D+ et l'état initial du bus de données connecté à la broche de données 3 est également bas.

La figure 7C est un tableau montrant des 10 spécifications d'un MMC. En référence à la figure 7C, le MMC comprend sept broches 1 à 7 et supporte un mode MMC et un mode SPI. Les broches 1 à 7 du MMC sont connectées chacune à des broches de données correspondantes 1 à 7 de l'hôte MMC.

La figure 7D est un tableau montrant des spécifications d'un dispositif USB. En référence à la figure 7D, le dispositif USB comprend quatre broches 1 à 4 connectées respectivement à des broches de données correspondantes 1 à 4 de l'hôte USB.

Comme on le voit sur les figures 7A et 7B, l'état initial du bus de données connecté à la broche de données 1 qui est utilisée pour le signal de sélection de puce CS de l'hôte MMC est différent de l'état initial du bus de données connecté à la broche de données 2 ou 3 qui est utilisée pour les signaux de données d'entrée D- ou D+ de l'hôte USB. Par conséquent, dans un dispositif de stockage mobile qui comporte les deux contrôleurs d'interface MMC et USB, lorsqu'une broche de données pour un signal de données d'entrée sélection de puce, le dispositif décider du type d'un hôte qui est niveau du signal d'entrée initial connecté par l'intermédiaire de la La figure 8 est une vue d'un dispositif de stockage mobile selon une autre forme de réalisation de l'invention, dans laquelle le dispositif de stockage mobile 20 spécifiée est utilisée D- et D+ et un signal de de stockage mobile peut connecté en fonction du qui est reçu de l'hôte broche de données.

comprend des contrôleurs d'interfaces USB et MMC. Sur la figure 8, un cas dans lequel une fonction d'interface USB est ajoutée au MMC est illustrée. En référence à la figure 8, un dispositif de stockage mobile 400 comprend plusieurs broches de données 401 à 407, un circuit 410 de détection de niveau, une unité 420 de commande de détection de niveau, un contrôleur 430 d'interface USB, un contrôleur 440 d'interface MMC et une unité 450 de sélection d'interface. De plus, le dispositif de stockage mobile 400 comprend en outre un contrôleur de mémoire 460, une mémoire flash 470 et un signal de reconnaissance pour un circuit 480 de génération d'hôte USB. Les broches de données 403, 404 et 406 sont utilisées en tant que broches pour une alimentation en énergie, et les contrôleurs 530 et 540, respectivement, d'interfaces USB et MMC se partagent les broches de données 403, 404 et 406.

Lorsque le dispositif de stockage mobile 400 est connecté à un hôte USB, la broche de données 401 est utilisée en tant que broche de signal de données d'entrée D+, et l'une des broches de données 402, 405 et 407 est utilisée en tant que broche de signal d'entrée de données D-. Lorsque le dispositif de stockage mobile 400 est connecté à un hôte USB, la broche 401 de données est utilisée en tant que broche de signal de données d'entrée D-, et l'une des broches de données 402, 405 et 407 peut être utilisée en tant que broche de signal de données d'entrée D+.

De plus, le signal de reconnaissance pour le circuit 480 de génération d'hôte USB est appliqué à une ligne d'entrée IL de la broche de données 401 lorsque le dispositif de stockage mobile 400 fonctionne dans le mode d'interface d'hôte USB et la broche de données 401 est utilisée en tant que broche de signal de données d'entrée D+.

Le signal de reconnaissance pour le circuit 480 de génération d'hôte USB peut être appliqué à une ligne d'entrée de l'une des broches de données 402, 405 et 407 lorsque le dispositif de stockage mobile 400 fonctionne dans un mode d'interface d'hôte USB et que l'une des broches de données 402, 405 et 407 est utilisée en tant que broche de signal de données d'entrée D+.

Par ailleurs, la broche de données 401 n'est pas utilisée lorsque le dispositif de stockage mobile 400 est connecté à un hôte MMC et fonctionne dans un mode MMC, et la broche 401 de données est utilisée en tant que broche de signal de sélection de puce CS lorsque le dispositif de stockage mobile 400 est connecté à un hôte MMC et fonctionne dans un mode SPI. De plus, la broche de données 402 est utilisée en tant que broche d'ordre CMD dans le mode MMC, et est utilisée en tant que broche de signal de données d'entrée DI dans le mode SPI. De plus, les broches de données 405 et 407 sont utilisées chacune en tant que broche de signal d'horloge CLK et de broche de signal de données DAT, respectivement, dans le mode MMC, et elles sont chacune utilisées en tant que broche de signal d'horloge SCLK et en tant que broche de signal de sortie DO, respectivement, dans le mode SPI.

Ici, la broche de données 401 est utilisée initialement en tant que broche de distinction d'hôte lorsque le dispositif de stockage mobile 400 est connecté à un hôte et après que le dispositif de stockage mobile 400 a décidé du type de l'hôte connecté, la broche de données 401 est utilisée en tant que broche de données ordinaires.

En bref, le contrôleur 430 d'interface USB et le contrôleur 440 d'interface MMC se partagent les broches de données 401, 402, 405 et 407 et les broches de puissance 403, 404 et 406.

Le circuit 410 de détection de niveau comprend une première résistance élévatrice Ri et un premier circuit de commutation SW1. Le premier circuit de commutation SW1 peut être matérialisé sous la forme d'un transistor NMOS.

Sur la figure 8, le premier circuit de commutation SW1 est représenté par le transistor NMOS. Une tension interne VDD et un drain du transistor NMOS SW1 sont appliqués respectivement à des extrémités de la première résistance élévatrice R1.

Un signal de commande SEL est appliqué en entrée à une grille du transistor NMOS SW1, et une source du transistor NMOS SW1 est connectée à la ligne d'entrée IL. Le transistor NMOS SW1 est mis en conduction ou est bloqué en réponse au signal de commande SEL. Par conséquent, la première résistance élévatrice Ri est connectée en parallèle à la ligne d'entrée IL ou est séparée de la ligne d'entrée IL. On décrira plus en détail le fonctionnement du circuit 410 de détection de niveau en référence aux figures 9A à 9C.

- La figure 9A est une vue pour expliquer une opération effectuée par un circuit de détection de niveau lorsque le dispositif de stockage mobile de la figure 8 est connecté à un hôte USB. En référence à la figure 9A, la broche 401 de données du dispositif de stockage mobile 400 est connectée à une broche de données 501 d'un hôte USB 510. Une résistance chutrice Rpd pour un bus est habituellement connectée en parallèle à un bus interne 502 de données qui est connecté à la broche de données 501. La raison en est de maintenir le bus de données 502 au niveau bas dans un état initial.

Lorsque le dispositif de stockage mobile 400 est connecté à l'hôte USB 510, l'unité 420 de commande de détection de niveau délivre en sortie le signal de commande SEL à un niveau haut et met en conduction le transistor NMOS SW1. Il en résulte que la première résistance élévatrice Ri est connectée en parallèle à la ligne d'entrée IL de la broche de données 401. Ici, étant donné que le bus de données 502 est bas dans un état initial, un signal d'entrée initial PLV est également bas.

La première résistance élévatrice Ri est établie de façon à avoir une valeur bien supérieure à celle de la résistance chutrice pour le bus Rpd afin que la première résistance élévatrice Rl n'affecte pas le niveau du signal d'entrée initial PLV. Si la première résistance élévatrice R1 a une valeur inférieure à celle de la résistance chutrice pour le bus Rpd, lorsque la tension interne VDD est divisée par la première résistance élévatrice Ri et par la résistance chutrice pour le bus Rpd, la chute de tension à la résistance chutrice pour le bus Rpd est bien supérieure à celle occasionnée par la première résistance élévatrice R1. Par conséquent, le signal d'entrée initial PLV passe d'un niveau bas à un niveau haut.

Les figures 9B et 9C sont des vues pour expliquer une opération effectuée par le circuit de détection de niveau lorsque le dispositif de stockage mobile de la figure 8 est connecté à un hôte MMC. Plus en détail, la figure 9B montre un hôte MMC 520 et le dispositif de stockage mobile 400 fonctionnant dans un mode SPI et la figure 9C montre un hôte MMC 520 et le dispositif de stockage mobile 400 fonctionnant dans un mode MMC.

En référence à la figure 9B, une résistance élévatrice pour un bus Rpu est habituellement connectée en parallèle à un bus de données intérieures 504 qui est connecté à une broche de données 503 de l'hôte MMC 520. La tension interne VDD et un drain d'un transistor NMOS N à drain en circuit ouvert sont appliqués respectivement aux extrémités de la résistance élévatrice pour le bus Rpu. Une tension de polarisation VB est appliquée en entrée à une grille du transistor NMOS N à drain en circuit ouvert et une source de ce transistor est connectée à une tension de masse. Initialement, le transistor NMOS N à drain à circuit ouvert est bloqué. Par conséquent, l'état initial du bus de données intérieures 504 de l'hôte MMC 520, c'est-à-dire le signal de sélection de puce CS, est maintenu à un niveau haut par la résistance élévatrice pour le bus Rpu.

Lorsque le dispositif de stockage mobile 400 est connecté à l'hôte MMC 520, l'unité 420 de commande de détection de niveau délivre en sortie le signal de commande SEL à un niveau haut. En réponse au signal de commande SEL, le premier circuit de commutation SW1 est mis en conduction. Il en résulte que la première résistance élévatrice R1 est connectée en parallèle à la ligne d'entrée IL de la broche de données 401. Ici, le bus de données 504 est haut dans un état initial, en sorte que le signal d'entrée initial PLV est également haut.

Ensuite, en référence à la figure 9C, la broche de données 503 de l'hôte MMC 520 n'est pas utilisée dans le mode MMC. Par conséquent, le bus de données 504 à l'intérieur de l'hôte MMC 520 est dans un état flottant. Ici, le circuit 410 de détection de niveau fonctionne d'une manière similaire à celle décrite en référence à la figure 9A. Il en résulte que la première résistance élévatrice Ri est connectée en parallèle à la ligne d'entrée IL de la broche de données 501. Puis, le signal d'entrée initial PLV devient haut du fait de la première résistance élévatrice R1 car le bus de données 504 est dans un état flottant dans un état initial.

En référence de nouveau à la figure 8, l'unité 420 de commande de détection de niveau délivre en sortie le signal de commande SEL à un niveau haut lorsque le dispositif de stockage mobile 400 est connecté à un hôte spécifique. De plus, l'unité 420 de commande de détection de niveau change le niveau du signal de commande SEL en réponse au signal d'entrée initial PLV qui est reçu par l'intermédiaire de la broche de données 401 et de la ligne d'entrée IL. L'unité 420 de commande de détection de niveau maintient le niveau du signal de commande SEL jusqu'à ce que le dispositif de stockage mobile 400 soit séparé de l'hôte. De façon plus détaillée, l'unité 420 de commande de détection de niveau maintient le signal de commande SEL à un niveau haut lorsque le signal d'entrée initial PLV est haut, et maintient le signal de commande SEL à un niveau bas lorsque le signal d'entrée initial PLV est bas.

Le contrôleur 440 d'interface MMC est validé lorsque le signal de commande SEL est haut, et le contrôleur 430 d'interface USB est validé lorsque le signal de commande SEL est bas.

L'unité 450 de sélection d'interface sélectionne l'un des signaux de sortie du contrôleur 430 d'interface USB et du contrôleur 440 d'interface MMC et le délivre en sortie au contrôleur de mémoire 460 en réponse au signal de commande SEL.

Le contrôleur de mémoire 460 échange des données avec l'hôte qui est connecté par l'intermédiaire de l'un du contrôleur 430 d'interface USB et du contrôleur 440 d'interface MMC, lesquels sont sélectionnés par l'unité 450 de sélection d'interface. De plus, le contrôleur de mémoire I5 460 commande des opérations de lecture et d'écriture de données sur et à partir de la mémoire flash 470 et une opération d'effacement de données stockées dans la mémoire flash 470. La mémoire flash 470 exécute des opérations de lecture, d'écriture et d'effacement de données sous la commande du contrôleur 460 de mémoire.

Le signal de reconnaissance pour le circuit 480 de génération de l'hôte USB est soit appliqué en parallèle à la ligne d'entrée IL, soit séparé de la ligne d'entrée IL en réponse au signal de commande SEL. Le signal de reconnaissance pour le circuit 480 de génération de l'hôte USB est appliqué à la ligne d'entrée IL uniquement lorsque le dispositif de stockage mobile 400 est connecté à l'hôte USB. Le signal de reconnaissance pour le circuit 480 de génération de l'hôte USB passe par une seconde résistance élévatrice R2 et un second circuit de commutation SW2. Le second circuit de commutation SW2 peut être matérialisé sous la forme d'un transistor PMOS. Sur la figure 8, le second circuit de commutation SW2 est représenté sous la forme d'un transistor PMOS. La tension interne VDD et la source du transistor PMOS SW2 sont appliquées respectivement aux extrémités de la seconde résistance élévatrice R2. Le signal de commande SEL est appliqué en entrée à la grille du transistor PMOS SW2 et le drain de ce dernier est connecté à la ligne d'entrée IL. Le transistor PMOS SW2 est mis en conduction ou bloqué en réponse au signal de commande SEL. Par conséquent, la seconde résistance élévatrice R2 est connectée en parallèle à la ligne d'entrée IL ou en est séparée.

On décrira plus en détail l'opération exécutée par le signal de reconnaissance pour le circuit 480 de génération de l'hôte USB en référence à la figure 10. La figure 10 est une vue pour expliquer la fonction du signal de reconnaissance du circuit 480 de génération de l'hôte USB lorsque le dispositif de stockage mobile 400 de la figure 8 est connecté à l'hôte USB 510. En référence à la figure 10, la résistance chutrice pour le bus Rpd est connectée en parallèle au bus de données internes 502 qui est connecté à la broche de données 501 de l'hôte USB 510, comme décrit en référence à la figure 9A. L'unité 420 de commande de détection de niveau délivre en sortie le signal de commande SEL, à un niveau bas, lorsque le dispositif de stockage mobile 400 fonctionne dans le mode de l'hôte USB, et le second circuit de commutation SW2 est mis en conduction en réponse au signal de commande SEL. Par conséquent, la seconde résistance élévatrice R2 est connectée en parallèle à la ligne d'entrée IL de la broche de données 401.

Ici, la seconde résistance élévatrice R2 est établie de façon à avoir une valeur inférieure à celle de la résistance chutrice pour le bus Rpd. Il en résulte que la tension interne VDD est divisée par la résistance chutrice pour le bus Rpd et par la seconde résistance élévatrice R2, et qu'un signal de données d'entrée D+ reçu par l'intermédiaire du bus 502 de données passe d'un niveau bas à un niveau haut. Lorsque le niveau du signal de données d'entrée D+ change, l'hôte USB 510 reconnaît que le dispositif de stockage mobile 400 est connecté.

On décrira maintenant le processus de fonctionnement du dispositif de stockage mobile 400 ayant les caractéristiques mentionnées précédemment. Premièrement, lorsque de l'énergie est fournie après que le dispositif de stockage mobile 400 a été connecté à l'hôte USB 510 ou à l'hôte MMC 520, l'unité 420 de commande de détection de niveau délivre en sortie le signal de commande SEL à un niveau haut. Il en résulte que le premier circuit de commutation SW1 est mis en conduction et que la première résistance élévatrice R1 du circuit 410 de détection de niveau est connectée en parallèle à la ligne d'entrée IL de la broche de distinction d'hôte, c'est-à-dire la broche de données 401. Ensuite, l'unité 420 de commande de détection de niveau détermine le niveau du signal d'entrée initial PLV qui est reçu par l'intermédiaire de la broche de données 401.

Le signal d'entrée initial PLV devient haut lorsque le dispositif de stockage mobile 400 est connecté à l'hôte MMC 520, car le bus de données 504 de l'hôte MMC 520 est dans un état haut ou flottant. L'unité 420 decommande de détection de niveau maintient le signal de commande SEL à un état haut, car le signal d'entrée initial PLV est haut. L'unité 420 de commande de détection de niveau maintient le signal de commande SEL à un niveau haut jusqu'à ce que le dispositif de stockage mobile 400 soit séparé de l'hôte MMC 520.

Le contrôleur 440 d'interface de l'hôte MMC est validé en réponse au signal de commande SEL. De plus, l'unité 450 de sélection d'interface connecte le contrôleur 440 d'interface de l'hôte MMC et le contrôleur 460 de mémoire en réponse au signal de commande SEL. En outre, le premier circuit de commutation SW1 continue de rester en conduction car le signal de commande SEL est haut. Ensuite, la première résistance élévatrice RI conserve un état dans lequel elle est connectée en parallèle à la ligne d'entrée IL. Ici, la raison pour laquelle la première résistance élévatrice Ri reste connectée à la ligne d'entrée IL même après que l'unité 420 de commande de détection de niveau a décidé le niveau du signal d'entrée initial PLV est de faire passer la ligne d'entrée IL d'un état flottant à un état haut et de maintenir la ligne d'entrée IL dans l'état haut lorsque le dispositif de stockage mobile 400 fonctionne dans le mode MMC. Le dispositif de stockage mobile 400 fonctionne ensuite dans le mode d'interface d'hôte MMC.

On décrira ensuite le fonctionnement du dispositif de stockage mobile 400 lorsqu'il est connecté à l'hôte USB 510. Lorsque l'énergie est fournie après que le dispositif de stockage mobile 400 a été connecté à l'hôte USB 510, l'unité 420 de commande de détection de niveau délivre en sortie le signal de commande SEL initialement à un niveau haut. Le premier circuit de commutation SW1 est mis en conduction en réponse au signal de commande SEL, et la première résistance élévatrice R1 du circuit 410 de détection de niveau est connectée en parallèle à la ligne d'entrée IL de la broche de données 401 (c'est-à-dire la broche de distinction d'hôte). Ensuite, l'unité 420 de commande de détection de niveau décide du niveau du signal d'entrée initial PLV qui est reçu par l'intermédiaire de la broche de données 401. Etant donné que le bus pour un signal de données d'entrée D+ 502 de l'hôte USB 510 est initialement bas, le signal d'entrée initial PLV est également bas.

L'unité 420 de commande de détection de niveau décide que le signal d'entrée initial PLV est bas et délivre en sortie le signal de commande SEL à un niveau bas. Puis, l'unité 420 de commande de détection de niveau maintient le signal de commande SEL bas jusqu'à ce que le dispositif de stockage mobile 400 soit séparé de l'hôte USB 510.

Le contrôleur 430 d'interface USB est validé en réponse au signal de commande SEL. De plus, l'unité 450 de sélection d'interface connecte le contrôleur 430 d'interface USB et le contrôleur de mémoire 460 en réponse au signal de commande SEL. Comme précédemment, en réponse au signal de commande SEL, le second circuit de commutation SW2 du signal de reconnaissance pour le circuit 480 de génération pour l'hôte USB est mis en conduction, et la seconde résistance élévatrice R2 est connectée à la ligne d'entrée IL de la broche de données 401.

De plus, en réponse au signal de commande SEL, le premier circuit de commutation SW1 est mis hors conduction et la première résistance élévatrice R1 est séparée de la ligne d'entrée IL. Puis, le dispositif de stockage mobile 400 fonctionne dans le mode d'interface d'hôte USB.

Comme décrit ci-dessus, le dispositif de stockage mobile 400 reconnaît automatiquement le type de l'hôte connecté lorsque le dispositif de stockage mobile 400 est connecté à l'hôte MMC 520 ou à l'hôte USB 510, et il peut fonctionner dans un mode d'interface d'hôte correspondant.

La figure 11 est un schéma fonctionnel simplifié d'un dispositif de stockage mobile combiné avec une carte à puce selon une autre forme de réalisation de l'invention. En référence à la figure 11, un dispositif de stockage mobile combiné à une carte à puce 600 comprend une unité 610 de décision de mode, un module 620 de carte à puce et un module 630 de carte à mémoire. L'unité 610 de décision de mode est connectée à plusieurs broches de signaux DPi à DPK (K est un nombre naturel supérieur à 1) par des lignes de données d'entrée IDL. Les broches de signaux DP1 à DPK comprennent des broches pour des signaux de données, des broches de puissance et des broches pour des signaux de commande.

L'unité 610 de décision de mode décide du niveau d'un premier signal d'entrée initial INS qui est reçu par l'intermédiaire de la broche de signaux DP1. L'unité 610 de décision de mode délivre en sortie un signal de commande de mode MCTL en fonction du niveau du premier signal d'entrée initial INS pour décider de l'un d'un mode de carte à puce et d'un mode de carte à mémoire du dispositif de stockage mobile combiné avec la carte à puce 600.

Ici, la broche de signaux DPi est utilisée en tant que broche de distinction de mode au commencement et en tant que broche de données après que l'unité 610 de décision de mode a décidé d'un mode de fonctionnement du dispositif de stockage mobile combiné avec la carte à puce 600. Sur la figure 11, bien que la broche de signaux DP1 soit représentée comme étant une broche de distinction de mode à titre d'exemple, l'une quelconque des broches de signaux DP2 à DPK peut être utilisée en tant que broche de distinction de mode. De plus, le premier signal d'entrée initial INS représente un état initial d'un bus de données d'un hôte qui est connecté au dispositif de stockage mobile combiné avec la carte à puce 600. En outre, l'unité 610 de décision de mode connecte les lignes de données d'entrée IDL à l'une des lignes SDL de données de carte à puce et de lignes MDL de données de carte à mémoire.

Ici, le module 620 de carte à puce et le module 630 de carte à mémoire se partagent les broches pour distinguer les modes et des broches de puissance parmi les broches de signaux DP1 à DPK. De plus, le module 620 de carte à puce et le module 630 de carte à mémoire peuvent se partager une partie ou la totalité des broches de signaux DP1 à DPK.

Le module 620 de carte à puce comprend une interface 621 de carte à puce et un contrôleur 622 de carte à puce. L'interface 621 de carte à puce est connectée à l'unité 610 de décision de mode par les lignes de données SDL de carte à puce. L'interface 621 de carte à puce et le contrôleur 622 de carte à puce sont validés ou invalidés en réponse au signal de commande de mode MCTL. Dans un mode de carte à puce, le contrôleur 622 de carte à puce exécute un ordre reçu d'un hôte (non représenté) de carte à puce par l'intermédiaire de l'interface 621 de carte à puce, et échange des données avec l'hôte de carte à puce.

Le module 630 de carte à mémoire comprend une unité 631 de détermination d'hôte, plusieurs unités FC1 à FCN de commande d'interface d'hôte, une unité 632 de sélection de sortie, un contrôleur de mémoire 633 et une mémoire rémanente 634. L'unité 631 de détermination d'hôte est connectée aux lignes MDL de données de carte à mémoire. L'unité 631 de détermination d'hôte est validée ou invalidée en réponse au signal de commande de mode MCTL. Dans un mode de carte à mémoire, l'unité 631 de détermination d'hôte décide du niveau d'un second signal d'entrée initial (non représenté) qui est reçu de broches pour distinguer un hôte parmi les broches de signaux DPi à DPK.

Ici, les broches de signaux DP1 à DPK comprennent au moins une broche de distinction d'hôte. La figure 11 montre un cas dans lequel toutes les broches de signaux DP1 à DPK sont utilisées en tant que broches pour la distinction d'un hôte. Cependant, certaines seulement des broches DP1 à DPK de signaux peuvent être les broches pour la distinction d'un hôte. De plus, les broches pour distinguer un hôte sont utilisées en tant que broches de données ordinaires après que l'unité 631 de détermination d'hôte a reconnu le type de l'hôte de carte à mémoire connecté.

L'unité 631 de détermination d'hôte détermine le type de l'hôte de carte à mémoire qui est connecté en fonction du niveau des seconds signaux d'entrée initiaux reçus par l'intermédiaire des broches pour distinguer un hôte DPi à DPK. Ici, le second signal d'entrée initial présente un état initial d'un bus de données de l'hôte connecté de carte à mémoire.

L'unité 631 de détermination d'hôte reconnaît le type de l'hôte de carte à mémoire qui est connecté en fonction des niveaux des seconds signaux d'entrée initiaux et délivre en sortie des signaux de commande de sélection HCTL1 à HCTLN (N est un nombre naturel supérieur à 1). Ici, l'unité 631 de détermination d'hôte valide et délivre en sortie l'un des signaux de commande de sélection HCTL1 à HCTLN pour sélectionner une unité de commande d'interface d'hôte qui correspond à un hôte de carte à mémoire connecté.

Les unités FC1 à FCN de commande d'interface d'hôte sont connectées chacune aux lignes MDL de données de carte à mémoire, et sont validées ou invalidées en réponse aux signaux de commande de sélection HCTL1 à HCTLN. De plus, les unités FC1 à FCN de commande d'interface d'hôte comprennent des interfaces d'hôte IF1 à IFN et des contrôleurs d'hôte HC1 à HCN.

L'unité 632 de sélection de sortie échange des données avec une unité de commande d'interface d'hôte validée, parmi les unités de commande d'interface d'hôte FC1 à FCN, et le contrôleur de mémoire 633 en réponse aux signaux de commande de sélection HCTL1 à HCTLN.

Dans un mode de carte à mémoire, le contrôleur de mémoire 633 échange des données avec un hôte de carte à mémoire par l'intermédiaire de l'unité de commande d'interface d'hôte validé, et commande des opérations de lecture, d'écriture et d'effacement de données de la mémoire rémanente 634.

La figure 12 est une vue détaillée de l'unité 610 de décision de mode de la figure 11. En référence à la figure 12, l'unité 610 de décision de mode comprend un détecteur 611 de niveau et une unité 612 de sélection d'entrée. Le détecteur 611 de niveau décide du niveau du premier signal d'entrée initial INS qui est reçu par l'intermédiaire de la broche de signal DP1 et, conformément aux résultats, détermine un mode de fonctionnement du dispositif de stockage mobile combiné avec la carte à puce 600 en délivrant en sortie un signal de commande de mode MCTL. Ici, lorsque le dispositif de stockage mobile combiné 2857117 35 avec la carte à puce 600 est connecté à un hôte, le détecteur 611 de niveau maintient la sortie du signal de commande de mode MCTL jusqu'à ce que le dispositif de stockage mobile combiné avec la carte à puce 600 soit séparé de l'hôte, après que le détecteur de niveau 611 a décidé une fois du niveau du premier signal d'entrée initial INS et a déterminé un mode de fonctionnement. De plus, après que le détecteur 611 de niveau a déterminé un mode de fonctionnement, la broche de signal DP1 est utilisée en tant que broche de données.

L'unité 612 de sélection d'entrée est connectée aux broches de signaux DPi à DPK par les lignes de données d'entrée IDL. L'unité 612 de sélection d'entrée connecte les lignes de données d'entrée IDL à l'une des lignes SDL de données de carte à puce et des lignes MDL de données de carte à mémoire en réponse au signal de commande de mode MCTL.

La figure 13 est une vue de l'unité 631 de détermination d'hôte et de l'interface 621 de carte à puce de la figure 11 ainsi que de l'unité 612 de sélection d'entrée de la figure 12. En référence à la figure 13, l'unité 631 de détermination d'hôte comprend une unité 641 de détection de niveau et une unité 642 de commande de détection de niveau. L'unité 641 de détection de niveau comporte des premier à Kième circuits LS1 à LSK de détection de niveau (K est un entier supérieur à 1). Ici, l'unité 641 de détection de niveau comporte un nombre de circuits de détection de niveau égal au nombre de broches pour la distinction d'un hôte. Sur la figure 13, toutes les broches de signaux DPi à DPK utilisées en tant que broches pour la distinction d'un hôte sont décrites à titre d'exemple.

Les premiers à Kième circuits LS1 à LSK de détection de niveau sont connectés chacun à des lignes MDL1 à MDLK de données de carte à mémoire en réponse à un signal de commande de détection SCTL. Dans un mode de carte à mémoire, les lignes MDL1 à MDLK de données de carte à 2857117 36 mémoire sont connectées à des lignes de données d'entrée IDL1 à IDLK par l'unité 612 de sélection d'entrée. L'unité 612 de sélection d'entrée de la figure 13 est illustrée sous la forme d'un exemple généralisé pour la commodité de l'explication.

En réponse à un signal de commande de mode MCTL, l'unité 642 de commande de détection de niveau délivre en sortie le signal de commande de détection SCTL aux premier à Kième circuits LS1 à LSK de détection de niveau. Ensuite, l'unité 642 de commande de détection de niveau détermine le niveau d'un second des signaux d'entrée initiaux SEN1 à SENK qui sont reçus par l'intermédiaire des premier à Kième circuits LS1 à LSK de détection de niveau. Ici, les seconds signaux d'entrée initiaux SEN1 à SENK représentent un état initial de bus de données de l'hôte de carte à mémoire connecté.

L'unité 642 de commande de détection de niveau détermine le type de l'hôte de carte à mémoire qui est connecté conformément au niveau des seconds signaux d'entrée initiaux SEN1 à SENK et délivre en sortie des signaux de commande de sélection HCTL1 à HCTLN. Ici, l'unité 642 de commande de détection de niveau valide et délivre en sortie l'un des signaux de commande de sélection HCTL1 à HCTLN afin de valider une unité de commande d'interface d'hôte qui correspond à l'hôte de carte à mémoire déterminé.

On ne décrira pas la structure ni le fonctionnement détaillé des premier à Kième circuits LS1 à LSK de détection de niveau de l'unité 641 de détection de niveau car ils sont sensiblement identiques à la structure et au fonctionnement du premier circuit LS1 de détection de niveau des figures 4A à 4C.

La figure 14A est un organigramme d'un processus 1100 de mise en interface du dispositif de stockage mobile combiné avec la carte à puce 600 de la figure 11. En référence à la figure 14A, les broches de signaux DP1 à DPK du dispositif de stockage mobile combiné avec la carte à puce 600 se connectent aux broches de données de l'hôte (étape 1110). Ici, une partie des broches de signaux DPi à DPK peut être utilisée en tant que broches pour la distinction d'un mode. Sur la figure 14A, la broche de signal DP1 utilisée en tant que broche de distinction de mode est décrite à titre d'exemple.

Le détecteur 611 de niveau de l'unité 610 de décision de mode du dispositif de stockage mobile combiné avec la carte à puce 600 reçoit le premier signal d'entrée initial INS par l'intermédiaire de la broche DP1 de distinction de mode (étape 1120). Le détecteur 611 de niveau décide du niveau du premier signal d'entrée initial INS. Le détecteur 611 de niveau détermine un mode de fonctionnement en délivrant en sortie le signal de commande de mode MCTL conformément au niveau du premier signal d'entrée initial INS (étape 1130). Par ailleurs, l'unité 612 de sélection d'entrée de l'unité 610 de décision de mode connecte les lignes de données d'entrée IDL, qui sont connectées aux broches de signaux DP1 à DPK, à l'une des lignes de données SDL de carte à puce et des lignes de données MDL de carte à mémoire en réponse au signal MCTL de commande de mode.

Puis, l'unité 612 de sélection d'entrée détermine si le mode de carte à puce est déterminé à l'étape 1130 (étape 1140). Lorsque le mode de carte à puce est déterminé à l'étape 1140, le dispositif de stockage mobile combiné avec la carte à puce 600 fonctionne dans le mode de carte à puce (étape 1150).

Dans le mode de carte à puce, l'interface 621 de carte à puce et le contrôleur 622 de carte à puce du dispositif de stockage mobile combiné avec la carte à puce 600 sont validés en réponse au signal de commande de mode MCTL. Etant donné que les spécialistes de la technique 35 concernés peuvent comprendre le fonctionnement de la carte à puce, le processus de fonctionnement détaillé de l'étape 1150 n'est pas repris.

De plus, lorsque le mode de carte à puce n'est pas déterminé à l'étape 1140, c'est-à-dire lorsque le mode de carte à mémoire est déterminé, le dispositif de stockage mobile combiné avec la carte à puce 600 fonctionne dans le mode de carte à mémoire (étape 1160).

La figure 14B est un organigramme détaillé d'un processus de fonctionnement dans un mode de carte à mémoire de la figure 14A. En référence à la figure 14B, l'unité 631 de détermination d'hôte du module 630 de carte à mémoire reçoit le second signal d'entrée initial par l'intermédiaire de la broche de distinction d'hôte (étape 1161). Ici, une partie ou la totalité des broches de signaux DP1 à DPK peut être utilisée en tant que broche de distinction d'hôte. Sur la figure 14B, la broche de signal DP1 utilisée en tant que broche de distinction d'hôte est décrite à titre d'exemple.

L'unité 631 de détermination d'hôte est connectée à la ligne MDL1 de données de carte à mémoire. La ligne MDL1 de données de carte à mémoire est connectée à la ligne IDL1 de données d'entrée par l'unité 612 de sélection d'entrée de l'unité 610 de décision de mode. Ensuite, l'unité 631 de détermination d'hôte est connectée à la broche DP1 de distinction d'hôte par la ligne MDL1 de données de carte à mémoire et la ligne IDL1 de données d'entrée. L'unité 631 de détermination d'hôte détermine le niveau du second signal d'entrée initial SEN1 qui est reçu par l'intermédiaire de la broche DPi de distinction d'hôte (étape 1162). L'étape 1162 sera décrite plus en détail ci-après en référence à la figure 14C.

L'unité 631 de détermination d'hôte détermine le type de l'hôte de carte à mémoire qui est connecté en fonction du niveau du second signal d'entrée initial SEN1 (étape 1163). Puis, selon le résultat de la détermination, l'unité 631 de détermination d'hôte valide l'une des unités FC1 à FCN de commande d'interface d'hôte en délivrant en sortie les signaux HCTL1 à HCTLN de commande de sélection (étape 1164). Ensuite, le dispositif de stockage mobile combiné à la carte à puce 600 fonctionne dans un mode d'interface d'hôte correspondant du fait de l'unité de commande d'interface d'hôte validée (étape 1165).

La figure 14C est un organigramme détaillé du processus 1162 de décision de niveau du second signal d'entrée initial de la figure 14B. Sur la figure 14C, on décrira principalement le fonctionnement du premier circuit LS1 de détection de niveau parmi les premier à Kième circuits LS1 à LSK de détection de niveau de l'unité 631 de détermination d'hôte. En référence à la figure 14C, l'unité 642 de commande de détection de niveau de l'unité 631 de détermination d'hôte valide le signal SCTL1 de commande de détection. Par conséquent, le transistor PMOS PM1 (voir la figure 4B) du premier circuit LS1 de détection de niveau est mis en conduction, et la résistance élévatrice Ru est connectée en parallèle à la ligne MDL1 de données de carte de mémoire, laquelle est connectée à la broche DP1 de distinction d'hôte (étape 1171). Ici, l'unité 642 de commande de détection de niveau mesure le niveau du premier signal d'entrée IN1, qui est délivré en sortie du noeud SNODE (étape 1172).

Ensuite, l'unité 642 de commande de détection de niveau invalide le signal de commande de détection SCTL1 et valide le signal de commande de détection SCTL2. Il en résulte que le transistor PMOS PMI est bloqué et que le transistor NMOS NM1 du premier circuit LS1 de détection de niveau est mis en conduction, et la résistance chutrice Rd (voir la figure 4C) est connectée en parallèle à la ligne MDL1 de données de carte à mémoire (étape 1173). Ici, l'unité 642 de commande de détection de niveau mesure le niveau du second signal d'entrée IN2, lequel est délivré en sortie du noeud SNODE (étape 1174).

Puis, l'unité 642 de commande de détection de niveau détermine si les premier et second signaux d'entrée IN1 et IN2, respectivement, sont tous deux au niveau haut (étape 1175). Lorsque les premier et second signaux d'entrée IN1 et IN2, respectivement, sont tous deux hauts, l'unité 642 de commande de détection de niveau détermine que le second signal d'entrée initial SEN1 est haut (étape 1176).

Lorsque les premier et second signaux d'entrée IN1 et IN2, respectivement, ne sont pas tous deux hauts dans l'étape 1175, l'unité 642 de commande de détection de niveau détermine si les premier et second signaux d'entrée IN1 et IN2, respectivement, sont tous deux bas (étape 1177). Dans l'étape 1177, si les premier et second signaux d'entrée IN1 et IN2, respectivement, sont tous deux bas, l'unité 642 de commande de détection de niveau détermine que le second signal d'entrée initial SEN1 est bas (étape 1178).

Par ailleurs, dans l'étape 1177, si les premier et second signaux d'entrée IN1 et IN2, respectivement, ne sont pas tous deux bas, c'est-à- dire si le premier signal d'entrée IN1 est haut et le second signal d'entrée IN2 est bas, l'unité 642 de commande de détection de niveau détermine que le second signal d'entrée initial SEN1 est dans un état flottant (étape 1179).

Ici, le niveau du second signal d'entrée initial SEN1 représente un état initial du bus de données de l'hôte de carte à mémoire connecté, et l'état initial du bus de données est différent pour chaque hôte. Par conséquent, l'unité 642 de commande de détection de niveau détermine le type de l'hôte de carte à mémoire en fonction du niveau du second signal d'entrée initial SEN1.

La figure 15 est une vue illustrant des relations entre le dispositif de stockage mobile combiné avec la carte à puce de la figure 11 et des hôtes. Comme on le voit sur la figure 15, le dispositif de stockage mobile combiné avec la carte à puce 600 peut être connecté non seulement à un hôte 701 de carte à puce, mais également à des hôtes de carte à mémoire tels qu'un hôte MMC 702, un hôte SD 703, un hôte CF 704 et un hôte MSTK 705. De plus, le dispositif de stockage mobile combiné avec la carte à puce 600 peut être utilisé dans tous les types d'hôtes hormis les hôtes qui utilisent un dispositif de stockage mobile sans contrôleur d'interface d'hôte.

La figure 16A est un tableau de spécifications d'un hôte de carte à puce. En référence à la figure 16A, des spécifications pour les broches de signaux 2, 3 et 4, à côté des broches de puissance 1 et 5, sont indiquées. La broche de signal 2 est utilisée en tant que broche RST de signal de restauration, et l'état initial d'un bus de données connecté à la broche de signal 2 est bas. La broche de signal 3 est utilisée en tant que broche de signal d'horloge CLK, et l'état initial d'un bus de données connecté à la broche de signal 3 n'est pas prescrit. De plus, la broche de signal 4 est utilisée en tant que broche de signal de données d'entrée- sortie I0, et l'état initial d'un bus de données connecté à la broche de signal 4 est haut.

La figure 16B est un tableau de spécifications d'une carte à puce. En référence à la figure 16B, la carte à puce comprend cinq broches 1 à 5 connectées de façon à correspondre respectivement à chacune des broches de signaux 1 à 5 de l'hôte de carte à puce. Lorsqu'on se réfère aux spécifications de l'hôte MMC de la figure 7A et de l'hôte de carte à puce de la figure 16A, l'état initial du bus de données connecté à la broche de signal 2 qui est utilisée pour le signal d'ordre CMD de l'hôte MMC est différent de l'état initial du bus de données connecté à la broche de signal 2 qui est utilisée pour le signal de restauration RST de l'hôte de carte à puce.

Par conséquent, dans un MMC qui comprend un module de carte à puce, lorsque la broche RST de signal de restauration du module de carte à puce et la broche de signal d'ordre CMD du module MMC sont utilisées sous la forme d'une broche unique, le type de l'hôte est déterminé en fonction du niveau d'un signal d'entrée initial reçu de la broche de signal lorsque le MMC qui comprend un module de carte à puce est connecté à un hôte.

La figure 17 est une vue d'un dispositif de stockage mobile combiné avec une carte à puce selon une autre forme de réalisation de l'invention dans laquelle une IO fonction de carte à puce est ajoutée à un MMC. En référence à la figure 17, un dispositif de stockage mobile combiné avec une carte à puce 800 comprend des broches de signaux 801 à 807, une unité 810 de décision de mode, un module 820 de carte à puce et un module MMC 830. Les broches de signaux 803, 804 et 806 sont utilisées en tant que broches pour la fourniture de puissance, et le module 820 de carte à puce et le module 830 de MMC se partagent des broches de signaux 802, 805 et 807. De plus, la broche de signal 801 est utilisée en tant que broche de signal de sélection de puce CS du module MMC 830.

L'unité 810 de décision de mode comprend un détecteur de niveau 811 et une unité 812 de sélection d'entrée. Lorsque le dispositif de stockage mobile combiné à la carte à puce 800 est connecté à un hôte et est alimenté en énergie, le détecteur de niveau 811 est validé, validant ainsi un signal DSB de commande de commutation. Puis, le détecteur de niveau 811 détermine le niveau d'un signal d'entrée initial INS reçu d'une ligne INL de signal d'entrée initial et, conformément aux résultats, délivre en sortie un signal de commande de mode CTL. Après que l'unité 810 de décision de mode a déterminé le type de l'hôte connecté, elle invalide le signal DSB de commande de commutation, et est invalidé tout en maintenant la sortie du signal de commande de mode CTL.

L'unité 812 de sélection d'entrée répond au signal CTL de commande de mode et connecte les broches de signaux 802, 805 et 807 à l'un du module 820 de carte à puce et du module MMC 830. L'unité 812 de sélection d'entrée sera décrite ci-après plus en détail en référence à la figure 18.

Le module 820 de carte à puce comprend une interface 821 de carte à puce et un contrôleur 822 de carte à puce. L'interface 821 de carte à puce et le contrôleur 822 de carte à puce sont validés ou invalidés en réponse au signal CTL de commande de mode. Le contrôleur 822 de carte à puce communique avec un hôte de carte à puce par l'intermédiaire de l'interface 821 de carte à puce dans un mode de carte à puce.

De plus, le module MMC 830 comprend une unité 831 de commande d'interface MMC, un contrôleur 832 de mémoire, et une mémoire rémanente 833. En outre, l'unité 831 de commande d'interface MMC comporte une interface MMC 841 et un contrôleur MMC 842. L'interface MMC 841 et le contrôleur MMC 842 sont validés ou invalidés en réponse au signal CTL de commande de mode. Etant donné que les spécialistes de la technique peuvent comprendre le fonctionnement du module MMC 830, on ne décrira pas le fonctionnement de ce module MMC 830.

La figure 18 est une vue détaillée de l'unité de sélection d'entrée 812 de la figure 17. En référence à la 25 figure 18, l'unité 812 de sélection d'entrée comporte une unité 861 de commutation et une unité 862 de circuit MUX.

L'unité 862 de circuit MUX comporte des circuits MUX Ml. à M3.

Initialement, l'unité de commutation 861 connecte la broche de signal 802et la ligne INL de signal d'entrée initial en réponse au signal de commande de commutation DSB. Lorsque le signal de commande de commutation DSB est invalidé, l'unité de commutation 861 connecte le circuit MUX M1 à la broche de signal 802.

Les circuits MUX M1 à M3 délivrent en sortie les signaux reçus par l'intermédiaire des broches de signaux 802, 805 et 807 à l'un du module 820 de carte à puce et du module MMC 830 en réponse au signal de commande de mode CTL. Plus en détail, le circuit MUX Ml soit délivre en sortie au module MMC 830 un signal d'ordre CMD reçu de la broche de signal 802, soit délivre en sortie au module de carte à puce 820 un signal de restauration RST reçu par l'intermédiaire de la broche de signal 802.

Le circuit MUX M2 délivre en sortie au module MMC 830 un signal d'horloge MDLK reçu de la broche de signal 805, ou bien délivre en sortie au module 820 de carte à puce un signal d'horloge SCLK reçu par l'intermédiaire de la broche de signal 805. De plus, le circuit MUX M3 délivre en sortie au module MMC 830 un signal de données DAT reçu de la broche de signal 807, ou bien délivre en sortie au module 820 de carte à puce un signal de données IO reçu par l'intermédiaire de la broche de signal 807.

Bien que, sur la figure 18, l'unité de commutation 861 soit représentée comme étant connectée à la broche de signal 802, l'unité de commutation 861 peut être connectée à la broche de signal 807. Dans ce cas, le circuit MUX M3 délivre en sortie au module MMC 830 un signal de données DAT reçu de la broche de signal 807 ou bien délivre en sortie au module 820 de carte à puce un signal de restauration RST reçu par l'intermédiaire de la broche de signal 807, et le circuit MUX Ml délivre en sortie au module MMC 830 un signal d'ordre CMD reçu de la broche de signal 802 ou délivre en sortie au module 820 de carte à puce un signal de données IO reçu par l'intermédiaire de la broche de signal 802.

On décrira ensuite le processus de fonctionnement du dispositif de stockage mobile combiné avec la carte à puce 800 ayant les particularités mentionnées précédemment. Premièrement, lorsque de la puissance est fournie après que le dispositif de stockage mobile combiné avec une carte à puce 800 a été connecté à un hôte, le détecteur de niveau 811 de l'unité 810 de décision de mode est validé. Dans un état initial, le détecteur de niveau 811 délivre en sortie le signal de commande de mode CTL à un niveau haut, et valide un signal de commande de commutation DSB.

Lorsque le signal de commande de commutation DSB est validé, l'unité de commutation 861 de l'unité 812 de sélection d'entrée connecte la broche de signal 802 et la ligne INL de signal d'entrée initial. De plus, une interface MMC 841 et un contrôleur MMC 842 sont validés lorsque le signal CTL de commande de mode est à un niveau haut. Par conséquent, le dispositif de stockage mobile combiné avec la carte à puce 800 est établi en tant que mode MMC dans un état initial dans lequel de la puissance est fournie après une connexion à un hôte.

Ensuite, le détecteur 811 de niveau détermine le niveau du signal d'entrée initial INS reçu par l'intermédiaire de la ligne de signal d'entrée initial INL. Le détecteur de niveau 811 reconnaît que le dispositif de stockage mobile combiné avec une carte à puce 800 est connecté à un hôte MMC lorsque le signal d'entrée initial INS est haut et est invalidé tout en maintenant au niveau haut la sortie du signal de commande de mode CTL. De plus, le détecteur 811 de niveau invalide le signal DSB de commande de commutation.

Lorsque le signal DSB de commande de commutation est invalidé, l'unité de commutation 861 connecte le circuit MUX M1 à la broche de signal 802. Puis, le dispositif de stockage mobile combiné à une carte à puce 800 fonctionne dans un mode MMC.

Par ailleurs, lorsque le signal d'entrée initial INS est à un niveau bas, le détecteur 811 de niveau reconnaît que le dispositif de stockage mobile combiné avec une carte à puce 800 est connecté à un hôte de carte à puce et délivre en sortie le signal de commande de mode CTL à un niveau bas. Puis, le détecteur de niveau 811 invalide le signal DSB de commande de commutation, et est invalidé tout en maintenant la sortie du signal de commande de mode CTL à un niveau bas.

Lorsque le signal DSB de commande de commutation est invalidé, l'unité de commutation 861 connecte le circuit MUX M1 et la broche de signal 802. De plus, lorsque le signal CTL de commande de mode est bas, les circuits MUX MI à M3 délivrent en sortie à l'interface 821 de carte à puce des signaux d'entrée reçus par l'intermédiaire des broches de signaux 802, 805 et 807. Le dispositif de stockage mobile combiné avec une carte à puce 800 fonctionne ensuite dans un mode de carte à puce.

Comme décrit ci-dessus, lorsque le dispositif de stockage mobile combiné avec la carte à puce 800 est connecté à un hôte, il reconnaît automatiquement le type de l'hôte et fonctionne dans un mode d'interface d'hôte correspondant. Le dispositif de stockage mobile combiné avec la carte à puce 800 peut donc être utilisé en étant connecté non seulement à un hôte MMC, mais également à un hôte de carte à puce.

Le dispositif de stockage mobile et le dispositif de stockage mobile combiné avec une carte à puce peuvent être mis en interface avec des hôtes multiples, et des procédés de mise en interface des dispositifs de stockage mobiles de l'invention peuvent être utilisés dans divers hôtes de carte à mémoire qui utilisent des protocoles de communications différents les uns des autres ou dans un hôte de carte à puce.

Il va de soi de que nombreuses modifications peuvent être apportées aux dispositifs et aux procédés décrits et représentés sans sortir du cadre de l'invention.

Claims (47)

REVENDICATIONS

1. Dispositif de stockage à protocole multinormes caractérisé en ce qu'il comporte: une mémoire rémanente (140) à laquelle on accède conformément à un protocole de mémoire rémanente; un premier contrôleur d'interface (HI1) configuré de façon à convertir en le protocole de mémoire rémanente des premiers ordres se présentant dans un premier protocole normalisé ; un second contrôleur d'interface (HI2) configuré de façon à convertir en le protocole de mémoire rémanente des seconds ordres se présentant dans un second protocole normalisé ; et au moins une broche configurée de façon à conduire sur elle un signal de reconnaissance indiquant si le premier ou le second protocole normalisé est utilisé par un hôte qui y est couplé et qui conduit des signaux de données conformément aux premier et second protocoles normalisés.

2. Dispositif de stockage à protocoles multinormes selon la revendication 1, caractérisé en ce que le premier protocole normalisé comprend un protocole normalisé de carte à puce (dite SmartCard), un protocole normalisé de carte multimédia (dite MultiMedia Card (MMC)), un protocole normalisé de mémoire flash compacte (dite CompactFlash (CF)), un protocole numérique sécurisé normalisé (dit SecureDigital (SD)) ou un protocole normalisé de bâtonnet de mémoire (dit MemoryStick (MS)).

3. Dispositif de stockage à protocoles multinormes selon la revendication 1, caractérisé en ce que le second protocole normalisé comprend un protocole normalisé SmartCard ou un protocole normalisé MMC, un protocole normalisé CF, un protocole normalisé SD et un protocole normalisé MS.

4. Dispositif de stockage à protocoles multinormes selon la revendication 1, caractérisé en ce qu'il comporte en outre: plusieurs broches configurées de façon à conduire 5 sur elles plusieurs signaux; une unité (111) de reconnaissance d'interface couplée aux multiples broches et configurée de façon à déterminer si un protocole d'hôte utilisé par un hôte couplé aux multiples broches comprend un protocole normalisé SmartCard, ou l'un d'un protocole normalisé MultiMedia Card (MMC), d'un protocole normalisé CompactFlash, d'un protocole normalisé SecureDigital (SD) ou d'un protocole normalisé MemoryStick.

5. Dispositif de stockage à protocoles 15 multinormes selon la revendication 4, caractérisé en ce que l'unité de reconnaissance d'interface comporte: un premier circuit (LS1) de détection de niveau couplé à une première des multiples broches et configuré de façon à élever un signal sur la première des multiples broches par l'intermédiaire d'une charge élévatrice en réponse à un premier signal de validation pour établir un premier niveau de tension pour le signal; et un second circuit (LS2) de détection de niveau couplé à l'une des multiples broches et configuré de façon à faire chuter le signal sur cette même broche par l'intermédiaire d'une charge chutrice en réponse à un second signal de validation pour établir un second niveau de tension pour le signal.

6. Dispositif de stockage à protocoles 30 multinormes selon la revendication 5, caractérisé en ce que l'unité de reconnaissance d'interface est configurée en outre pour déterminer un type de l'hôte sur la base des premier et second niveaux de tension et valide le premier ou second contrôleur d'hôte sur la base du type d'hôte 35 déterminé.

7. Dispositif de stockage à protocoles multinormes selon la revendication 6, caractérisé en ce que l'unité de reconnaissance d'interface est configurée de façon à déterminer que le type comprend un premier type d'hôte si les premier et second niveaux de tension sont des niveaux logiques hauts, le type comprend un deuxième type d'hôte si les premier et second niveaux de tension sont des niveaux logiques bas, le type comprend un troisième type d'hôte si le premier niveau de tension est un niveau logique haut et le second niveau de tension est un niveau logique bas, et le type comprend un quatrième type d'hôte si le premier niveau de tension est un niveau logique bas et le second niveau de tension est un niveau logique haut.

8. Dispositif de stockage à protocoles multinormes selon la revendication 1, caractérisé en ce que le premier protocole normalisé comprend un protocole normalisé de bus série universel (dit Universal Serial Bus (USB) ) et le second protocole normalisé comprend un protocole normalisé MMC.

9. Dispositif de stockage à protocoles multinormes selon la revendication 8, caractérisé en ce qu'il comporte en outre: plusieurs broches configurées de façon à conduire sur elles plusieurs signaux; un premier circuit (LS1) de détection de niveau couplé à l'une des multiples broches et configuré de façon à élever un signal sur cette même broche par l'intermédiaire d'une première charge élévatrice (R1) en réponse à un premier état d'un signal de validation pour établir un premier niveau de tension pour le signal; et un second circuit (LS2) de détection de niveau couplé à l'une des multiples broches et configuré de façon à élever le signal à travers une seconde charge élévatrice (R2) qui est inférieure à la première charge élévatrice, en réponse à un second état du signal de validation pour établir un second niveau de tension pour le signal.

10. Dispositif de stockage à protocoles multinormes selon la revendication 9, caractérisé en ce que la première charge élévatrice est supérieure à une charge chutrice incluse dans un hôte couplé à la première charge élévatrice par l'intermédiaire de la première des multiples broches.

11. Dispositif de stockage à protocoles multinormes selon la revendication 10, caractérisé en ce que la seconde charge élévatrice est inférieure à la charge chutrice.

12. Dispositif de stockage à protocoles multinormes selon la revendication 11, caractérisé en ce que le second circuit de détection de niveau est validé en réponse au couplage du dispositif de stockage à protocoles multinormes à un hôte normalisé USB.

13. Dispositif de stockage à protocoles multinormes selon la revendication 1, caractérisé en ce que la mémoire rémanente et les premier et second contrôleurs d'interface sont inclus dans un boîtier unique.

14. Dispositif de stockage mobile combiné avec une carte à puce (600), caractérisé en ce qu'il comporte: plusieurs broches de signaux (DP1 à DPK) qui sont connectées à au moins l'un de plusieurs hôtes de cartes à mémoire qui utilisent des protocoles de communications différents les uns des autres ou à un hôte de carte à puce, et au moins une broche de signal qui est utilisée en tant que broche de distinction de mode; une unité (610) de décision de mode qui décide d'un mode de fonctionnement entre un mode de carte à puce et un mode de carte à mémoire conformément à un niveau d'un premier signal d'entrée initial (INS) reçu de la broche de distinction de mode; un module (620) de carte à puce qui communique avec un hôte de carte à puce dans un mode de carte à puce; 35 et un module (630) de carte à mémoire qui peut être mis en interface avec des hôtes de carte à mémoire, et qui communique avec un hôte de carte à mémoire connecté dans un mode de carte à mémoire et stocke des données.

15. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 14, caractérisé en ce que le niveau du premier signal d'entrée initial correspond à un état initial d'un bus de données pour 10 distinguer un mode d'un hôte connecté ; et un état initial d'un bus de données pour distinguer un mode de l'hôte de carte à puce et un état initial d'un bus de données pour distinguer un mode de l'hôte de carte à mémoire sont différents l'un de l'autre.

16. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 15, caractérisé en ce que le module de carte à puce et le module de carte à mémoire se partagent certaines ou la totalité des multiples broches de signaux.

17. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 15, caractérisé en ce que la broche de distinction de mode est utilisée en tant que broche de signal après qu'un mode de 25 fonctionnement a été déterminé par l'unité de décision de mode; et le module de carte à puce et le module de carte à mémoire se partagent la broche de distinction de mode.

18. Dispositif de stockage mobile combiné avec 30 une carte à puce selon la revendication 14, caractérisé en ce que l'unité de décision de mode comporte: un détecteur (611) de niveau qui décide d'un niveau du premier signal d'entrée initial, et délivre en sortie un signal de commande de mode (MCTL) en fonction des 35 résultats; et 20 une unité (612) de sélection d'entrée qui est connectée aux multiples broches de signaux par des lignes de données d'entrée, connectée au module de carte à puce par des lignes (SDL) de données de carte à puce, et connectée au module de carte à mémoire par des lignes (MDL) de données de carte à mémoire, et qui connecte les lignes de données d'entrée à l'une des lignes de données de carte à puce et des lignes de données de carte à mémoire en réponse au signal de commande de mode.

19. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 14, caractérisé en ce que l'unité de décision de mode exécute une fois, au commencement, une opération de distinction de niveau du premier signal d'entrée initial, et maintient en sortie le signal de commande de mode jusqu'à ce que l'unité de décision de mode soit séparée de l'hôte.

20. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 18, caractérisé en ce que le module de carte à puce comporte: une interface (621) de carte à puce qui est connectée à l'unité de sélection d'entrée par les lignes de données de carte à puce, et est validée ou invalidée en réponse au signal de commande de mode; et un contrôleur (622) de carte à puce qui est validé ou invalidé en réponse au signal de commande de mode, et exécute un ordre reçu de l'hôte de carte à puce par l'intermédiaire de l'interface de carte à puce, et communique avec l'hôte de carte à puce.

21. Dispositif de stockage mobile combiné avec 30 une carte à puce selon la revendication 18, caractérisé en ce qu'au moins l'une des multiples broches de signaux est utilisée en tant que broche de distinction d'hôte et le module de carte à mémoire comporte: au moins une mémoire rémanente (634) qui 35 sauvegarde des données; des unités (FC1 à FCN) de commande d'interface d'hôte qui sont connectées aux lignes de données de carte à mémoire, chaque unité de commande d'interface d'hôte supportant une communication avec chaque hôte de carte à 5 mémoire; une unité (631) de détermination d'hôte qui est connectée aux lignes de données de carte à mémoire, détermine un type d'un hôte de carte à mémoire connecté conformément à un niveau d'un second signal d'entrée initial reçu de la broche de distinction d'hôte dans le mode de carte à mémoire, et valide l'une des unités de commande d'interface d'hôte en délivrant en sortie un signal de commande de sélection; un contrôleur (633) de mémoire qui échange des données avec l'hôte de carte à mémoire connecté par l'unité validée de commande d'interface d'hôte, et commande des opérations de lecture, d'écriture et d'effacement de la mémoire rémanente; et une unité (632) de sélection de sortie qui transmet les données entre le contrôleur validé de l'interface d'hôte et les unités de commande de mémoire en réponse au signal de commande de sélection.

22. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 21, caractérisé en ce que le niveau du second signal d'entrée initial correspond à un état initial d'un bus de données pour distinguer un hôte de l'hôte connecté de la carte à mémoire, et change en fonction des types de l'hôte connecté de la carte à mémoire.

23. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 21, caractérisé en ce que les unités de commande d'interface d'hôte se partagent certaines ou la totalité des multiples broches de signaux.

24. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 21, caractérisé en ce que l'unité de détermination d'hôte comporte: une unité (641) de détection de niveau qui est connectée en parallèle à une ligne de données de carte à mémoire, laquelle est connectée à la broche de distinction d'hôte, en réponse à un signal de commande de détection; et une unité (642) de commande de détection de niveau qui génère le signal de commande de détection en réponse au signal de commande de mode, et génère le signal de commande de sélection conformément au niveau du second signal d'entrée initial.

25. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 24, caractérisé en ce que certaines ou la totalité des multiples broches de signaux sont utilisées en tant que broche de distinction d'hôte, l'unité de détection de niveau comporte des circuits (LS1 à LSK) de détection de niveau qui correspondent à chaque broche de distinction d'hôte, et chacun des circuits de détection de niveau comprend: une résistance élévatrice (Ru) dont une extrémité est connectée à une tension interne (VDD) ; et un circuit de commutation qui connecte la résistance élévatrice en parallèle à la ligne de données de carte à mémoire en réponse au signal de commande de détection.

26. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 24, caractérisé en ce que certaines ou la totalité des multiples broches de signaux sont utilisées en tant que broche de distinction d'hôte, l'unité de détection de niveau comporte des circuits de détection de niveau qui correspondent à chacune des broches de distinction d'hôte, et chacun des circuits de détection de niveau comprend: une résistance chutrice (Rd) dont une extrémité est connectée à une tension de masse; et un circuit de commutation qui connecte la résistance chutrice en parallèle à la ligne de données de carte à mémoire en réponse au signal de commande de détection.

27. Dispositif de stockage combiné à une carte à puce selon la revendication 24, caractérisé en ce que certaines ou la totalité des multiples broches de signaux I0 sont utilisées en tant que broche de distinction d'hôte, l'unité de détection de niveau comporte des circuits de détection de niveau qui correspondent à chacune des broches de distinction d'hôte, et chacun des circuits de détection de niveau comprend: un premier circuit de détection qui fournit une tension interne à la ligne de données de carte à mémoire en réponse à un premier signal de commande de détection parmi les signaux de commande de détection; et un second circuit de détection qui fournit une tension de masse à la ligne de données de carte à mémoire en réponse à un second signal de commande de détection parmi les signaux de commande de détection.

28. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 27, caractérisé en ce que le premier circuit de détection comporte: une résistance élévatrice dont une extrémité est connectée à la tension interne; et un premier circuit de commutation qui connecte la résistance élévatrice en parallèle à la ligne de données de carte à mémoire en réponse au premier signal de commande de détection; et le second circuit de détection comporte: une résistance chutrice dont une extrémité est connectée à la tension de masse; et un second circuit de commutation qui connecte la résistance chutrice en parallèle à la ligne de données de carte à mémoire en réponse au second signal de commande de détection.

29. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 28, caractérisé en ce que l'unité de commande de détection de niveau détermine le niveau du signal d'entrée initial conformément à un niveau d'un premier signal d'entrée, qui est reçu par l'intermédiaire de la ligne de données de carte à mémoire lorsque la résistance élévatrice est connectée à la ligne de données de carte à mémoire, et un niveau d'un second signal d'entrée qui est reçu par l'intermédiaire de la ligne de données de carte à mémoire lorsque la résistance chutrice est connectée à la ligne de données de carte à mémoire.

30. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 29, caractérisé en ce que l'unité de commande de détection de niveau détermine que le signal d'entrée initial est haut lorsque les premier et second signaux d'entrée sont tous deux hauts, et décide que le signal d'entrée initial est à un niveau bas lorsque les premier et second signaux d'entrée sont tous deux bas.

31. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 29, caractérisé en ce que l'unité de commande de détection de niveau détermine que le signal d'entrée initial est dans un état flottant lorsque le premier signal d'entrée est haut et le second signal d'entrée est bas.

32. Procédé de mise en interface par un dispositif de stockage mobile combiné avec une carte à puce, ledit procédé étant caractérisé en ce qu'il comprend: la connexion d'un dispositif de stockage mobile à un hôte; la détermination d'un niveau d'un premier signal 35 d'entrée initial reçu par l'intermédiaire d'une broche de distinction de mode; la décision d'un mode de fonctionnement entre l'un d'un mode de carte à puce et d'un mode de carte à mémoire conformément au niveau du premier signal d'entrée initial; si le mode de carte à puce a été décidé dans la décision du mode de fonctionnement, le fonctionnement dans le mode de carte à puce jusqu'à ce que le dispositif de stockage mobile soit séparé de l'hôte; et si le mode de carte à mémoire a été décidé dans la décision du mode de fonctionnement, le fonctionnement dans le mode de carte à mémoire jusqu'à ce que le dispositif de stockage mobile soit séparé de l'hôte.

33. Procédé de mise en interface selon la revendication 32, caractérisé en ce que le fonctionnement dans le mode de carte à mémoire comprend: la détermination d'un niveau d'un second signal d'entrée initial reçu par l'intermédiaire d'une broche de distinction d'hôte; la détermination d'un type d'hôte de carte à 20 mémoire connecté en fonction du niveau du second signal d'entrée initial; la validation d'une unité de commande d'interface d'hôte qui correspond à un hôte de carte à mémoire parmi de multiples unités de commande d'interface d'hôte; et le fonctionnement dans un mode d'interface qui correspond à un hôte de carte à mémoire jusqu'à l'état de séparation de l'hôte de carte à mémoire.

34. Dispositif de stockage combiné avec une carte à puce, caractérisé en ce qu'il comporte: de multiples broches de signaux (801), au moins une broche étant utilisée en tant que broche de distinction de mode; une unité de décision de mode (810) qui décide d'un mode de fonctionnement parmi un mode de carte à puce et un mode de carte multimédia (MMC) conformément à un niveau de signal d'entrée initial reçu de la broche de distinction de mode; un module de carte à puce (820) qui communique avec un hôte de carte à puce dans le mode de carte à puce; 5 et un module MMC (830) qui communique avec un hôte MMC dans le mode MMC et stocke des données.

35. Dispositif de stockage combiné avec une carte à puce selon la revendication 34, caractérisé en ce que: le niveau du signal d'entrée initial correspond à un état initial d'un bus de données pour distinguer des modes d'un hôte connecté ; et un état initial d'un bus de données pour la distinction d'un mode de l'hôte de carte à puce et un état 15 initial d'un bus de données pour la distinction d'un mode de l'hôte MMC sont différents l'un de l'autre.

36. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 34, caractérisé en ce que le module de carte à puce et le module MMC se partagent certaines des multiples broches de signaux.

37. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 34, caractérisé en ce que le module de carte à puce et le module MMC se 25 partagent la broche de distinction de mode; et la broche de distinction de mode est une broche de signal de restauration (RST) dans le mode de carte à puce, et une broche de signal d'ordre (CMD) dans le mode MMC.

38. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 34, caractérisé en ce que le module de carte à puce et le module MMC se partagent la broche de distinction de mode; et la broche de distinction de mode est une broche de signal de restauration (RST) dans le mode de carte à puce, et une broche de signal de données dans le mode MMC.

39. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 34, caractérisé en ce que l'unité de décision de mode comporte: un détecteur de niveau (811) qui décide d'un niveau du signal d'entrée initial, et délivre en sortie un signal de commande de mode (CTL) conformément au résultat; et une unité de sélection d'entrée (812) qui est connectée aux multiples broches de signaux et délivre en sortie des signaux d'entrée reçus par l'intermédiaire des multiples broches de données à l'un du module de carte à puce et du module MMC en réponse au signal de commande de mode, dans lequel le détecteur de niveau valide un signal de commande de commutation (DSB) lorsqu'il est connecté à un hôte, et invalide le signal de commande de commutation après la décision du niveau du signal d'entrée initial.

40. Dispositif de stockage mobile combiné avec une carte à puce selon la revendication 39, caractérisé en ce que l'unité de sélection d'entrée comporte: une unité (862) à circuit MUX qui est connectée aux multiples broches de signaux, et connecte les multiples broches de signaux à l'un du module de carte à puce et d'un module MMC en réponse au signal de commande de mode; et un circuit de commutation (861) qui connecte la broche de distinction de mode et le détecteur de niveau lorsque le signal de commande de commutation est validé, et connecte la broche de distinction de mode et l'unité à circuit MUX lorsque le signal de commande de commutation est invalidé.

41. Dispositif de stockage mobile caractérisé en ce qu'il comporte: au moins une mémoire rémanente (140) qui stocke des données; de multiples contrôleurs (HIl à HIN) d'interface d'hôte qui communiquent chacun avec des hôtes qui utilisent des protocoles de communications différents les uns des autres; de multiples broches de données qui sont connectées à l'un des hôtes, et dont au moins une est utilisée en tant que broche de distinction d'hôte; une unité (111) de reconnaissance automatique d'interface qui détermine un type d'hôte qui est connecté conformément à un niveau d'un signal d'entrée initial reçu par l'intermédiaire de la broche de distinction d'hôte, et valide l'un des multiples contrôleurs d'interface d'hôte en fonction des résultats; et un contrôleur de mémoire (130) qui échange des données avec l'hôte par l'intermédiaire d'un contrôleur d'interface d'hôte validé, et commande des opérations de lecture, d'écriture et d'effacement des données de la mémoire rémanente.

42. Dispositif de stockage mobile selon la revendication 41, caractérisé en ce que l'unité de reconnaissance automatique d'interface comporte: une unité (111) de détection de niveau qui est connectée en parallèle à une ligne d'entrée de la broche de distinction d'hôte en réponse à un signal de commande; une unité (112) de commande de détection de niveau qui génère le signal de commande lorsqu'elle est connectée à l'un des hôtes, et génère un signal de sélection conformément au niveau du signal d'entrée initial reçu par l'intermédiaire de la broche de distinction d'hôte; et une unité (113) de sélection d'interface qui connecte l'un des multiples contrôleurs d'interface d'hôte au contrôleur de mémoire en réponse au signal de sélection, l'un des multiples contrôleurs d'interface d'hôte étant validé en réponse au signal de sélection.

43. Dispositif de stockage mobile selon la revendication 42, caractérisé en ce que les multiples 5 contrôleurs d'interface d'hôte comprennent: un contrôleur d'interface de bus série universel (USE) qui communique avec un hôte qui utilise un protocole de communications USB; et un contrôleur d'interface MMC qui communique avec 10 un hôte qui utilise un protocole de communications MMC.

44. Dispositif de stockage mobile selon la revendication 43, caractérisé en ce que l'unité de commande de détection de niveau valide le signal de sélection lorsque le signal d'entrée initial est haut, et invalide le signal de sélection lorsque le signal d'entrée initial est bas; et le contrôleur d'interface MMC est validé lorsque le signal de sélection est validé, et le contrôleur d'interface USB est validé lorsque le signal de sélection 20 est invalidé.

45. Dispositif de stockage mobile selon la revendication 44, caractérisé en ce qu'il comporte en outre un signal de reconnaissance pour un circuit de génération d'hôte USB qui est connecté en parallèle à la ligne d'entrée et fournit une tension interne lorsque le signal de sélection est invalidé.

46. Procédé de mise en interface par un dispositif de stockage mobile, le procédé étant caractérisé en ce qu'il comprend: la connexion du dispositif de stockage mobile à un hôte; la détermination d'un niveau d'un signal d'entrée initial reçu par l'intermédiaire d'une broche de distinction d'hôte; la détermination d'un type de l'hôte qui est connecté en fonction du niveau du signal d'entrée initial; la validation d'un contrôleur d'interface d'hôte qui utilise un protocole de communications qui correspond à un type de l'hôte parmi les multiples contrôleurs d'interface d'hôte; et le fonctionnement dans le mode d'interface d'hôte validé jusqu'à ce que le dispositif de stockage mobile soit séparé de l'hôte.

47. Dispositif de stockage à protocoles multinormes, caractérisé en ce qu'il comporte: une mémoire rémanente (140) à laquelle on accède conformément à un protocole de mémoire rémanente; un premier contrôleur (HI1) d'interface configuré de façon à faire fonctionner le dispositif de stockage à protocoles multinormes selon un premier protocole normalisé ; un second contrôleur (HI2) d'interface configuré de façon à convertir en le protocole de mémoire rémanente des ordres se présentant dans un second protocole normalisé ; et au moins une broche configurée de façon à conduire sur elle un signal de reconnaissance indiquant si le premier ou le second protocole normalisé est utilisé par un hôte qui lui est couplé, et qui conduit des signaux de données conformément aux premier et second protocoles normalisés.