FR2838868A1 - Structure capacitive realisee au dessus d'un niveau de metallisation d'un composant electronique, composants electroniques incluant une telle structure capacitive, et procede de realisation d'une telle structure capacitive - Google Patents

Structure capacitive realisee au dessus d'un niveau de metallisation d'un composant electronique, composants electroniques incluant une telle structure capacitive, et procede de realisation d'une telle structure capacitive Download PDF

Info

Publication number
FR2838868A1
FR2838868A1 FR0204782A FR0204782A FR2838868A1 FR 2838868 A1 FR2838868 A1 FR 2838868A1 FR 0204782 A FR0204782 A FR 0204782A FR 0204782 A FR0204782 A FR 0204782A FR 2838868 A1 FR2838868 A1 FR 2838868A1
Authority
FR
France
Prior art keywords
layer
electrode
studs
relative permittivity
capacitive structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR0204782A
Other languages
English (en)
Other versions
FR2838868B1 (fr
Inventor
Lionel Girardie
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Memscap SA
Original Assignee
Memscap SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Memscap SA filed Critical Memscap SA
Priority to FR0204782A priority Critical patent/FR2838868B1/fr
Priority to FR0205465A priority patent/FR2834242B1/fr
Priority to CA002415324A priority patent/CA2415324A1/fr
Priority to US10/329,115 priority patent/US6713199B2/en
Priority to US10/328,880 priority patent/US20030129446A1/en
Priority to US10/328,881 priority patent/US20030138611A1/en
Priority to EP02102892A priority patent/EP1324378A1/fr
Priority to JP2002378528A priority patent/JP2003309118A/ja
Priority to JP2002378530A priority patent/JP2003303514A/ja
Priority to EP02102893A priority patent/EP1323845A1/fr
Priority to JP2002378529A priority patent/JP2003308735A/ja
Priority to EP02102894A priority patent/EP1324379A1/fr
Priority to CA002415312A priority patent/CA2415312A1/fr
Priority to CA002415309A priority patent/CA2415309A1/fr
Priority to AU2003246845A priority patent/AU2003246845A1/en
Priority to PCT/FR2003/001245 priority patent/WO2003088328A2/fr
Priority to US10/425,415 priority patent/US20030207097A1/en
Publication of FR2838868A1 publication Critical patent/FR2838868A1/fr
Application granted granted Critical
Publication of FR2838868B1 publication Critical patent/FR2838868B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/0215—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing tantalum, e.g. TaSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Abstract

L'invention concerne une structure capacitive réalisée au dessus d'un niveau de métallisation d'un composant électronique. Une telle structure, comportant deux électrodes séparées par une couche de matériau diélectrique, la première électrode étant électriquement reliée au niveau de métallisation, est caractérisée en ce que : - la première électrode (22) présente une structure en créneau, recouvrant la forme d'une pluralité de plots (20) de matériau de faible permittivité relative présents au dessus du niveau de métallisation (3); - la couche de matériau diélectrique (23) recouvre la première électrode;- la seconde électrode (28) recouvre la couche de matériau diélectrique, en comblant les creux de la structure en créneaux, et en présentant sur sa face supérieure un plot de connexion (33). L'invention concerne également un procédé de fabrication d'une telle structure capacitive.

Description

point de fusion inferieur au premier materiau de brasure.
STRUCTURE CAPACITIVE REALISEE AU DESSUS D'UN NIVEAU DE
METALLISATION D'UN COMPOSANT ELEC:TRONIQUE'
COMPOSANTS ELECTRONIQUES INCLUANT UNE TELLE
STRUCTURE CAPACITIVE' ET PROCEDE DE REALISATION D'UNE
TELLE STRUCTURE CAPACITIVE.
Domaine technique L'invention se rattache au domaine de la microelectronique. Wile vise plus precisement des micro-composants incorporant une ou plusieurs structures capacitives. Ces structures capacitives peuvent etre realisees a l'interieur meme du micro-composant, au-dessus de niveaux de metallisation directement relies aux
bornes des kansistors ou autre structure conductrice.
Dans ce cas, ces structures peuvent etre utilisees en tent que cellule de
memoire dynamique embarquee (embedded DRAM).
Ces structures capacitives peuvent egalement etre realisees au-dessus du dernier niveau de metallisation apparent du micro-composant, et etre utilisees en
tent que condensateur, par exemple pour servir de capacite de decouplage.
L'invention vise plus precisement la forme et l'agencement des differentes parties de la structure capacitive qui vent determinees pour augmenter tres fortement sa "capacitance", c'est-a-dire sa capacite par unite de surface, et ce sans augmenter trop fortement ni les couts de fabrication, ni la surface utilisee sur le
micro-composant.
Techniques anterieures
La realisation de structures cap acitives sur ou a l' interieur de ce sub strat semi-
conducteur a deja fait ltobjet de certains developpements.
Differentes technologies ont deja ete proposees, notamment celles qui permettent de realiser des structures capacitives constituees de deux electrodes
2 2838868
metalliques, separees par une couche de materiau dielectrique. Ce type de capacites est generalement qualife de structure "MIM", pour "Metal Isolant Metal". L'invention se rattache plus particulierement a ce type de structure capacitive. s Parmi les solutions existantes, on peut citer celle decrite dans le document FR 2 801 424 correspondent a une structure capacit*e dont les electrodes forment des couches metalliques planes. Dans ce cas, la valeur de la capacite du condensateur est essentiellement fonction du type de materiau dielectrique utilise, ainsi que de la surface en regard des deux electrodes metalliques. Autrement dit, la "capacitance", ou la capacite par unite de surface, est fxce de facon preponderante par l'epaisseur de la couche isolante et sa permittivite relative. Ainsi, pour augmenter la valeur de capacitance, il est necessaire soit de choisir des materiaux de tres forte permittivite relative, soit de reduire les distances entre les electrodes, avec le risque d'apparition de phenomenes de claquage, notamment lorsque les capacites vent destinees a etre utilisees sous des tensions relativement elevees, superieures en
valeur a la dizaine de volts.
Le Deposant a decrit dans les differentes demandes de brevets francais portent les Nos. 02.03442, 02.03444, 02.03445, 02.02461, non encore publics a la date de depot de la presente demande, differentes structures permettant d'augmenter la capacitance d'une structure capacitive, qu'elle soit destinee a former un condensateur ou une cellule de memoire embarquee. En effet, les cellules de memo ire emb arque e dynami que v ent gen eral ement, et c orn me de crit dans le document US 5 155 657, realisees a partir d'empilements de couches de silicium
alternees avec des couches de silicium dope, par exemple au germanium.
Les selectivites de gravures differentes pour ces deux types de materiaux permettent d'obtenir des structures arborescentes formant des electrodes dont la surface est relativement importante. Neanmoins, les conductivites de telles electrodes vent limitees, et ne permettent pas de faire fonctionner ces cellules de
3 2838868
memoire a des frequences importantes, typiquement superieures a la centaine de
Megahertz environ.
Un objectif de ['invention est done de permettre la realisation de structures capacitives susceptibles de fonctionner a des frequences de l'ordre des frequences des microproc es seurs, avec le squelles les c ellules de memo ire vent destine es a eke assoclees. De facon plus generale, un autre objectif de ['invention est de fournir des structures capacitives qui puissent 8tre realisees soit sur des niveaux de metallisation interieurs aux micro-composants, soit encore a des niveaux quasi exterieurs, en offrant des valeurs de capacitance nettement superieures aux valeurs
habituellement observees.
Expose de ['invention L 'invention concerne done une structure capacitive reali see au des sus d'un niveau de metallisation d'un composant electronique. Cette structure comporte de facon classique deux electrodes separes par une couche de materiau dielectrique, la
premiere electrode etant electriquement reliee au niveau de metallisation.
Conformement a ['invention, cette structure capacitive se caracterise en ce que: - la premiere electrode presente une structure en creneaux, recouvrant la forme d'une pluralite de plots de materiau de faible permittivite relative presents au dessus du niveau de metallisation; - la couche de materiau dielectrique recouvre la premiere electrode; - la seconde electrode recouvre la couche en materiau dielectrique, en comblant les creux de la structure en creneaux, et en presentant sur sa face
superieure un plot de connexion.
Autrement dit, la structure capacitive conforme a ['invention presente une premiere electrode qui se situe a differents niveaux de hauteur par rapport au niveau de metallisation. Dans les parties basses des creneaux, la premiere electrode est a proximite du niveau de metallisation, tandis que dans les parties hautes du creneau, la premiere electrode est separee du niveau de metallisation par un
materiau de faible permittivite relative, c'est-a-dire typiquement inferieure a 2,4.
La premiere electrode possedant done une forme ondulee, elle definit done des
zones en creux qui vent epousees par la couche dielectrique la recouvrant.
La seconde electrode presente quant a elle une forme caracteristique puisqu'elle possede une face superieure sensiblement plane et une face inferieure
qui epouse la forme en creneau de la premiere electrode.
Ainsi, sur une surface unitaire occupee sur le substrat du composant, la surface en regard des electrodes correspond a la surface developpee de la structure en creneau qui est nettement superieure a la surface equivalente de ['electrode qui sera plane. Cette surface en regard est d'autant plus importante que les creneaux
ont une hauteur elevee.
Dans une forme preferee de realisation, les differents plots en materiau de permittivite relative sur lesquels repose la premiere electrode, vent constitues d'une pluralite de troncons superposes dans lesquels chaque troncon presente une largeur inferieure a celle du troncon sur lequel il repose. Autrement dit, chaque plot formant la structure en creneau presente plusieurs echelons de hauteur definissant a chaque echelon une portion verticale et une portion horizontale pour ['electrode. Le nombre de troncons superposes peut etre determine en fonction de contraintes technologiques. Ainsi, les plots peuvent etre constitues d'un unique troncon formant des creneaux constitues d'un seul echelon. Ces plots peuvent egalement comporter deux troncons superposes, dont celui se trouvant au niveau superieur est de moindre largeur. L'invention couvre egalement d'autres variantes dans lesquelles le nombre de troncons est plus eleve, avec la progression de largeur deja
evoquee.
Avantageusement, en pratique, la seconde electrode est realisee en cuivre, et obtenue par des procedes electrolytiques, ce qui permet d'obtenir une resistivite inferieure a 5Q.cm. Les avantages d'une tres faible resistivite se traduisent notamment par un faible echauffement de la structure capacitive en mode dynamique, ainsi qu'un bon fonctionnement a haute frequence, d'une conductivite thermique appreciable. Ces proprietes vent a la fois avantageuses pour les deux electrodes. Avantageusement, les deux electrodes vent separees par une couche de materiau dielectrique, qui peut 8tre deposee soit en couche homogene d'un meme
materiau, ou un alliage de plusieurs de ces materiaux.
Parmi ces materiaux, on preferera les oxydes ferroelectriques et/ou pyroelectriques. Parmi ces oxydes metalliques ou ferroelectriques, on connat le dioxyde d'Hafnium, le pentoxyde de Tantale, le dioxyde de Zirconium, les oxydes de Lanthane, le trioxyde de all-Yttrium, l'alumine, le dioxyde de Titane, ainsi que les titanates et tantalates de Strontium (STO), les titanates de Strontium et Baryum (BST), les Tantalates de Strontium et Bismuth (SBT), ainsi que les titanates de Plomb et de zirconate de Plomb (PZT), les titanates et zirconates de Plomb dopees avec des Lanthanides (PLZT), les nobiates de Strontium et Bismuth (SBN), les tantalates et niobates de Strontium et Bismuth (SBTN), les cuprates de Baryum
et Yttrium, les Alcalinoxydes de Manganese Me2MnO3.
Dans une forme preferee, la couche dielectrique est realisee par la superposition de couches elementaires de materiaux differents, formant une structure nanolaminee. Dans ce cas, chacune des couches est de tres faible
epaisseur, de l'ordre de quelques Angstroms a quelques centaines d'Angstroms.
Avantageusement, la stchiometrie des materiaux varie d'une couche elementaire a l'autre dans la structure nanolaminee. Ainsi, en faisant varier la stcechiometrie de chaque couche, on cree des gradients de concentration d'oxygene (et des autres materiaux utilises), a travers quelques couches atomiques. La variation de structure de bandes de chaque couche elementaire de la structure nanolaminee a pour consequence de modifier la structure de bande globale des alliages et des composes d'oxydes ferro-electriques a travers seulement quelques couches atomiques. Ce type de structure nanolaminee comporte done des alliages ayant des structures de bandes ayant un bande gap superieur a 5 eV avec une permittivite relative la plus elevee possible. Les electrodes en contact avec l'oxyde doivent etre laminees de facon a reduire les migrations d'oxygene a travers les couches metalliques. La structure damascene offre un avantage d'integration pour les alliages d'oxyde metalliques utilises afin d'obtenir des densites plus elevees.On obtient de la sorte des valeurs de permittivite relative particulierement importantes,
ce qui agit en faveur de ['augmentation de la capacitance.
L'invention concerne egalement un procede de realisation d'une telle structure capacitive. Ce procede comporte les etapes suivantes, consistent au dessus du 1 S niveau de metallisation, a: - deposer une couche de materiau de falble permittivite relative; - graver cette couche jusqutau niveau inferieur pour definir une pluralite de plots; - deposer une premiere couche metallique destinee a former la premiere electrode, une premiere couche recouvrant les plots pour adopter une structure en creneaux; - deposer une couche de materiau dielectrique au dessus de la premiere couche metallique; - deposer par vole electrolytique une couche de cuivre au dessus de la couche de materiau dielectrique en comblant les creux de la structure
en creneau, de maniere a former la seconde electrode.
Dans une variante de realisation preferee, la realisation des plots de materiau de faible permittivite relative peut s'effectuer en plusieurs etapes. Ainsi, apres le depot de la premiere couche de materiau a faible permittivite relative, on procede aux etapes suivantes consistent a:
7 2838868
- deposer une premiere couche de resine, et a la graver pour la conserver sur des zones situees a ['aplomb des koncons inferieurs des future plots; - deposer une seconde couche de materiau a faible permittivite relative; deposer une seconde couche de resine, et a la graver pour la conserver a ['aplomb des zones restantes de la premiere couche de resine, sur des zones de moindre largeur, en dessous desquelles seront definis les koncons superieurs des future plots; - graver cet ensemble de couches de materiau de faible permittivite relative pour definir des plots comportant un koncon inferieur et un troncon superieur de moindre largeur;
- puis, a encha^ner le depot de la premiere eleckode.
Autrement dit, les plots vent realises en effectuant des depots successifs de couches de materiaux de faible permittivite relative, entre lesquelles est realise le depot de couches de resine permettant de proteger le materiau de faible permittivite relative pour ['unique etape de gravure
Description sommaire des faures
La maniere de realiser ['invention ainsi que les avantages qui en decoulent
ressortiront bien de la description et du mode particulier de realisation qui suit,
donne a tike d'exemple non limitatif, a l'appui des figures 1 a 16 annexees, qui vent des representations schematiques en coupe de la zone superieure d'un micro composant electronique, et de la structure capacitive conforme a ['invention, au fur
et a mesure des etapes du procede de realisation.
Pour faciliter la description du procede, l'exemple donne par la suite illustre
la fabrication d'une structure capacitive au dessus d'un niveau de metallisation,
sans representation des zones avoisinantes.
Il peut done stagir d'un niveau de metallisation situe a l'interieur du micro-
composant, ou bien encore, le dernier niveau de metallisation apparent sous la
couche de passivation.
Bien entendu, ces schemes ne vent donnes qu'a titre illustratif, et les dimensions des differentes couches et elements reels intervenant dans ['invention peuvent differer dans la pratique de celles qui vent representees aux figures, et qui
sont, on le repete, uniquement donnees dans le but de faire comprendre ['invention.
Manibre de realiser ['invention On decrit par la suite un procede particulier de realisation qui permet d'obtenir une structure de microcapacite conforme a ['invention. Certaines etapes du procede decrit peuvent neanmoins etre considerees cornme accessoires ou simplement utiles et avantageuses, sans etre absolument obligatoires pour rester
dans le cadre de 1'invention.
Ainsi, une structure capacitive conformement a ['invention peut etre realisee sur un micro-composant tel qutillustre a la figure 1. Le substrat (2) de ce micro composant comprend au moins un niveau de metallisation (3) qui peut etre relic a des zones actives a l'interieur du micro-composant, ou bien encore a des plots d'interconnexion debouchant sur la face superieure du substrat. Dans la forme illustree, il s'agit d'un niveau de metallisation situe au niveau de la face superieure du substrat, et qui est recouvert d'une couche de passivation (4), typiquement en
SiO2 ou SiON.
Dans une premiere etape illustree a la figure 1, on procede au depOt d'un materiau de faible permittivite relative. Ce materiau peut typiquement etre celui commercialise par la Societe ASM sous la reference AURORA. Ce depot effectue par PECVD (Plasma Chemical Vapor Deposition). Ce dep8t presente une epaisseur de ltordre de quelques microns. Par la suite, comrne illustre a la figure 3, on procede au depot d'une couche barriere (6) servant aussi de couche d'arret et d'action mecanique sur l'etat des contraintes dans les couches (5) et (12). Cette couche (6) peut etre typiquement realisee en carbure ou nitrure de silicium. Cette couche (6) est deposee par PECVD, et presente une epaisseur inferieure au micron, et typiquement de l'ordre de 350 A. Par la suite, on procede au depot d'une couche de resine photopositive, qui peut par exemple etre composee d'une couche anti-reflective type SJR AR14 et d'une resine DW de l'anglais Deep Ultra Violet, pour W profond, du type SJR 210. Par la suite, et comme illustre a la figure 4, cette resine (7) est lithographiee pour etre ensuite eliminee dans les zones (8), donnant acces a certaines portions de la couche barriere (6) qui est ensuite elle-meme eliminee par gravure chimique en utilisant par exemple un melange de PFC:O2: N2: Ar avec un PEC (Perfluoro
carbone) tel que C4Fs, C3Fs, C2H2F2 utilisant un plasma radio-frequence.
Par la suite, on procede comme illustre a la fgure 5, a une etape de nettoyage permettant d'eliminer les restes de la resine (7), et de nettoyer la surface apparente de la couche de faible pertnittivite relative (5) dans les zones (9) situees entre les portions restantes de resine (10) dont notamment un procede a base de plasma de
O2: NH3.
Par la suite, et comme illustre a la fgure 6, on procede au depot d'une seconde couche (12) de materiau de falble permittivite qui peut etre mais pas obligatoirement identique a la premiere couche (5) deposee au dessus du niveau de metallisation. Dans le cas ou cette seconde couche est egalement du materiau AURORA, celle-ci est disposee par PECVD et presente une epaisseur typiquement
de l'ordre de deux microns.
Par la suite, on procede au depot d'une couche de masque dur (13). Cette couche de masque dur comporte plusieurs couches superposee, mais qui ne vent illustree dans les fgures que par une couche unique. La premiere couche est typiquement realisee en carbure de silicium. Ce masque dur est utilise comme barriere de diffusion du materiau de faible permittivite. Ce masque dur peut egalement comporter une couche de nitrure de silicium (SiN), utilisee pour masquiner les couches situees en dessous. Il peut egalement comporter une couche
d'oxynitrure de silicium (SiON) servant de BARC (Barrier anti reflective coating).
L'ensemble des couches du masque dur (13) est depose par PECVD, sur une epaisseur de l'ordre de 2000 A. Par la suite, et comme illustre a la figure 8, on procede au depot d'une nouvelle couche de resine (14), composee d'une couche anti-reflective type SJR
AR14 et d'une resine DW du type SJR 210.
Comme illustre a la figure 9, cette resine (14) est ensuite lithographiee pour etre ensuite eliminee en utilisant un motif derive de celui qui a servi a defnir les motifs de la premiere couche de resine (6) tel qu'illustre a la figure 4 par une lithographic cite d 'auto alignement par rapport a la couche (6)Cette operation permet de definir des zones (15) de la seconde couche de resine (14) qui vent situees a ['aplomb des zones restantes (10) de la premiere couche de resine (6). Ces zones (15) definissent des espaces (16) a travers lesquels peut, comme illustre a la
figure 10, etre gravee la couche de masque dur (13).
Cette gravure permet de laisser apparente la couche superieure (12) de materiaux de faible permittivite relative. Cette gravare peut avoir lieu en utilisant
des melanges de C4Fs:O2:N2:H2:Ar.
Par la suite, on peut proceder comme illustre a la figure 11 a une gravare des couches (12,5) de materiaux a faible permittivite relative. Cette gravure est anisotrope et s'effectue jusqu'a ce que les zones restantes (10) de la premiere couche de resine apparaissent pour former le troncon superieur (18) et le troncon inferieur (19) du plot (20). Cette gravure s'effectue en utilisant un melange de C4Fs:O2:Ar:N2:H2 On procede par la suite a un nettoyage par un melange
d'oxygene et d'ammoniaque.
Par la suite, on procede a ['elimination des zones (21) de masque cur, etant entendu que la couche de SiC du masque dur (13) peut 8tre conservee dans les zones superieures. On aboutit alors a une structure telle qu'illustree a la figure 12 comportant differents plots presentant chacun des echelons de hauteur. Par la suite, S comme illustre a la fgure 13, on procede au depot d'une couche conductrice metallique, destinee a former ['electrode inferieure. Cette couche (22) peut etre dep osee par differentes techniques class iques, parmi lesquelles on p eut citer la technique de PVD (Plasma Vapor Disposition), E-BEAM, CVD (Chemical Vapor Disposition), ALD (Atomic Layer Disposition), ainsi que les procedes de
croissance electrolytiques.
Les materiaux apses a 8tre employee pour former cette electrode inferieure (22) peuvent etre choisis dans le groupe comprenant le Tungstene, le Molybdene, le Ruthenium, l'Aluminium, le Titane, le Nickel, la Gallium, le Palladium, le Platine, l'Or, l'Argent, le Niobium, ['Iridium, le dioxyde d'Iridium, le dioxyde de Ruthenium, l' Yttrium, le dioxyde d'Yttrium, ainsi que le Cuivre. L'epaisseur ainsi
deposee est typiquement superieure a loA.
Par la suite, touj ours comme illustre a la figure -13, on procede au depot d'une structure nanolaminee (23), realisee a partir de differentes couches d'oxydes ferroelectriques. À La premiere couche, possedant une epaisseur de S a 10 est realisee a partir de AlXO3 x' avec x compris entre O.et 3 À La seconde couche presente une epaisseur de l'ordre de 10 a 15 A, et
est realisee a partir de Taz-2os-zAl2ox,avec z compris entre Oet 2.
À La troisieme couche d'une epaisseur de l'ordre de 1S a 20 realisee a
partir de TiO2 AlX 03+y, avec y compris entre Oet3.
À La quatrieme couche d'une epaisseur de ltordre de 40 a 100 A est
realisee a partir de Tioy-xTaz-2o5+z.
À La cinquieme couche, d'une epaisseur de 60 a 200 A est realisee a
partir de TiOyTa3 zOz.
À Les sixieme, septieme et huitieme couches vent identiques
respectivement aux troisieme, deuxieme et premiere couches.
La structure nanolaminee ainsi obtenue presente une epaisseur comprise superieure a 50 A, et presente une permittivite de l'ordre comprise entre 3 et 12. Bien entendu, la structure nanolaminee (23) decrite ci-avant est un exemple non limitatif et dans laquelle certains elements peuvent etre substitues sans sortir
du cadre de ['invention.
Par la suite et comme illustre a la figure 14, on procede au depOt d'une couche barriere a la diffusion de l'oxygene (24). Cette couche barriere a la diffusion peut faire egalement office de couche amorce pour le depOt des couches superieures. Cette couche sert egalement a ameliorer la resistance a l'electromigration et a la diffusion de ltoxygene. Cette couche peut etre deposee par une technique de depOt de couches atomiques (ALD). Une telle technique confere une tres bonne uniformite d'epaisseur et une excellente integrite a cette couche barriere a la diffusion (24). Les materiaux susceptibles d'etre utilises pour realiser cette couche barriere a la diffusion peuvent etre du nitrure de Titane ou du À 20 nitrure de Tungstene, du nitrure de Tantale ou bien encore un des materiaux suivants: TaAlN, TiAlN, MoN, CoW, TaSiN.. On depose par la suite une
couche d'amorce pour deposer un metal par eleckolyse tel que du cuivre.
Par la suite, comme illustre a la fgure 15, on procede a un depot electrolytique de cuivre. Ce depot presente des zones (26) comblant les espaces entre plots (20) et il est effectue sur une epaisseur permettant de recouvrir l'integralite de la couche amorce (25) et done ['ensemble des plots (20). Ce depot possede une face superieure plane (27) qui servira a definir le plot de connexion a
la seconde electrode.
Par la suite et comme illustre a la figure 16, on procede au depot de couches (29,30) typiquement en BCB, en Parylene, permettant de defnir un logement central a l'interieur duquel est realise un second depot electrolytique de cuivre (31)
definissant le plot de connexion (32).
Ce plot de connexion peut recevoir une couche de passivation, typiquement en chrome ou en nickel ou en un alliage de Nickel Vanadium ou de TiN ou bien de
TaN ou de WN.
A titre d'exemple, la capacite illustree a la figure 16 peut presenter une
capacitance de l'ordre de 100 nanoFarad par millimetre carre.
La structure conforme a ['invention presente de multiples avantages, notamment celui d'offrIr une capacitance elevee, ce qui la destine a de multiples app li c ations, notarnment a la real is ati on de c ellule s de memo ire dynami que integree dans un micro-composant tel qu'un microprocesseur ou bien encore en tent que condensateur, et typiquement de condensateur de decouplage utilise dans
les montages de filtrage.

Claims (6)

    REVENDICATIONS 1I Structure capacitive realisee au dessus d'un niveau de metallisation d'un composant electronique, comportant deux electrodes separees par une couche de materiau dielectrique, la premiere electrode etant electriquement reliee au niveau de metallisation, caracterisee en ce que: - la premiere electrode (22) presente une structure en creneau, recouvrant la forme d'une pluralite de plots (20) de materiau de faible permittivite relative presents au dessus du niveau de metallisation (3); - la couche de materiau dielectrique (23) recouvre la premiere electrode; - la seconde electrode (28) recouvre la couche de materiau dielectrique, en comblant les creux de la structure en creneaux, et en presentant sur sa face superieure un plot de connexion (33).
  1. 2/ Structure capacitive selon la revendication 1, caracterisee en ce que les plots (20) en materiau de faible permittivite relative comportent une pluralite de troncons (18,19) superposes, chaque troncon (19) presentant une largeur inferieure
    a celle du troncon (18) sur lequel il repose.
  2. 3/ Structure capacitive selon la revendication 1, caracterisee en ce que la
    seconde electrode (28) est realisee en cuivre.
  3. 4/ Sucture capacitive selon la revendication 1, caracterisee en ce que la couche de materiau dielectrique (23) est realisee par la superposition de couches elementaires d'oxydes ferro-electriques de composition differente, formant une
    structure nanolaminee.
    / Structure capacitive selon la revendication 4, caracterisee en ce que la stcechiometrie des materiaux varie d'une couche a l'autre de la structure nanolaminee. 6/ Composant electronique incluant une structure capacitive selon l'une des
    revendications 1 a S. utilisee en tent que condensateur.
  4. 7/ Composant electronique incluant une structure capacitive selon l'une des
    revendications 1 a S. utilisee en tent que cellule de memoire dynamique.
  5. 8/ Procede de realisation d'une structure capacitive au dessus d'un niveau de metallisation (3) d'un composant electronique, caracterise en ce qu'il comporte les etapes suivantes, consistent a: - deposer une couche de materiau de faible permittivite relative (5); - graver cette couche jusqu'au niveau inferieur, pour definir une pluralite de plots (20) ; deposer une premiere couche metallique (22) destinee a former la premiere electrode, ladite premiere couche recouvrant les plots (20) pour adopter une structure en creneaux; - deposer une couche de materiau dielectrique (23) par dessus la premiere couche metallique - deposer par vole electrolytique une couche de cuivre (28) au dessus de la couche de materiau dielectrique (23), en comblant les creux de la
    structure en creneau, de maniere a former la seconde electrode.
  6. 9/ Procede selon la revendication 8, caracterise en ce que apres le depot de la couche (S) d'un materiau de faible permittivite relative, il comporte les etapes suivantes consistent a: - deposer une premiere couche de resine (6), et a la graver pour la conserver sur des zones (10) situees a ['aplomb des troncons inferieurs (19) des future plots (20); - deposer une seconde couche (12) de materiau a faible permittivite relative; deposer une seconde couche de resine (13), et a la graver pour la conserver a ['aplomb des zones restantes (10) de la premiere couche de resine, sur des zones (15) de moindre largeur, en dessous desquelles seront definis les troncons superieurs (18) des future plots (20); graver cet ensemble de couches de materiau de faible permittivite relative, pour despair des plots (20) comportant un troncon inferieur (19) et un trongon superieur (18) de moindre largeur;
    - puts, a enchainer le depot de la premiere electrode (22).
    pEPOSANT: MEMSCAP
FR0204782A 2001-12-31 2002-04-17 Structure capacitive realisee au dessus d'un niveau de metallisation d'un composant electronique, composants electroniques incluant une telle structure capacitive, et procede de realisation d'une telle structure capacitive Expired - Fee Related FR2838868B1 (fr)

Priority Applications (17)

Application Number Priority Date Filing Date Title
FR0204782A FR2838868B1 (fr) 2002-04-17 2002-04-17 Structure capacitive realisee au dessus d'un niveau de metallisation d'un composant electronique, composants electroniques incluant une telle structure capacitive, et procede de realisation d'une telle structure capacitive
FR0205465A FR2834242B1 (fr) 2001-12-31 2002-04-30 Structure multicouche, utilisee notamment en tant que materiau de forte permittivite relative
CA002415324A CA2415324A1 (fr) 2001-12-31 2002-12-23 Structure multicouche, utilisee notamment en tant que materiau de forte permittivite relative
US10/328,880 US20030129446A1 (en) 2001-12-31 2002-12-24 Multilayer structure used especially as a material of high relative permittivity
US10/328,881 US20030138611A1 (en) 2001-12-31 2002-12-24 Multilayer structure used especially as a material of high relative permittivity
US10/329,115 US6713199B2 (en) 2001-12-31 2002-12-24 Multilayer structure used especially as a material of high relative permittivity
EP02102893A EP1323845A1 (fr) 2001-12-31 2002-12-26 Structure multicouche
JP2002378530A JP2003303514A (ja) 2001-12-31 2002-12-26 比誘電率が高い物質として特に使用される多層構造体
EP02102892A EP1324378A1 (fr) 2001-12-31 2002-12-26 Structure multicouche, utilisée notamment en tant que matériau de forte permittivité relative
JP2002378529A JP2003308735A (ja) 2001-12-31 2002-12-26 比誘電率が高い物質として特に使用される多層構造体
EP02102894A EP1324379A1 (fr) 2001-12-31 2002-12-26 Structure multicouche utilisée notamment en tant que matériau de forte permittivité relative
JP2002378528A JP2003309118A (ja) 2001-12-31 2002-12-26 比誘電率が高い物質として特に使用される多層構造体
CA002415312A CA2415312A1 (fr) 2001-12-31 2002-12-30 Structure multicouche, utilisee notamment en tant que materiau de forte permittivite relative
CA002415309A CA2415309A1 (fr) 2001-12-31 2002-12-30 Structure multicouche, utilisee notamment en tant que materiau de forte permittivite relative
AU2003246845A AU2003246845A1 (en) 2002-04-17 2003-04-17 Method for production of a capacitive structure above a metallisation level of an electronic component
PCT/FR2003/001245 WO2003088328A2 (fr) 2002-04-17 2003-04-17 Procede de fabrication d'une structure capacitive d'un composant electronique
US10/425,415 US20030207097A1 (en) 2001-12-31 2003-04-29 Multilayer structure used especially as a material of high relative permittivity

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0204782A FR2838868B1 (fr) 2002-04-17 2002-04-17 Structure capacitive realisee au dessus d'un niveau de metallisation d'un composant electronique, composants electroniques incluant une telle structure capacitive, et procede de realisation d'une telle structure capacitive

Publications (2)

Publication Number Publication Date
FR2838868A1 true FR2838868A1 (fr) 2003-10-24
FR2838868B1 FR2838868B1 (fr) 2005-06-03

Family

ID=28686124

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0204782A Expired - Fee Related FR2838868B1 (fr) 2001-12-31 2002-04-17 Structure capacitive realisee au dessus d'un niveau de metallisation d'un composant electronique, composants electroniques incluant une telle structure capacitive, et procede de realisation d'une telle structure capacitive

Country Status (3)

Country Link
AU (1) AU2003246845A1 (fr)
FR (1) FR2838868B1 (fr)
WO (1) WO2003088328A2 (fr)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0515824A2 (fr) * 1991-05-31 1992-12-02 Sumitomo Electric Industries, Ltd Elément de condensateur
US5807777A (en) * 1997-11-03 1998-09-15 Texas Instruments - Acer Incorporated Method of making a double stair-like capacitor for a high density DRAM cell
US5817555A (en) * 1996-05-02 1998-10-06 Lg Semicon Co., Ltd. Method for fabricating capacitor of semiconductor device using hemispherical grain (HSG) polysilicon
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts
EP1022783A2 (fr) * 1999-01-12 2000-07-26 Lucent Technologies Inc. Dispositif de circuit intégré avec un condensateur à double damasquinage et son procédé de fabrication
US6211063B1 (en) * 1999-05-25 2001-04-03 Taiwan Semiconductor Manufacturing Company Method to fabricate self-aligned dual damascene structures

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0515824A2 (fr) * 1991-05-31 1992-12-02 Sumitomo Electric Industries, Ltd Elément de condensateur
US5817555A (en) * 1996-05-02 1998-10-06 Lg Semicon Co., Ltd. Method for fabricating capacitor of semiconductor device using hemispherical grain (HSG) polysilicon
US5807777A (en) * 1997-11-03 1998-09-15 Texas Instruments - Acer Incorporated Method of making a double stair-like capacitor for a high density DRAM cell
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts
EP1022783A2 (fr) * 1999-01-12 2000-07-26 Lucent Technologies Inc. Dispositif de circuit intégré avec un condensateur à double damasquinage et son procédé de fabrication
US6211063B1 (en) * 1999-05-25 2001-04-03 Taiwan Semiconductor Manufacturing Company Method to fabricate self-aligned dual damascene structures

Also Published As

Publication number Publication date
FR2838868B1 (fr) 2005-06-03
WO2003088328A2 (fr) 2003-10-23
AU2003246845A8 (en) 2003-10-27
WO2003088328A3 (fr) 2004-04-01
AU2003246845A1 (en) 2003-10-27

Similar Documents

Publication Publication Date Title
US6188120B1 (en) Method and materials for through-mask electroplating and selective base removal
US7074668B1 (en) Capacitor of semiconductor device and method for forming the same
EP2963695B1 (fr) Dispositif électrique multicouches
TW560047B (en) Semiconductor device having a ferroelectric capacitor and fabrication process thereof
JPH11330006A (ja) 導体のための超薄単一相障壁層およびその製法
KR100291150B1 (ko) 반도체기억장치및그제조방법
EP2772943B1 (fr) Procédé de réalisation d'un dispositif microélectronique et dispositif correspondant
EP1346405A1 (fr) Procede de fabrication d'un ilot de matiere confine entre des electrodes, et applications aux transistors
EP2878002A2 (fr) Procédé pour la réalisation d'une capacité
EP1351315A2 (fr) Micro-composant électronique intégrant une structure capacitive, et procédé de fabrication
CA2348107A1 (fr) Microcomposant electronique du type capacite variable ou microswitch, ou procede de fabrication d'un tel composant
EP1351314A2 (fr) Micro-composant électronique incorporant une structure capacitive, et procédé de réalisation
FR2838868A1 (fr) Structure capacitive realisee au dessus d'un niveau de metallisation d'un composant electronique, composants electroniques incluant une telle structure capacitive, et procede de realisation d'une telle structure capacitive
JPH10107223A (ja) 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法
US6627496B1 (en) Process for producing structured layers, process for producing components of an integrated circuit, and process for producing a memory configuration
EP0188946B1 (fr) Elément capacitif intégré sur une pastille de circuit intégré, et procédé de réalisation de cet élément actif
FR2813142A1 (fr) Fabrication de condensateurs a armatures metalliques
EP4102526B1 (fr) Dispositif capacitif a haute densite ayant des zones d'isolation bien definies
FR2837623A1 (fr) Micro-composant electronique integrant une structure capacitive, et procede de fabrication
FR2837622A1 (fr) Micro-composant electronique integrant une structure capacitive, et procede de fabrication
JP2004363118A (ja) 半導体装置の製造方法及び成膜方法
EP4060697A1 (fr) Dispositif capacitif a haute densite et procede de fabrication d'un tel dispositif
FR2837624A1 (fr) Micro-composant electronique integrant une structure capacitive, et procede de fabrication
EP3125293A2 (fr) Electrode pour structure métal-isolant-métal, capacité de type métal- isolant-métal, et procédé de réalisation d'une telle électrode et d'une telle capacité
WO2003069655A2 (fr) Micro-composant electronique incluant une structure capacitive.

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20051230

TP Transmission of property