FR2760888A1 - Circuit de lecture pour memoire adapte a la mesure des courants de fuite - Google Patents
Circuit de lecture pour memoire adapte a la mesure des courants de fuite Download PDFInfo
- Publication number
- FR2760888A1 FR2760888A1 FR9703219A FR9703219A FR2760888A1 FR 2760888 A1 FR2760888 A1 FR 2760888A1 FR 9703219 A FR9703219 A FR 9703219A FR 9703219 A FR9703219 A FR 9703219A FR 2760888 A1 FR2760888 A1 FR 2760888A1
- Authority
- FR
- France
- Prior art keywords
- current
- transistor
- cell
- memory
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5006—Current
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
La présente invention concerne la mesure du courant des cellules mémoire d'une mémoire non volatile modifiable électriquement. Pour effectuer une telle mesure avec le circuit de lecture de la mémoire, le circuit de lecture est complétée par deux sources de courant (SC1, SC2) destinées à améliorer la polarisation du miroir de courant (T3, T4) du circuit de lecture pendant la mesure.
Description
CIRCUIT DE LECTURE POUR MEMOIRE ADAPTE
A LA MESURE DES COURANTS DE FUITE
La présente invention concerne les circuits de lecture des mémoires intégrées non volatiles modifiables électriquement. Elle trouve plus particulièrement son application dans le domaine des mémoires de type "FLASH EEPROM".
A LA MESURE DES COURANTS DE FUITE
La présente invention concerne les circuits de lecture des mémoires intégrées non volatiles modifiables électriquement. Elle trouve plus particulièrement son application dans le domaine des mémoires de type "FLASH EEPROM".
Les procédés de fabrication des circuits intégrés introduisent très souvent des défauts. Aussi, après fabrication, chaque circuit intégré est soumis à des tests visant à déceler la présence de tels défauts.
Dans le cas des mémoires non volatiles, on vérifie tout d'abord le bon fonctionnement des décodeurs de colonne et de ligne de la mémoire en effectuant des programmations de cellules du plan mémoire selon des configurations prédéterminées puis des lectures successives de ces mêmes cellules. Toute divergence entre les données qui auraient dû être écrites et les données lues indiquent alors la présence d'un défaut.
Le courant de fuite de ces cellules mémoire est ensuite mesurée et on détermine ainsi si la valeur de ce courant de fuite est acceptable ou non. L'origine de ces courants de fuite est multiple: la présence de charges électriques dans la couche d'oxyde du transistor de la cellule mémoire ou un défaut dans la structure de la cellule mémoire peuvent par exemple engendrer un courant de fuite.
Actuellement, cette mesure du courant de fuite est une mesure analogique effectuée au moyen d'un appareil de test dont les entrées sont reliées aux bornes externes de la mémoire à tester. En pratique, on sélectionne une cellule à tester en appliquant sur sa grille une tension nulle et on mesure le courant circulant dans la ligne de bit raccordée à cette cellule. Le courant de fuite est alors accessible sur le plot de données associé à la cellule en ayant pris soin de court-circuiter le circuit de lecture relié à la ligne de bit concernée. La valeur du courant de fuite mesurée est ensuite comparée à une valeur seuil de courant indiquant si la cellule est défectueuse ou non. Typiquement, le courant de fuite maximum acceptable pour une cellule est de l'ordre de 10 microampères pour un courant de référence de l'ordre de 50 à 100 microampères. L'appareil de test est en général une unité programmée prévue pour générer une à une les adresses des cellules mémoire de la matrice et mesurer le courant de fuite circulant dans la ligne de bit correspondante pour chacune des cellules mémoire.
Le principal inconvénient de cette mesure du courant de fuite réside dans son temps d'exécution relativement long car il s'agit d'une mesure analogique.
L'utilisation d'un équipement extérieur à la mémoire est un autre inconvénient car il est susceptible d'introduire des courants parasites et donc de fausser la mesure du courant de fuite.
Une solution consisterait à utiliser le circuit de lecture de la mémoire pour effectuer cette mesure.
Habituellement, le circuit de lecture d'une mémoire non volatile est chargé de comparer le courant circulant à travers une cellule mémoire avec un courant de référence pendant une phase de lecture, phase pendant laquelle on applique une tension de lecture sur la grille de la cellule mémoire à lire. Le circuit de lecture délivre alors une donnée logique indiquant si le courant de la cellule est inférieur ou supérieur au courant de référence qui est, quant à lui, fixé par une cellule de référence.
Pour mesurer le courant de fuite d'une cellule mémoire, il suffirait d'appliquer une tension nulle sur la grille de la cellule mémoire à tester et ensuite de comparer le courant de fuite avec un courant de référence qui serait égal à un courant de fuite maximum prédéterminé.
Cependant, cette technique qui pourrait être mis en oeuvre très facilement dans les mémoires classiques, n'est pas très précise. En effet, lorsque le courant de référence est très faible, de l'ordre de quelques microampères, la faible valeur du courant de référence ne permet plus de polariser correctement le miroir de courant du circuit de lecture car la tension grillesource des transistors du miroir de courant tend à se rapprocher du seuil de conduction Vt des transistors.
La duplication du courant par le miroir de courant devient alors peu précise et le circuit de lecture est alors très sensible au bruit.
L'invention consiste donc à améliorer le circuit de lecture d'une mémoire non volatile modifiable électriquement afin qu'il soit utilisable pour la mesure du courant de fuite des cellules d'une mémoire.
L'invention a donc pour objet une mémoire en circuit intégré, comprenant au moins une ligne de bit à laquelle sont raccordées des cellules mémoire et une ligne de référence semblable à la ligne de bit à laquelle est raccordée une cellule de référence, et un circuit de lecture comprenant des moyens de comparaison et des moyens de précharge desdites ligne de bit et ligne de référence, lesquels moyens de comparaison comprennent
- un transistor de référence et un transistor de recopie avec un rapport k du courant circulant dans le transistor de référence, lesquels transistors sont respectivement reliés à la ligne de référence et à la ligne de bit par l'intermédiaire des moyens de précharge, et
- un amplificateur différentiel,
la mémoire étant caractérisée en ce qu'elle comporte en outre une première source de courant connectée à la ligne de référence et une seconde source de courant connectée à la ligne de bit pour fournir respectivement des premier et second courants dans un sens tendant à modifier la polarisation des moyens de comparaison du circuit de lecture pendant une phase de mesure du courant de fuite de l'une quelconque desdites cellules mémoire,
en ce que la valeur du second courant est égale à k fois la valeur du premier courant,
et en ce que la valeur du courant de référence circulant dans la cellule de référence est égale à 1/k fois la valeur d'un courant de fuite maximal, la valeur du courant de fuite maximal étant une valeur prédéterminée.
- un transistor de référence et un transistor de recopie avec un rapport k du courant circulant dans le transistor de référence, lesquels transistors sont respectivement reliés à la ligne de référence et à la ligne de bit par l'intermédiaire des moyens de précharge, et
- un amplificateur différentiel,
la mémoire étant caractérisée en ce qu'elle comporte en outre une première source de courant connectée à la ligne de référence et une seconde source de courant connectée à la ligne de bit pour fournir respectivement des premier et second courants dans un sens tendant à modifier la polarisation des moyens de comparaison du circuit de lecture pendant une phase de mesure du courant de fuite de l'une quelconque desdites cellules mémoire,
en ce que la valeur du second courant est égale à k fois la valeur du premier courant,
et en ce que la valeur du courant de référence circulant dans la cellule de référence est égale à 1/k fois la valeur d'un courant de fuite maximal, la valeur du courant de fuite maximal étant une valeur prédéterminée.
Ainsi, si les moyens de comparaison du circuit de lecture sont convenablement polarisés pendant cette phase de mesure, l'amplificateur différentiel est en état de fournir une information logique fiable sur la valeur du courant de fuite de la cellule testée.
En dehors de cette phase de mesure, lesdites première et seconde sources de courant ne délivrent pas de courant.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels
- la figure 1 est un schéma d'un circuit de lecture selon l'invention;
La structure générale du circuit de lecture selon l'invention est représentée à la figure 1. Son fonctionnement pour la mesure du courant de fuite de cellules mémoire est ensuite expliqué en référence à cette figure.
- la figure 1 est un schéma d'un circuit de lecture selon l'invention;
La structure générale du circuit de lecture selon l'invention est représentée à la figure 1. Son fonctionnement pour la mesure du courant de fuite de cellules mémoire est ensuite expliqué en référence à cette figure.
Une cellule mémoire CM située au croisement d'une ligne de bit LB et d'une ligne de mot LM délivre une information représentative de son état de conduction sur la ligne de bit LB. La cellule mémoire est constituée, dans l'exemple de la figure 1, d'un transistor à grille flottante TCM monté en série avec un transistor de sélection TSCM. La ligne de bit LB est sélectionnée par un transistor de sélection TSLB et préchargée en tension, pendant une phase de précharge, par un transistor de précharge T2. La ligne de bit est généralement préchargée à un potentiel proche de 2 volts et est par un courant 1tell provenant de la cellule mémoire CM.
Une cellule de référence CR constituée d'un transistor à grille flottante monté en série avec un transistor de sélection TSCR est reliée à une ligne de référence LR ayant les mêmes caractéristiques que la ligne de bit LB, notamment du point de vue des capacités parasites. Cette ligne de référence est préchargée par l'intermédiaire d'un transistor de précharge T1 au même potentiel de précharge que la ligne de bit LB. Un transistor d'équilibrage reliant les lignes LB et LR pourra être rajouté pour égaliser les potentiels des deux lignes pendant une phase d'équilibrage consécutive à la phase de précharge. La ligne de référence est par ailleurs par un courant de référence 1ref provenant de la cellule de référence CR.
La source et la grille de commande du transistor de précharge T1 sont reliées ensemble par un inverseur INV1. De façon identique, la source et la grille de commande du transistor de précharge T2 sont reliées par l'intermédiaire d'un inverseur INV2. La taille des transistors des inverseurs INV1 et INV2 est choisie de manière à ce qu'en collaboration avec les transistors de précharge, une tension stable d'environ 2 volts soit obtenue en entrée des inverseurs.
Les drains des transistors T1 et T2 sont alimentés par les deux branches d'un miroir de courant de rapport de recopie k plus petit que 1. La première branche du miroir de courant comprend un transistor de référence
T3 parcouru par un courant I3; la deuxième branche du miroir de courant comprend un transistor de recopie T4 parcouru par un courant I4. Le transistor de recopie T4 tend à recopier avec un rapport k le courant I3 circulant dans le transistor de référence T3. Le rapport de recopie k correspond au rapport des géométries des transistors; typiquement sa valeur est égale à 1/2.
T3 parcouru par un courant I3; la deuxième branche du miroir de courant comprend un transistor de recopie T4 parcouru par un courant I4. Le transistor de recopie T4 tend à recopier avec un rapport k le courant I3 circulant dans le transistor de référence T3. Le rapport de recopie k correspond au rapport des géométries des transistors; typiquement sa valeur est égale à 1/2.
Le transistor de référence T3 est un transistor à canal P ayant sa source connectée à une borne d'alimentation en tension Vcc et son drain connecté au drain du transistor de précharge T1. Le transistor de recopie T4 est également un transistor à canal P dont la source est connectée à la borne d'alimentation Vcc et le drain au drain du transistor de précharge T2.
Les grilles de commande des transistors T3 et T4 sont reliées entre elles et la grille de commande du transistor de référence T3 est reliée à son drain (montage en diode).
Enfin, un amplificateur différentiel AD a ses entrées reliées aux drains des transistors T3 et T4 et amplifie l'écart entre les potentiels sur ces deux drains. Cet écart est nul si les courants traversant les transistors T3 et T4 sont égaux dans le rapport k.
Sinon, si cet écart est non nul, la sortie de l'amplificateur AD indique si le rapport des courants est inférieur ou supérieur à k.
Pour effectuer la mesure du courant de fuite de la cellule mémoire, le circuit de lecture est complété avec deux sources de courant SC1 et SC2. Cette mesure du courant de fuite de la cellule CM est effectuée en fin de fabrication alors que la cellule mémoire CM est encore vierge. Dans l'exemple de la figure 1, les sources de courant SC1 et SC2 sont connectées respectivement à la source des transistors de précharge T1 et T2 par l'intermédiaire de transistors de passage
T5 et T6. Les transistors T5 et T6 sont rendus passants pendant la phase de mesure du courant de fuite de la cellule CM, par l'application d'une tension MCF sur leur grille de commande.
T5 et T6. Les transistors T5 et T6 sont rendus passants pendant la phase de mesure du courant de fuite de la cellule CM, par l'application d'une tension MCF sur leur grille de commande.
Pendant la phase de lecture de la cellule mémoire
CM, la ligne de référence LR est parcourue par un courant de référence 1ref de l'ordre de 50 à 100 microampères imposée par une cellule de référence CR.
CM, la ligne de référence LR est parcourue par un courant de référence 1ref de l'ordre de 50 à 100 microampères imposée par une cellule de référence CR.
Pendant la phase du mesure du courant de fuite de la cellule CM, on applique une tension nulle sur la grille de commande du transistor TCM et le courant 1tell correspond au courant de fuite de la cellule CM.
La valeur du courant Ifuite est typiquement de 10 microampères. Pendant cette phase, on va comparer le courant 1tell avec un courant de fuite maximum 1fuite
Pour ce faire, la ligne de référence LR est reliée à une cellule CR particulière. Cette cellule est particulière en ce que, lorsqu'on applique une tension nulle sur sa grille, elle est parcourue par un courant 1ref égal à Ifuite/k
La valeur du courant 1ref étant trop faible pour polariser correctement le miroir de courant (T3, T4), le courant fourni par les sources de courant SC1 et SC2 va permettre de compenser la faiblesse du courant circulant dans les lignes LR et LR pendant la mesure du courant de fuite et ainsi permettre aux transistors T3 et T4 de fonctionner correctement. Par ailleurs, pour que la recopie de courant dans le miroir de courant soit maintenue avec un rapport k, on prend I2 = k*I1.
Pour ce faire, la ligne de référence LR est reliée à une cellule CR particulière. Cette cellule est particulière en ce que, lorsqu'on applique une tension nulle sur sa grille, elle est parcourue par un courant 1ref égal à Ifuite/k
La valeur du courant 1ref étant trop faible pour polariser correctement le miroir de courant (T3, T4), le courant fourni par les sources de courant SC1 et SC2 va permettre de compenser la faiblesse du courant circulant dans les lignes LR et LR pendant la mesure du courant de fuite et ainsi permettre aux transistors T3 et T4 de fonctionner correctement. Par ailleurs, pour que la recopie de courant dans le miroir de courant soit maintenue avec un rapport k, on prend I2 = k*I1.
Bien entendu, le courant 1ref pourra également être fourni par n'importe quel circuit du type générateur de courant stable.
Pendant la phase de mesure du courant de fuite, les transistors de passage T5 et T6 sont passants et on obtient alors I3 = 1ref+11 et I4 = 1cell+12 Etant donné que I2 = k*I1 et 1ref = Ifuite/k et en tenant compte du rapport k imposé par le miroir de courant, on en déduit que si Icell > Ifuite le signal de sortie de l'amplificateur différentiel AD est un "0" logique et dans le cas contraire, le signal de sortie est un "1" logique. On obtient ainsi en sortie de l'amplificateur
AD une information logique indiquant si le courant de fuite de la cellule mémoire CM est supérieure ou non à la valeur limite Ifuite et on peut alors en déduire si la cellule CM est défectueuse ou non.
AD une information logique indiquant si le courant de fuite de la cellule mémoire CM est supérieure ou non à la valeur limite Ifuite et on peut alors en déduire si la cellule CM est défectueuse ou non.
Pendant les autres phases, notamment pendant la phase de lecture, les sources de courant SC1 et SC2 ne sont pas reliées aux lignes de bit LB et LR.
Dans une variante, on pourra envisager de connecter, pendant la phase de mesure du courant de fuite d'une cellule mémoire, la ligne de référence LR successivement à plusieurs cellules de référence imposant chacune un courant 1ref différent afin d'obtenir une information plus précise sur la valeur du courant de fuite de la cellule testée.
Selon un autre mode de réalisation en variante, on pourra prévoir de faire varier linéairement le courant de référence 1ref afin de déterminer la valeur exacte du courant de fuite.
Claims (3)
1 - Mémoire en circuit intégré, comprenant au moins une ligne de bit (LB) à laquelle sont raccordées des cellules mémoire (CM) et une ligne de référence (LR) semblable à la ligne de bit à laquelle est raccordée une cellule de référence (CR), et un circuit de lecture comprenant des moyens de comparaison (T3,
T4, AD) et des moyens de précharge (T1, T2) desdites ligne de bit (LB) et ligne de référence (LR), lesquels moyens de comparaison comprennent
- un transistor de référence (T3) et un transistor de recopie (T4) avec un rapport k du courant circulant dans le transistor de référence, lesquels transistors sont respectivement reliés à la ligne de référence (LR) et à la ligne de bit (LB) par l'intermédiaire des moyens de précharge (T1,T2), et
- un amplificateur différentiel (AD),
la mémoire étant caractérisée en ce qu'elle comporte en outre une première source de courant (SC1) connectée à la ligne de référence (LR) et une seconde source de courant connectée à la ligne de bit (LB) pour fournir respectivement des premier (I1) et second (I2) courants dans un sens tendant à modifier la polarisation des moyens de comparaison (T3, T4, AD) du circuit de lecture pendant une phase de mesure du courant de fuite de l'une quelconque desdites cellules mémoire (CM),
en ce que la valeur du second courant (I2) est égale à k fois la valeur du premier courant (I1),
et en ce que la valeur du courant de référence (Iref) circulant dans la cellule de référence (CR) est égale à 1/k fois la valeur d'un courant de fuite maximal (fuite) la valeur du courant de fuite maximal (fuite) étant une valeur prédéterminée.
2 - Mémoire selon la revendication 1, caractérisée en ce que, en dehors de la phase de mesure du courant de fuite de la cellule mémoire (CM), lesdites première (SC1) et seconde (SC2) sources de courant ne délivrent pas de courant.
3 - Mémoire selon la revendication 1 ou 2, caractérisée en ce que la cellule de référence (CR) est un générateur de courant fournissant le courant de référence (1ref)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9703219A FR2760888B1 (fr) | 1997-03-11 | 1997-03-11 | Circuit de lecture pour memoire adapte a la mesure des courants de fuite |
| US09/031,748 US5889702A (en) | 1997-03-11 | 1998-02-27 | Read circuit for memory adapted to the measurement of leakage currents |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9703219A FR2760888B1 (fr) | 1997-03-11 | 1997-03-11 | Circuit de lecture pour memoire adapte a la mesure des courants de fuite |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2760888A1 true FR2760888A1 (fr) | 1998-09-18 |
| FR2760888B1 FR2760888B1 (fr) | 1999-05-07 |
Family
ID=9504869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9703219A Expired - Fee Related FR2760888B1 (fr) | 1997-03-11 | 1997-03-11 | Circuit de lecture pour memoire adapte a la mesure des courants de fuite |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5889702A (fr) |
| FR (1) | FR2760888B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000070359A1 (fr) * | 1999-05-14 | 2000-11-23 | Infineon Technologies Ag | Circuit integre et procede permettant de determiner la productivite de courant d'une partie du circuit integre |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0936627B1 (fr) * | 1998-02-13 | 2004-10-20 | STMicroelectronics S.r.l. | Amplificateur de détection pour mémoire non volatile à basse tension |
| FR2778012B1 (fr) * | 1998-04-28 | 2001-09-28 | Sgs Thomson Microelectronics | Dispositif et procede de lecture de cellules de memoire eeprom |
| JP3596808B2 (ja) * | 2000-08-10 | 2004-12-02 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
| US6538922B1 (en) * | 2000-09-27 | 2003-03-25 | Sandisk Corporation | Writable tracking cells |
| DE10113239C1 (de) * | 2001-03-19 | 2002-08-22 | Infineon Technologies Ag | Bewerterschaltung zum Auslesen einer in einer Speicherzelle gespeicherten Information |
| US6567330B2 (en) * | 2001-08-17 | 2003-05-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6538940B1 (en) * | 2002-09-26 | 2003-03-25 | Motorola, Inc. | Method and circuitry for identifying weak bits in an MRAM |
| US7237074B2 (en) * | 2003-06-13 | 2007-06-26 | Sandisk Corporation | Tracking cells for a memory system |
| DE10327284B4 (de) * | 2003-06-17 | 2005-11-03 | Infineon Technologies Ag | Prüflesevorrichtung für Speicher |
| KR100517561B1 (ko) * | 2003-08-19 | 2005-09-28 | 삼성전자주식회사 | 불 휘발성 반도체 메모리 장치 |
| US7301807B2 (en) | 2003-10-23 | 2007-11-27 | Sandisk Corporation | Writable tracking cells |
| DE102004055466B4 (de) * | 2004-11-17 | 2006-09-21 | Infineon Technologies Ag | Einrichtung und Verfahren zum Messen von Speicherzell-Strömen |
| CN100362902C (zh) * | 2004-11-18 | 2008-01-16 | 华为技术有限公司 | 一种实现过载拥塞控制的方法 |
| ITTO20070109A1 (it) * | 2007-02-14 | 2008-08-15 | St Microelectronics Srl | Circuito e metodo di lettura per un dispositivo di memoria non volatile basati sulla generazione adattativa di una grandezza elettrica di riferimento |
| US8068367B2 (en) * | 2007-06-15 | 2011-11-29 | Micron Technology, Inc. | Reference current sources |
| TWI334604B (en) * | 2007-06-25 | 2010-12-11 | Ind Tech Res Inst | Sensing circuits of phase change memory |
| JP5127439B2 (ja) * | 2007-12-28 | 2013-01-23 | 株式会社東芝 | 半導体記憶装置 |
| JP5331031B2 (ja) * | 2010-02-25 | 2013-10-30 | ラピスセミコンダクタ株式会社 | 電流検出回路 |
| US8971091B2 (en) * | 2010-11-19 | 2015-03-03 | Hewlett-Packard Development Company, L.P. | Method and circuit for switching a memristive device in an array |
| US8537625B2 (en) * | 2011-03-10 | 2013-09-17 | Freescale Semiconductor, Inc. | Memory voltage regulator with leakage current voltage control |
| US9312002B2 (en) | 2014-04-04 | 2016-04-12 | Sandisk Technologies Inc. | Methods for programming ReRAM devices |
| US10181358B2 (en) | 2016-10-26 | 2019-01-15 | Mediatek Inc. | Sense amplifier |
| CN111435154B (zh) * | 2018-12-25 | 2022-08-09 | 北京兆易创新科技股份有限公司 | 漏电检测电路、闪存存储器漏电检测装置和漏电检测方法 |
| CN113257322B (zh) * | 2021-06-21 | 2021-10-08 | 上海亿存芯半导体有限公司 | 读取电路及非易失性存储器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002934A1 (fr) * | 1990-08-08 | 1992-02-20 | Sgs-Thomson Microelectronics S.A. | Memoire integree pourvue de moyens de test ameliores |
| EP0568439A1 (fr) * | 1992-04-30 | 1993-11-03 | STMicroelectronics S.A. | Procédé et circuit de détection de fuites de courant dans une ligne de bit |
| US5530403A (en) * | 1995-05-03 | 1996-06-25 | Motorola, Inc. | Low-voltage differential amplifier |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1244293B (it) * | 1990-07-06 | 1994-07-08 | Sgs Thomson Microelectronics | Dispositivo di lettura per celle eprom con campo operativo indipendente dal salto di soglia delle celle scritte rispetto alle celle vergini |
| FR2694119B1 (fr) * | 1992-07-24 | 1994-08-26 | Sgs Thomson Microelectronics | Circuit de lecture pour mémoire, avec recharge et équilibrage avant lecture. |
| JP3164663B2 (ja) * | 1992-09-25 | 2001-05-08 | オリンパス光学工業株式会社 | 光学式情報記録再生装置 |
| DE69524572T2 (de) * | 1995-04-28 | 2002-08-22 | Stmicroelectronics S.R.L., Agrate Brianza | Leseverstärkerschaltung für Halbleiterspeicheranordnungen |
| FR2734390B1 (fr) * | 1995-05-19 | 1997-06-13 | Sgs Thomson Microelectronics | Circuit de detection de courant pour la lecture d'une memoire en circuit integre |
| JP2800740B2 (ja) * | 1995-09-28 | 1998-09-21 | 日本電気株式会社 | 半導体記憶装置 |
-
1997
- 1997-03-11 FR FR9703219A patent/FR2760888B1/fr not_active Expired - Fee Related
-
1998
- 1998-02-27 US US09/031,748 patent/US5889702A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002934A1 (fr) * | 1990-08-08 | 1992-02-20 | Sgs-Thomson Microelectronics S.A. | Memoire integree pourvue de moyens de test ameliores |
| EP0568439A1 (fr) * | 1992-04-30 | 1993-11-03 | STMicroelectronics S.A. | Procédé et circuit de détection de fuites de courant dans une ligne de bit |
| US5530403A (en) * | 1995-05-03 | 1996-06-25 | Motorola, Inc. | Low-voltage differential amplifier |
Non-Patent Citations (1)
| Title |
|---|
| GASTALDI R ET AL: "A 1-MBIT CMOS EPROM WITH ENHANCED VERIFICATION", IEEE JOURNAL OF SOLID-STATE CIRCUITS, NEW YORK, NY, US, vol. 23, no. 5, October 1988 (1988-10-01), pages 1150 - 1156, XP000003880 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000070359A1 (fr) * | 1999-05-14 | 2000-11-23 | Infineon Technologies Ag | Circuit integre et procede permettant de determiner la productivite de courant d'une partie du circuit integre |
Also Published As
| Publication number | Publication date |
|---|---|
| US5889702A (en) | 1999-03-30 |
| FR2760888B1 (fr) | 1999-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2760888A1 (fr) | Circuit de lecture pour memoire adapte a la mesure des courants de fuite | |
| EP0568439B1 (fr) | Procédé et circuit de détection de fuites de courant dans une ligne de bit | |
| EP0318363B1 (fr) | Procédé de test de cellules de mémoire électriquement programmable et circuit intégré correspondant | |
| EP0585150B1 (fr) | Circuit de lecture pour mémoire, avec précharge et équilibrage avant lecture | |
| EP0251853B1 (fr) | Circuit intégré pour la mémorisation et le traitement d'informations de manière confidentielle comportant un dispositif anti-fraude | |
| JPH01113999A (ja) | 不揮発性メモリのストレステスト回路 | |
| FR2618579A1 (fr) | Circuit integre a memoire comportant un dispositif anti-fraude | |
| FR2716566A1 (fr) | Circuit de sélection d'éléments de mémoire redondants et mémoire "Flash Eeprom" comportant ledit circuit. | |
| EP0500461B1 (fr) | Dispositif de détection de l'état logique d'un composant dont l'impédance varie suivant cet état | |
| JPH0467280B2 (fr) | ||
| JP2002216498A (ja) | 強誘電体記憶装置 | |
| US10446239B1 (en) | Memory array including distributed reference cells for current sensing | |
| JP2013101731A (ja) | 不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法 | |
| FR2762708A1 (fr) | Procede de commande d'une cellule memoire et memoire non volatile programmable une seule fois en technologie cmos | |
| JP2007102902A (ja) | 半導体記憶装置、及びその検査方法 | |
| FR2714202A1 (fr) | Mémoire en circuit intégré à temps de lecture amélioré. | |
| FR2802734A1 (fr) | Procede de correction d'un bit dans une chaine de bits | |
| FR2838840A1 (fr) | Comparateur de tension d'alimentation | |
| KR101054675B1 (ko) | Ｍｒａｍ의 가속 수명 테스트 | |
| EP0542856B1 (fr) | Memoire integree pourvue de moyens de test ameliores | |
| JPH11507166A (ja) | 検査回路を有する回路装置 | |
| FR2897193A1 (fr) | Circuit de fusible electrique procurant une fonction de lecture de marge | |
| FR2718274A1 (fr) | Dispositif matriciel de fusibles de redondance pour mémoire intégrée. | |
| FR2878067A1 (fr) | Dispositif de lecture faible tension notamment pour memoire mram | |
| EP2977988A1 (fr) | Mémoire non volatile à résistance programmable |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20071130 |