FR2555787A1 - Dispositif de commande d'affichage video - Google Patents
Dispositif de commande d'affichage video Download PDFInfo
- Publication number
- FR2555787A1 FR2555787A1 FR8418119A FR8418119A FR2555787A1 FR 2555787 A1 FR2555787 A1 FR 2555787A1 FR 8418119 A FR8418119 A FR 8418119A FR 8418119 A FR8418119 A FR 8418119A FR 2555787 A1 FR2555787 A1 FR 2555787A1
- Authority
- FR
- France
- Prior art keywords
- video
- video memory
- memory
- data
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/64—Constructional details of receivers, e.g. cabinets or dust covers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
UN DISPOSITIF DE COMMANDE D'AFFICHAGE VIDEO COMPREND NOTAMMENT UNE UNITE CENTRALE 1, UNE MEMOIRE VIDEO 4 DESTINEE A ENREGISTRER DES DONNEES A AFFICHER, ET UN COMPTEUR D'ADRESSE DE MEMOIRE 5 QUI FORME DES ADRESSES POUR LIRE CONSECUTIVEMENT LES DONNEES ENREGISTREES. UN CIRCUIT DE CONVERSION D'ADRESSE 21 COMPRENANT UN ADDITIONNEUR 30 ET UN MULTIPLEXEUR 31 APPLIQUE SELECTIVEMENT A LA MEMOIRE VIDEO UNE ADRESSE DE MEMOIRE CONVERTIE, EN VUE DE L'AFFICHAGE SIMULTANE DE DONNEES GRAPHIQUES ET DE DONNEES DE CARACTERES.
Description
DISPOSITIF DE COMMANDE D'AFFICHAGE VIDEO
La présente invention concerne un perfectionne-
ment d'un dispositif de commande d'affichage vidéo, et elle porte plus particulièrement sur un dispositif de commande d'affichage vidéo perfectionné dans lequel une mémoire vi- déo incorporée dans le dispositif de commande d'affichage
vidéo peut être utilisée très efficacement.
La puce de circuit intégré complexe classique pour la commande d'un affichage vidéo qui est décrite dans l'article "A microcomputer to consumer color TV interface
IC chip" par Ravinder K. Bhatnager, paru dans IEEE Transac-
tion on Consumer Electronics, Vol. CE-24,No. 3 Août 1978
pages 381 - 390 est bien connue dans la technique. Le cir-
cuit intégré complexe qui est décrit dans ce document com-
porte un perfectionnement permettant de réaliser diverses sortes d'affichage au moyen d'un petit nombre de mémoires
d'affichage. Il présente cependant l'inconvénient consis-
tant en ce qu'il est impossible de présenter simultanément
en sortie des données de caractères et des données graphi-
ques, et on ne peut sélectionner que l'un ou l'autre de ces
types de données.
Un dispositif de commande d'affichage vidéo connu tel que celui représenté sur la figure 1 correspond à une autre technologie classique. Sur la figure 1, la référence 1 désigne une unité centrale destinée à commander l'ensemble du
dispositif, et on utilise par exemple pour cette unité centra-
le une puce de circuit intégré "Z80" ou "8088"; la réfé-
rence 2 désigne un bus d'adresse destiné à transmettre une
adresse fournie par l'unité centrale 1; la référence 3 dé-
signe un bus de données destiné à transmettre les données échangées avec l'unité centrale 1; la référence 4 désigne une mémoire vidéo destinée à enregistrer les données à afficher; la référence 5 désigne un compteur d'adresse de mémoire vidéo destiné à lire consécutivement les données enregistrées dans la mémoire vidéo 4, en synchronisme avec
la trame d'un dispositif d'affichage 17 (qu'on décrira ul-
térieurement); la référence 6 désigne un bus d'adresse de mémoire vidéo destiné à transmettre une adresse de mémoire vidéo provenant du compteur d'adresse de mémoire vidéo 5; la référence 7 désigne un multiplexeur d'adresse destiné à effectuer une sélection entre les signaux d'entrée du bus d'adresse 2 et ceux du bus d'adresse de mémoire vidéo 6, et ce multiplexeur d'adresse utilise par exemple quatre puces de circuit intégré (ou en abrégé CI) "LS157" ou "LS257"; la référence 8 désigne une mémoire tampon de bus de données destinée à lire et à changer le contenu de la mémoire vidéo
4 conformément à l'instruction qui provient de l'unité centra-
le 1, et cette mémoire tampon de bus de données utilise des puces de CI "LS244" et "LS374"; la référence 9 désigne un bus de données destiné à transmettre les données pour l'affichage qui sont lues dans la mémoire vidéo 4, conformément à une adresse de mémoire vidéo; la référence 10 désigne un codeur de signal vidéo qui est destiné à convertir en un signal série les données qui sont lues en parallèle dans la mémoire vidéo 4, la conversion s'effectuant en correspondance temporelle avec la trame du dispositif d'affichage 17; la référence 11
désigne un signal vidéo qui provient du codeur de signal vi-
déo 10; la référence 12 désigne un générateur de signal d'hor-
loge; la référence 13 désigne un signal d'horloge prévu pour la détermination d'une valeur de comptage successive par le
compteur d'adresse de mémoire vidéo 5; la référence 14 dési-
2555787.
gne un signal d'horloge destiné à définir le rythme de con-
version en un signal série des données sous forme parallè-
le à afficher; la référence 15 désigne un générateur de
signal de synchronisation qui est destiné à définir le ryth-
me du balayage par trame pour le dispositif d'affichage 17; la référence 16 désigne un signal de synchronisation; et la référence 17 désigne un dispositif d'affichage du type à balayage par trame, destiné à afficher le contenu de la
mémoire vidéo 4.
La mémoire video 4 précitée comprend une mémoire vidéo A, 4a, et une mémoire vidéo B, 4b, pour enregistrer respectivement les données à afficher en parallèle et on utilise par exemple pour ces mémoires des puces de CI du
type "4416".
Le circuit tampon de bus de données 8 précité comprend une mémoire tampon de bus de données A, 8a, et une
mémoire tampon de bus de données B, 8b, correspondant res-
pectivernent à la mémoire vidéo A, 4a, et à la mémoire vidéo
B, 4b, de façon que l'unité centrale 1 puisse lire les don-
nées dans la mémoire vidéo A, 4a ou dans la mémoire vidéo B, 4b, ou puisse changer les données enregistrées dans la
mémoire vidéo A, 4a, ou dans la mémoire vidéo B, 4b.
De façon similaire, le bus de données 9 précité
comprend un bus 9a et un bus 9b qui correspondent respecti-
vement à la mémoire vidéo A, 4a, et à la mémoire vidéo B, 4b,
de façon à transmettre les données lues dans la mémoire vi-
déo A, 4a, et dans la mémoire vidéo B, 4b, conformément à
une adresse de mémoire vidéo.
Le codeur de signal vidéo 10 précité comprend des
registres à décalage A, 19a, et B, 19b, pour convertir en si-
gnaux série les données d'affichage qui sont transmises par
les bus de données d'affichage 9a et 9b, et il comprend éga-
lement un circuit de somme logique 20 destiné à additionner les deux signaux vidéo fournis par ces deux registres A, 19a,
et B, 19b.
255578 ?7
La figure 2 montre les caractéristiques tempo-
relles de la lecture des données dans la mémoire vidéo A,
4a, et dans la mémoire vidéo B, 4b.
La figure 3 montre un format d'adresse logique de la mémoire vidéo A, 4a, et de la mémoire vidéo B, 4b,
vu de l'unité centrale 1.
La figure 4 montre un format d'adresse logique de la mémoire vidéo A, 4a, et de la mémoire vidéo B, 4b,
vu du compteur d'adresse de mémoire vidéo 5.
On va maintenant décrire le fonctionnement d'un
dispositif de commande d'affichage vidéo classique, repré-
senté sur la figure 1, en se référant aux figures 2 à 4.
L'unité centrale 1 écrit aux adresses respecti-
ves dans les mémoires vidéo A, 4a, et B, 4b, par l'intermé-
diaire du bus d'adresse 2 et du bus de données 3, les don-
nées d'écran à afficher sur le dispositif d'affichage du type à balayage par trame 17 (les données sont par exemple DA, DA + 1, DA + 2,....DB, DB + 1, DB + 2,....). Les données qui sont ainsi écrites sont représentées sur la figure 3, sur laquelle AP, AP + 1, AP + 2,.... sont des adresses dans la mémoire vidéo A, 4a, et AQ, AQ + 1, AQ + 2,.... sont des
adresses dans la mémoire vidéo B, 4b. Comme le montre la fi-
gure 3, le format d'adresse logique dans la mémoire vidéo A, 4a, et dans la mémoire vidéo B, 4b, vu de l'unité centrale 1,
est un format série.
Les données destinées à l'affichage qui sont écri-
tes dans la mémoire vidéo A, 4a, et dans la mémoire vidéo B, 4b, sont lues de façon consécutive et cyclique au moyen du compteur d'adresse de mémoire vidéo 5. Cette opération de
lecture s'effectue en synchronisme avec les adresses de mé-
moire vidéo qui sont engendrées en synchronisme avec la mon-
tée du signal d'horloge 13, ce qui fait que les données
d'affichage (par exemple DA, DB) écrites dans la mémoire vi-
déo A, 4a, et dans la mémoire vidéo B, 4b, sont lues simul-
tanément, comme le montre la figure 2. Ceci vient du fait que
2555 78 7
le format d'adresse logique dans la mémoire vidéo A, 4a, et dans la mémoire vidéo B, 4b, vu du compteur d'adresse de mémoire vidéo 5, est celui représenté sur la figure 4, et les données à afficher en parallèle (par exemple DA et DB, DA + 1 et DB + 1, etc) sont écrites dans la même adres- se de mémoire vidéo, vue du compteur d'adresse de mémoire
vidéo 5 (par exemple AX, AX + 1, etc.).
Les données lues pour l'affichage sont appli-
quées au registre à décalage A, 19a, et au registre à déca-
lage B, 19b, du codeur de signal vidéo 10, par l'intermé-
diaire des bus de transmission 9a et 9b. Dans les registres à décalage A, 19a, et B, 19b, les données d'affichage sont
respectivement et simultanément converties de la forme pa-
rallèle à la forme série. Le circuit de somme logique 20
additionne ensuite les données pour donner en sortie un si-
gnal vidéo 11. Le signal vidéo il est affiché sur le dispo-
sitif d'affichage du type à balayage par trame 17. Plus pré-
cisément, les contenus de la mémoire vidéo A, 4a, et de la
mémoire vidéo B, 4b, sont affichés simultanément sur le dis-
positif d'affichage 17.
Comme décrit ci-dessus, dans un dispositif de commande d'affichage vidéo classique, les données affichées
simultanément sont écrites aux adresses logiques de la mé-
moire vidéo 4 qui sont arrangées en parallèle lorsqu'elles sont vues du compteur d'adresse de mémoire vidéo 5. Il en
résulte que pour enregistrer aux adresses logiques des don-
nées ayant un grand nombre de bits, il est nécessaire d'agran-
dir les adresses logiques arrangées en parallèle et il faut donc augmenter la capacité de la mémoire vidéo et adapter les connexions à des données ayant un grand nombre de bits (comme
il est représenté par le bus de données 9 sur la figure 1).
Il y a en outre un autre inconvénient qui consiste en ce que si on enregistre des données ayant un petit nombre de bits aux adresses logiques de la mémoire vidéo 4 qui sont arrangées en parallèle, lorsqu'elles sont vues du compteur
2555787,
d'adresse de mémoire vidéo 5, la mémoire vidéo 4 contient une zone étendue qui n'est pas utilisée, et on ne peut donc pas utiliser économiquement et efficacement la mémoire vidéo. Dans le but de faire disparaître les inconvé-
nients décrits ci-dessus d'un dispositif classique, l'inven-
tion procure un dispositif de commande d'affichage vidéo ca-
pable d'enregistrer des données dans une mémoire vidéo de
capacité relativement faible, ayant une meilleure efficacité.
Dans ce dispositif, pour lire des données de la mémoire vi-
déo conformément à une adresse de mémoire vidéo fournie par un compteur d'adresse de mémoire vidéo, on applique des adresses de mémoire vidéo à la mémoire vidéo d'une manière
échelonnée dans le temps, de façon que les données enregis-
trées dans la mémoire vidéo soient lues d'une manière éche-
lonnée dans le temps, et non simultanément.
Un aspect de l'invention porte sur un dispositif
de commande d'affichage vidéo caractérisé en ce qu'il com-
prend: une mémoire de données vidéo destiné à enregistrer un ensemble d'éléments de données vidéo à afficher sur l'écran d'un dispositif d'affichage du type à balayage par trame, ce dispositif d'affichage effectuant une opération d'affichage qui consiste en une répétition d'opérations de balayage par trame; des moyens de génération de signal
d'horloge destinés à produire un signal d'horloge; des mo-
yens de génération de signal-d'adresse de mémoire vidéo connectés aux moyens de génération de signal d'horioge pour
produire un signal d'adresse vidéo dans le but de lire, con-
sécutivement dans l'ordre de balayage de l'écran,l'ensemble d'éléments de données vidéo qui sont enregistrés dans la mémoire de données vidéo; et des moyens de conversion d'adresse de mémoire vidéo qui sont connectés aux moyens de génération de signal d'adresse de mémoire vidéo et aux moyens de génération de signal d'horloge, pour convertir le signal
d'adresse de mémoire vidéo provenant des moyens de généra-
255578 7
tion de signal d'adresse vidéo dans le but de lire, d'une
manière échelonnée dans le temps dans la mémoire de don-
nées vidéo, l'ensemble d'éléments de données vidéo à affi-
cher dans l'intervalle de chaque opération de balayage par trame. L'invention sera mieux comprise à la lecture de
la description détaillée qui va suivre d'un mode de réali-
sation, donné à titre d'exemple non limitatif. La suite de
la description se réfère aux dessins annexés sur lesquels:
La figure 1 est un schéma synoptique de structu-
re qui montre un exemple d'un dispositif de commande d'af-
fichage vidéo classique.
La figure 2 est un diagramme séquentiel qui mon-
tre la relation entre un signal d'horloge, des adresses de mémoire vidéo et les caractéristiques temporelles de la lecture des données conformément aux adresses de mémoire
vidéo dans le dispositif classique.
La figure 3 est une représentation graphique d'un format d'adresse logique classique d'une mémoire vidéos
vu d'une unité centrale.
La figure 4 est une représentation graphique d'un format d'adresse logique classique d'une mémoire vidéo, vu
d'un compteur d'adresse de mémoire video.
La figure 5 est un schéma synoptique de structure
255578 7.
qui montre un mode de réalisation d'un dispositif de com-
mande d'affichage vidéo conforme à l'invention.
La figure 6 est un diagramme séquentiel qui mon-
tre les relations temporelles entre un signal d'horloge, des adresses de mémoire vidéo et des données d'affichage qui sont lues conformément aux adresses de mémoire vidéo
dans un mode de réalisation de l'invention.
La figure 7 est une représentation graphique montrant un format d'adresse logique d'une mémoire vidéo, vu d'une unité centrale, dans un mode de réalisation de l'invention. La figure 8 est une représentation graphique montrant un format d'adresse logique d'une mémoire vidéo, vu d'un compteur d'adresse de mémoire vidéo, dans un mode de réalisation de l'invention; La figure 9 est une représentation graphique montrant une autre combinaison d'adresses de mémoire vidéo
et de données lues conformément aux adresses.
On décrira ci-après en détail un mode de réali-
sation de l'invention en se référant à la figure 5. Sur la figure 5, les caractères de référence identiques à ceux de
la figure 1 désignent des composants identiques ou similai-
res à ceux du circuit classique de la figure 1, et on ne les
décrira donc pas.
La référence 21 désigne un circuit convertisseur d'adresse qui est destiné à convertir des adresses de mémoire vidéo transmises par un bus d'adresse de mémoire vidéo 6 en deux sortes d'adresses de mémoire vidéo, et ce circuit de
conversion d'adresse 21 comprend un additionneur 30 et un mul-
tiplexeur 31. Les adresses de mémoire vidéo converties sont transmises à un multiplexeur d'adresse 7 par un bus d'adresse de mémoire vidéo 6'. Dans le circuit de conversion d'adresse 21, un générateur d'horloge 12 applique un signal d'horloge
13 au multiplexeur 31, dans le but de définir les caractéris-
tiques temporelles pour la conversion des adresses de mémoire
2555737,
vidéo. La référence 10' désigne un codeur de signal vidéo qui est caractérisé par le fait qu'il comprend un
circuit de retard 22 destiné à retarder la phase des don-
nées lues destinées à l'affichage. Ce circuit de retard 22 reçoit le signal d'horloge 13 dans le but de définir les caractéristiques temporelles du retard. On utilise par
exemple pour le codeur de signal vidéo 10' précité une bas-
cule à déclenchement sur des fronts et un registre à déca-
lage, pour lesquels on emploie par exemple des puces de
CI "LS374" et "LS166".
La figure 6 montre la relation entre les carac-
téristiques temporelles pour la génération d'adresses de mémoire vidéo et les caractéristiques temporelles pour la
lecture des données à afficher, dans un mode de réalisa-
tion de l'invention.
Les figures 7 et 8 montrent respectivement un
format d'adresse logique de la mémoire vidéo 4, vu de l'uni-
té centrale 1, et un format d'adresse logique de la mémoire
vidéo 4, vu du compteur d'adresse de mémoire vidéo 5.
On décrira ci-après le fonctionnement du mode de
réalisation de l'invention qui est représenté sur la figu-
re 5, en se référant aux figures 6 à 8.
Une adresse de mémoire vidéo (par exemple AX) fournie par le compteur d'adresse de mémoire vidéo 5, est convertie par le circuit de conversion d'adresse 21 en deux sortes d'adresses (par exemple AX et AY ayant une valeur de décalage fixe par rapport à AX). On expliquera ceci plus
particulièrement dans ce qui suit. On supposera qu'une adres-
se de mémoire vidéo, par exemple AX + N. fournie par le comp-
teur d'adresse-de mémoire vidéo 5, est appliquée à une borne B du multiplexeur 31 et à une borne A de l'additionneur 30, dans le circuit de conversion d'adresse 21. A ce moment, une
valeur de décalage M fixée à l'avance est appliquée à une bor-
ne B de l'additionneur 30. Par conséquent, ces deux signaux
2555787,
d'entrée sont additionnés dans l'additionneur 30 et il apparaît en tant que signal de sortie, sur une borne Z de l'additionneur, l'adresse AY + N, obtenue en décalant AX
+ N. Cette adresse est appliquée à une borne A du multiple-
xeur 31. Dans ce multiplexeur 31, une adresse AX + N est sélectionnée lorsque le signal d'horloge 13 est à l'état haut "H", et une adresse AY + N est sélectionnée lorsque le signal d'horloge 13 est à l'état bas "B"'. Ainsi, comme indiqué ci-dessus, une adresse de mémoire vidéo AX, par exemple, est convertie dans le circuit de conversion
d'adresse 21 en deux sortes d'adresses AX et AY.
Les adresses de mémoire vidéo qui sont ainsi
converties sont appliquées à la mémoire vidéo 4 par l'inter-
médiaire du multiplexeur d'adresse 7 et, par conséquent, les données (par exemple DA et DB) qui sont lues dans la mémoire vidéo 4 pour être affichées pendant un intervalle
d'affichage, ne sont pas lues simultanément mais successi-
vement, comme le montre la figure 6. Par conséquent, dans ce mode de réalisation, le format d'adresse logique de la mémoire vidéo 4, vu du compteur d'adresse de mémoire vidéo , est celui qui est représenté sur la figure 8. Plus préci-
sément, les données à afficher dans un intervalle d'afficha-
ge ne sont pas enregistrées en parallèle à la même adresse, mais en série dans des adresses différentes qui consistent en une adresse arbitraire (par exemple AX) et en une adresse (par exemple AY) ayant une valeur de décalage fixe par rapport à l'adresse arbitraire. Le format d'adresse logique de la mémoire vidéo 4 est donc un format série, de la même manière que dans le cas du format d'adresse logique vu par l'unité centrale 1, ce qui constitue l'une des caractéristiques de ce
mode de réalisation.
Les données à afficher qui sont lues d'une manière
échelonnée dans le temps (par exemple DA et DB) sont conver-
ties de la forme parallèle à la forme série au moyen du co-
deur de signal vidéo 10'. Dans ce cas, du fait que les données
255578 7
- 11
(par exemple DA et DB) sont lues d'une manière échelonnée dans le temps, de façon à être introduites en succession, le circuit de retard 22 ajuste les phases des données DA
et DB. Plus précisément, un signal correspondant aux don-
nées DA est retardé et décalé pour avoir les mêmes carac-
téristiques temporelles qu'un signal correspondant aux don-
nées DB, ce qui permet d'obtenir un signal vidéo 11 (qui est un signal équivalent au signal vidéo 11 représenté sur
la figure 1).
Bien qu'on ait décrit dans ce qui précède le cas
de deux ensembles de données (par exemple DA et DB) à affi-
cher simultanément pendant un seul intervalle d'affichage, il en est pratiquement de même dans un cas dans lequel trois
ensembles de données, ou plus de trois, doivent être affi-
chés simultanément dans un seul intervalle d'affichage. En outre, bien qu'on ait décrit dans le mode de réalisation ci-dessus le cas d'une adresse arbitraire AX et d'une adresse AY ayant une valeur de décalage fixe (ayant une certaine régularité) par rapport à l'adresse arbitraire,
il est également possible d'afficher simultanément des don-
nées correspondant à une configuration de bits et des don-
nées de caractères, en changeant la régularité entre les
adresses AX et AY. La figure 9 montre un tel exemple. En con-
sidérant la figure 9, on note que dans le cas o la partie inférieure gauche de cette figure indique une relation pour
l'adresse AX (par exemple des données graphiques correspon-
dant à une configuration de bits), et la partie inférieure droite indique une relation pour l'adresse AY (par exemple des
données de caractères), les données sont affichées de la ma-
nière représentée dans la partie supérieure de la figure 9.
Comme décrit ci-dessus et conformément à l'inven-
tion, des adresses de mémoire vidéo sont émises d'une manière
échelonnée dans le temps, ce qui fait que des données à affi-
cher sont lues dans une mémoire vidéo d'une manière échelon-
née dans le temps. Il en résulte qu'on peut améliorer l'effica-
2555787i
cité d'une mémoire vidéo et qu'on peut obtenir un dispo-
sitif de commande d'affichage vidéo ayant une aire de
connexion réduite à proximité d'une mémoire vidéo.
On peut en outre afficher simultanément sur l'écran un ensemble de données, de la même manière que dans un dispositif classique, en utilisant une mémoire vidéo ayant une capacité relativement faible, comparée à
celle d'un dispositif classique.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté,
sans sortir du cadre de l'invention.
2555787,
Claims (7)
1. Dispositif de commande d'affichage vidéo
caractérisé en ce qu'il comprend: une mémoire de don-
nées vidéo (4) destiné à enregistrer un ensemble d'élé-
ments de données vidéo à afficher sur l'écran d'un dispo- sitif d'affichage du type à balayage par trame (17), ce
dispositif d'affichage effectuant une opération d'affi-
chage qui consiste en une répétition d'opérations de ba-
layage par trame; des moyens de génération de signal d'horloge (12) destinés à produire un signal d'horloge; des moyens de génération de signal d'adresse de mémoire vidéo (5) connectés aux moyens de génération de signal d'horloge pour produire un signal d'adresse vidéo dans le but de lire, consécutivement dans l'ordre de balayage de l'écran, l'ensemble d'éléments de données vidéo qui sont
enregistrés dans la mémoire de données vidéo; et des mo-
yens de conversion d'adresse de mémoire vidéo (21) qui sont connectés aux moyens de génération de signal d'adresse de mémoire vidéo et aux moyens de génération de signal d'horloge, pour convertir le signal d'adresse de mémoire
vidéo provenant des moyens de génération de signal d'adres-
se vidéo dans le but de lire, d'une manière échelonnée dans
le temps dans la mémoire de données vidéo, l'ensemble d'élé-
ments de données vidéo à afficher dans l'intervalle de cha-
que opération de balayage par trame.
2. Dispositif de commande d'affichage vidéo selon la revendication 1, caractérisé en ce qu'il comprend en outre
2555787-
des moyens de codage de mémoire vidéo (10') qui fonc-
tionnent sous la dépendance des moyens de génération de signal d'horloge de façon à coder l'ensemble d'éléments de données vidéo qui sont lus dans la mémoire de données vidéo conformément au signal d'adresse de mémoire vidéo, le codage s'effectuant en synchronisme avec l'opération
de balayage par trame du dispositif d'affichage.
3. Dispositif de commande d'affichage vidéo selon la revendication 2, caractérisé en ce que les moyens
de codage de mémoire vidéo comprennent des moyens de re-
tard (22) qui sont destinés à appliquer sélectivement un retard à un ensemble d'éléments de données échelonnés dans le temps à afficher pendant ledit intervalle, dans le but de corriger un retard produit par l'échelonnement dans le temps, afin d'afficher simultanément sur l'écran
l'ensemble d'éléments de données.
4. Dispositif de commande d'affichage vidéo selon la revendication 3, caractérisé en ce que les moyens de conversion d'adresse de mémoire vidéo comprennent des moyens d'addition (30) connectés aux moyens de génération de signal d'adresse de mémoire vidéo, pour additionner une valeur de décalage prédéterminée au signal d'adresse de mémoire vidéo fourni par les moyens de génération de signal
d'adresse de mémoire vidéo, pour produire un signal d'adres-
se de mémoire vidéo auquel est ajoutée une valeur de déca-
lage; et des moyens de multiplexage (31) connectés aux mo-
yens de génération de signal d'horloge pour commuter le si-
gnal d'adresse de mémoire vidéo fourni par les moyens de
génération de signal d'adresse de mémoire vidéo, et le si-
gnal d'adresse de mémoire vidéo auquel est ajoutée une va-
leur de décalage, afin de les fournir d'une manière échelon-
née dans le temps.
5. Dispositif de commande d'affichage vidéo selon
la revendication 4, caractérisé en ce qu'il comprend en ou-
tre des moyens de génération de signal de synchronisation
2555787.
(15) qui sont connectés aux moyens de génération de si-
gnal d'horloge dans le but d'appliquer au dispositif d'af-
fichage un signal de synchronisation pour la répétition
d'opérations de balayage par trame.
6. Dispositif de commande d'affichage vidéo selon la revendication 5, caractérisé en ce qu'il comprend
en outre une unité centrale (1) qui est connectée à la mé-
moire de données vidéo pour renouveler les données vidéo
qui sont enregistrées dans cette mémoire de données vidéo.
7. Dispositif de commande d'affichage vidéo selon la revendication 6, caractérisé en ce qu'il comprend
en outre des moyens de multiplexage d'adresse (7) connec-
tés à l'unité centrale et aux moyens de conversion d'adres-
se de mémoire vidéo, pour appliquer sélectivement à la mé-
moire de données vidéo le signal de sortie de l'unité cen-
trale ou celui des moyens de conversion d'adresse de mémoi-
re vidéo; et une mémoire tampon de données (8) qui est connectée à l'unité centrale et à la mémoire de données vidéo pour enregistrer temporairement les données vidéo provenant de l'unité centrale qui doivent être appliquées à la mémoire vidéo, jusqu'à ce que ces données vidéo soient
enregistrées dans la mémoire vidéo.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227201A JPS60117286A (ja) | 1983-11-29 | 1983-11-29 | 映像表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2555787A1 true FR2555787A1 (fr) | 1985-05-31 |
| FR2555787B1 FR2555787B1 (fr) | 1989-12-01 |
Family
ID=16857077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR848418119A Expired FR2555787B1 (fr) | 1983-11-29 | 1984-11-28 | Dispositif de commande d'affichage video |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4707690A (fr) |
| JP (1) | JPS60117286A (fr) |
| KR (1) | KR890001058B1 (fr) |
| DE (1) | DE3428099C2 (fr) |
| FR (1) | FR2555787B1 (fr) |
| GB (1) | GB2151824B (fr) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8432552D0 (en) * | 1984-12-21 | 1985-02-06 | Plessey Co Plc | Control circuits |
| JP2516387Y2 (ja) * | 1987-08-19 | 1996-11-06 | 三洋電機株式会社 | 情報ファイル装置 |
| US5047958A (en) * | 1989-06-15 | 1991-09-10 | Digital Equipment Corporation | Linear address conversion |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2072387A (en) * | 1980-03-24 | 1981-09-30 | Atari Inc | Method and apparatus for memory address modification in digital systems |
| EP0075673A1 (fr) * | 1981-09-11 | 1983-04-06 | International Business Machines Corporation | Méthode et dispositif de dépistage de données de symboles de caractères pour un dispositif d'affichage |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE795584A (fr) * | 1972-02-18 | 1973-08-16 | Philips Nv | Procede et dispositif de visualisation de caracteres constitues par des points lumineux suivant une trame, sur une surface de protection |
| DE2317596C3 (de) * | 1973-04-07 | 1975-09-18 | Kienzle Apparate Gmbh, 7730 Villingen-Schwenningen | Druckeinrichtung |
| US4052719A (en) * | 1973-07-30 | 1977-10-04 | Independent Broadcasting Authority | Television receiver system having facility for storage and display of character information selected from digitally encoded broadcast transmissions |
| GB1526232A (en) * | 1975-10-08 | 1978-09-27 | Texas Instruments Ltd | Digital data storage systems |
| DE2758811C2 (de) * | 1977-12-30 | 1979-05-31 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung für Matrixdrucker zum Erzeugen von Schriftzeichen nach dem Prinzip des Doppeldruckes |
| DE2819286C3 (de) * | 1978-05-02 | 1981-01-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zur Verbesserung der Anzeigenqualität bei der Darstellung von Zeichen auf Bildschirmen von nach dem Rasterprinzip arbeitenden Sichtgeräten |
| JPS5716487A (en) * | 1980-04-11 | 1982-01-27 | Ampex | Computer graphic system |
| DD151237A1 (de) * | 1980-05-29 | 1981-10-08 | Wolfgang Matthes | Einrichtung zur informationsdarstellung auf fernsehgeraeten |
| JPS6030037B2 (ja) * | 1980-09-24 | 1985-07-13 | 日本電気ホームエレクトロニクス株式会社 | メモリアドレス方式 |
| JPS6048828B2 (ja) * | 1980-09-25 | 1985-10-29 | 日本電気ホームエレクトロニクス株式会社 | メモリアドレス方式 |
| JPS57127982A (en) * | 1981-01-27 | 1982-08-09 | Nec Home Electronics Ltd | Memory address system |
| JPS582874A (ja) * | 1981-06-30 | 1983-01-08 | 富士通株式会社 | フルグラフィックディスプレイ装置の画面構成変更回路 |
| GB2123656B (en) * | 1982-06-09 | 1987-02-18 | Tatsumi Denshi Kogyo Kk | A method and an apparatus for displaying a unified picture on crt screens of multiple displaying devices |
| US4555763A (en) * | 1982-07-01 | 1985-11-26 | Decision Data Computer Corp. | Method and apparatus for storage and accessing of characters, and electronic printer employing same |
| JPS5971105A (ja) * | 1982-10-15 | 1984-04-21 | Victor Co Of Japan Ltd | アドレス信号発生回路 |
-
1983
- 1983-11-29 JP JP58227201A patent/JPS60117286A/ja active Pending
-
1984
- 1984-07-19 US US06/633,430 patent/US4707690A/en not_active Expired - Fee Related
- 1984-07-30 DE DE3428099A patent/DE3428099C2/de not_active Expired
- 1984-08-08 KR KR1019840004735A patent/KR890001058B1/ko not_active IP Right Cessation
- 1984-11-28 FR FR848418119A patent/FR2555787B1/fr not_active Expired
- 1984-11-29 GB GB08430204A patent/GB2151824B/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2072387A (en) * | 1980-03-24 | 1981-09-30 | Atari Inc | Method and apparatus for memory address modification in digital systems |
| EP0075673A1 (fr) * | 1981-09-11 | 1983-04-06 | International Business Machines Corporation | Méthode et dispositif de dépistage de données de symboles de caractères pour un dispositif d'affichage |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2151824A (en) | 1985-07-24 |
| DE3428099A1 (de) | 1985-06-05 |
| DE3428099C2 (de) | 1987-03-12 |
| FR2555787B1 (fr) | 1989-12-01 |
| GB2151824B (en) | 1987-08-05 |
| GB8430204D0 (en) | 1985-01-09 |
| KR890001058B1 (ko) | 1989-04-22 |
| KR850005112A (ko) | 1985-08-21 |
| JPS60117286A (ja) | 1985-06-24 |
| US4707690A (en) | 1987-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0319430B1 (fr) | Dispositif et procédé à mémoire tampon, notamment pour la transposition matricielle ligne-colonne de séquences de données | |
| EP0441692B1 (fr) | Procédé de commande d'un écran matriciel comportant deux parties indépendantes et dispositif pour sa mise en oeuvre | |
| LU84342A1 (fr) | Systeme tampon de lignes destine a visualiser plusieurs images dans un jeu video | |
| FR2544898A1 (fr) | Dispositif d'affichage video sur ecran d'affichage par balayage d'une trame ligne par ligne et point par point | |
| FR2554256A1 (fr) | Appareil et procede de regeneration d'un tampon de trames fonctionnant a grande vitesse | |
| FR2604019A1 (fr) | Dispositif d'affichage video couleur pour systeme d'ordinateur, et procede de conversion de signaux video couleur a cet effet | |
| FR2514529A1 (fr) | Dispositif generateur de sequence de donnees de test pour circuits integres complexes | |
| FR2589601A1 (fr) | Organisation de memoire notamment pour systeme d'affichage a ordinateur et procede d'organisation | |
| FR2737637A1 (fr) | Matrice de commutation entre deux groupes de multiplex | |
| EP0202166B1 (fr) | Circuit de mémoire d'image virtuelle permettant le multifenêtrage | |
| EP0233095B1 (fr) | Transformateur numérique d'images pour homogénéisation d'une image issue d'une conversion de coordonnées. | |
| FR2519456A1 (fr) | Generateur d'effets graphiques | |
| FR2555787A1 (fr) | Dispositif de commande d'affichage video | |
| CA1308449C (fr) | Dispositif de retard d'au moins un train de donnees binaires a haut debit | |
| FR2556118A1 (fr) | Circuit permettant d'augmenter le nombre des cellules images dans le balayage d'un dispositif de visualisation video du type a representation par bits | |
| FR2568395A1 (fr) | Dispositif de commande de visualisation video | |
| JPS5926153B2 (ja) | フアクシミリ受信方式 | |
| FR2561478A1 (fr) | Dispositif de dechiffrement et de decodage d'images de television codees selon le standard mac et brouillees par application aux signaux video de permutations circulaires | |
| EP0197846B1 (fr) | Circuit contrôleur de signaux vidéo de couleur pour système de visualisation haute résolution, et système de visualisation comportant un tel circuit | |
| FR2692680A1 (fr) | Dispositif de conversion des informations de sortie d'un radar pour leur visualisation sur un écran de télévision. | |
| JP4161481B2 (ja) | フェイルメモリ回路及びそのインタリーブコピー方法 | |
| EP0635786B1 (fr) | Dispositif de stockage de données | |
| FR2669448A1 (fr) | Architecture de terminal et circuit de gestion. | |
| FR2582423A1 (fr) | Memoire tampon a interposer entre deux systemes synchrones a vitesses differentes | |
| KR100200736B1 (ko) | 마이콤 인터페이스 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| D6 | Patent endorsed licences of rights | ||
| ST | Notification of lapse | ||
| ST | Notification of lapse |