FR2487125A1 - Procede de formation de zones etroites dans des circuits integres, notamment pour la formation de grilles, l'isolement de composants, la formation de regions dopees et la fabrication de transistors - Google Patents
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| US4546066A (en) * | 1983-09-27 | 1985-10-08 | International Business Machines Corporation | Method for forming narrow images on semiconductor substrates |
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| US4906585A (en) * | 1987-08-04 | 1990-03-06 | Siemens Aktiengesellschaft | Method for manufacturing wells for CMOS transistor circuits separated by insulating trenches |
| DE3817326A1 (de) * | 1988-05-20 | 1989-11-30 | Siemens Ag | Verfahren zur herstellung von gitterstrukturen mit um eine halbe gitterperiode gegeneinander versetzten abschnitten |
| DE3915650A1 (de) * | 1989-05-12 | 1990-11-15 | Siemens Ag | Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schicht |
| EP0518418A1 (en) * | 1991-06-10 | 1992-12-16 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device whereby field oxide regions are formed in a surface of a silicon body through oxidation |
| DE10052955A1 (de) * | 2000-10-25 | 2002-06-06 | Tesa Ag | Verwendung von Haftklebemassen mit anisotropen Eigenschaften für Stanzprodukte |
| ITMI20042243A1 (it) * | 2004-11-19 | 2005-02-19 | St Microelectronics Srl | Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione |
| US7875936B2 (en) | 2004-11-19 | 2011-01-25 | Stmicroelectronics, S.R.L. | Power MOS electronic device and corresponding realizing method |
| FR2880471B1 (fr) * | 2004-12-31 | 2007-03-09 | Altis Semiconductor Snc | Procede de nettoyage d'un semiconducteur |
| CN111696912B (zh) * | 2019-03-12 | 2025-02-25 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2312856A1 (fr) * | 1975-05-27 | 1976-12-24 | Fairchild Camera Instr Co | Procede de gravure des bords et structure pour produire des ouvertures etroites aboutissant a la surface de matieres |
| FR2316733A1 (fr) * | 1975-06-30 | 1977-01-28 | Ibm | Procede de fabrication de dispositifs a semi-conducteurs isoles dielectriquement |
| US4053349A (en) * | 1976-02-02 | 1977-10-11 | Intel Corporation | Method for forming a narrow gap |
Family Cites Families (10)
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|---|---|---|---|---|
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| US3764865A (en) * | 1970-03-17 | 1973-10-09 | Rca Corp | Semiconductor devices having closely spaced contacts |
| DE2139631C3 (de) * | 1971-08-07 | 1979-05-10 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Verfahren zum Herstellen eines Halbleiterbauelements, bei dem der Rand einer Diffusionszone auf den Rand einer polykristallinen Siliciumelektrode ausgerichtet ist |
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| JPS5131186A (enExample) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd | |
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| DE2902665A1 (de) * | 1979-01-24 | 1980-08-07 | Siemens Ag | Verfahren zum herstellen von integrierten mos-schaltungen in silizium-gate- technologie |
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|---|---|---|---|---|
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| FR2316733A1 (fr) * | 1975-06-30 | 1977-01-28 | Ibm | Procede de fabrication de dispositifs a semi-conducteurs isoles dielectriquement |
| US4053349A (en) * | 1976-02-02 | 1977-10-11 | Intel Corporation | Method for forming a narrow gap |
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