FI88548B - Cellstrukturerad digital multiplicerare med halvsystolisk uppbyggnad - Google Patents

Cellstrukturerad digital multiplicerare med halvsystolisk uppbyggnad Download PDF

Info

Publication number
FI88548B
FI88548B FI853534A FI853534A FI88548B FI 88548 B FI88548 B FI 88548B FI 853534 A FI853534 A FI 853534A FI 853534 A FI853534 A FI 853534A FI 88548 B FI88548 B FI 88548B
Authority
FI
Finland
Prior art keywords
cells
input
row
bits
multiplier
Prior art date
Application number
FI853534A
Other languages
English (en)
Finnish (fi)
Other versions
FI853534L (fi
FI853534A0 (fi
FI88548C (sv
Inventor
Tobias Noll
Original Assignee
Siemens Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Ag filed Critical Siemens Ag
Publication of FI853534A0 publication Critical patent/FI853534A0/fi
Publication of FI853534L publication Critical patent/FI853534L/fi
Publication of FI88548B publication Critical patent/FI88548B/fi
Application granted granted Critical
Publication of FI88548C publication Critical patent/FI88548C/sv

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
    • G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
    • G06F7/5312—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products using carry save adders
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/386—Special constructional features
    • G06F2207/388—Skewing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/386—Special constructional features
    • G06F2207/3884—Pipelining

Landscapes

  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)
  • Road Paving Structures (AREA)
  • Finger-Pressure Massage (AREA)
  • Immobilizing And Processing Of Enzymes And Microorganisms (AREA)
  • Steroid Compounds (AREA)

Claims (6)

1. Cellstrukturerad digital multiplicerare med halvsystolisk uppbyggnad, vid vilken samtliga bitar i en multiplikand underkastas en OCH-operation med en bit i en multiplikator tili en grupp partialproduktbitar varvid en sädan grupp bildas för var-je multiplikatorbit, vid vilken i en första rad anordnade celler är individuellt tillordnade en första grupp partialproduktbitar, vilka best.är av samtliga med don minst signifikanta multipli-kalorbiten OCH-förknippade multiplikandbitar, vid vilken i ytterligare efterordnade rader liggande celler är tillordnade ytterligare grupper partialproduktbitar, varvid cellerna i varje ytterligare rad är individuellt i is 88548 tillordnade de genom en OCH-operation mellan samtliga multiplikandbitar och en enda multiplikatorbit bildade partialproduktbitarna och signifikansen för den använda multiplikatorbiten stiger frän rad till rad; vid vilken första med multiplikandbitarna belagda ingängs-ledningar gär till de dessa tillordnade cellerna, vid vilken andra med multiplikatorbitarna belagda ingängsled-ningar är anordnade, av vilka var och en gär till samtliga i en rad befintliga celler som är tillordnade den over densamma tillförda multiplikatorbiten, vid vilken summavägar är anordnade, vilka gär via de celler, som är tillordnade de partialproduktbitar av samma signi-fikans, vilka skall hopsummeras, vid vilken överföringsvägar är anordnade, vilka gär via de celler, som är tillordnade de partialproduktbitar av sti-gande signifikans, vilka skall hopsummeras, vid vilken i cellerna en heladderare är anordnad, vilken an-vänds för addering av en via en summaväg tillförd sum-masignal och i förekommande fall en via en överföringsväg tillförd överföringssignal och den cellen tillordnade partialproduktbiten, vid vilken i var och en av cellerna ett logikoperationselement är anordnat, vilket är anordnat att utföra en OCH-opera-tion mellan en multiplikandbit och en multiplikatorbit, vid vilken i cellerna skiftregistersteg ingär, vilka är an-• - slutna efter heladderarens summautgäng och överförings- ingäng, vid vilken i de första och andra ingängsledningarna ytter-: ligare skiftregistersteg är inlänkade sä att samtliga tili cellerna i en rad gäende ingängsledningar högst innehäller ett mot antalet föregäende rader svarande - antal ytterligare skiftregistersteg, samt vid vilken de i slutet av summavägarna och överförings-·-' vägarna uttagbara digitala signalerna sammansätts tili pro- duktbitar, kännetecknad av att ett logikoperationselement, vilket används för att bilda en partialproduktbit, och en heladderare, i vilken denna partialproduktbit adderas tili en ie 88548 summasignal och i förekonunande fall till en överföringssignal, är anordnade i tvä skilda celler (Z23, Z33), vilka är anordna-de i olika rader, att den rad (Z33) som innehäller cellen med heladderaren är efterordnad den rad (Z23) som innehäller lo-gikoperationselementet, samt att logikoperationselementets ut-gäng via en förbindelseledning (58) är ansluten till en ingäng hos heladderaren, i vilken ett skiftregistersteg (59) är in-länkat, vilket är anordnat att buffertlagra den bildade par-tialproduktbiten.
2. Cellstrukturerad digital multiplicerare enligt patent-kravet 1, kännetecknad av att den cell (Z23) som innehäller logikoperationselementet och den cell (Z33) som innehäller heladderaren ligger omedelbart efter varandra i en och samma överföringsväg (7).
3. Cellstrukturerad digital multiplicerare enligt patent-kravet 1 eller 2, kännetecknad av att de i den första raden anordnade cellerna (Zll till Z14) förutom ett första logikoperationselement (64) för bildande av de cellerna (Z21 till Z24) i den andra raden tillordnade partialprodukt-bitarna innehäller ett andra logikoperationselement (63a) för att bilda de desamma tillordnade partialproduktbitarna samt att utgängarna hos det andra logikoperationselementet (63a) är förbundna med summavägarna (15, 12, 11, 10).
4. Cellstrukturerad digital multiplicerade enligt patent-kravet 3, kännetecknad av att skiftregistersteg (66) är anordnade pä utgängarna frän det andra logikoperationselementet (63a) i de i den första raden anordnade cellerna (Zll till Z14).
5. Cellstrukturerad digital multiplicerade enligt nägot av de föregäende patentkraven, kännetecknad av att i de andra ingängsledningarna (ZLO till ZL3) drivkretsar (50 tili 53) är inlänkade, vilka ligger pä de ytterligare skift-registerstegens (42) utgängssida. 17 88548
6. Cellstrukturerad digital multiplicerade enligt nägot av de föregäende patentkraven, kännetecknad av att skiftregisterstegen (37, 38, 39, 63) bestär av seriekopplingen av en första fälteffekttransistor (75), en första inverterare (76), en andra fälteffekttransistor (77) och en andra inverterare (78), varvid styrena in nämnda första resp. andra fältef f ekttransistorer (75, 77) i samtliga pä utgängarna frän cel-lerna i en rad anordnade skiftregistersteg (37, 38, 39, 63) är anordnade att styras vida en gemensam ledning (79 resp. 81).
FI853534A 1984-09-17 1985-09-16 Cellstrukturerad digital multiplicerare med halvsystolisk uppbyggnad FI88548C (sv)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3434085 1984-09-17
DE3434085 1984-09-17

Publications (4)

Publication Number Publication Date
FI853534A0 FI853534A0 (fi) 1985-09-16
FI853534L FI853534L (fi) 1986-03-18
FI88548B true FI88548B (fi) 1993-02-15
FI88548C FI88548C (sv) 1993-05-25

Family

ID=6245592

Family Applications (1)

Application Number Title Priority Date Filing Date
FI853534A FI88548C (sv) 1984-09-17 1985-09-16 Cellstrukturerad digital multiplicerare med halvsystolisk uppbyggnad

Country Status (7)

Country Link
US (1) US4748583A (sv)
EP (1) EP0178424B1 (sv)
JP (1) JPH0664530B2 (sv)
AT (1) ATE60675T1 (sv)
AU (1) AU581924B2 (sv)
DE (1) DE3581581D1 (sv)
FI (1) FI88548C (sv)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4887233A (en) * 1986-03-31 1989-12-12 American Telephone And Telegraph Company, At&T Bell Laboratories Pipeline arithmetic adder and multiplier
JP2672956B2 (ja) * 1988-01-25 1997-11-05 沖電気工業株式会社 並列乗算器
WO1992000561A1 (en) * 1990-06-27 1992-01-09 Luminis Pty Ltd. A generalized systolic ring serial floating point multiplier
US5101372A (en) * 1990-09-28 1992-03-31 International Business Machines Corporation Optimum performance standard cell array multiplier
US5283755A (en) * 1993-04-14 1994-02-01 International Business Machines Corporation Multiplier employing carry select or carry look-ahead adders in hierarchical tree configuration
KR0136517B1 (ko) * 1994-06-18 1999-05-15 조백제 비트단위의 파이프라인을 이용한 웨이브렛 변환 프로세서
JP3014430U (ja) * 1995-02-07 1995-08-08 株式会社村上開明堂 鏡装置付き家具
US5974437A (en) * 1996-12-02 1999-10-26 Synopsys, Inc. Fast array multiplier
US6122655A (en) * 1998-05-15 2000-09-19 Lucent Technologies Inc. Efficient use of inverting cells in multiplier converter
US6215325B1 (en) 1999-03-29 2001-04-10 Synopsys, Inc. Implementing a priority function using ripple chain logic
US6922717B2 (en) * 2001-09-28 2005-07-26 Intel Corporation Method and apparatus for performing modular multiplication
US20030065696A1 (en) * 2001-09-28 2003-04-03 Ruehle Michael D. Method and apparatus for performing modular exponentiation
WO2005124535A1 (en) * 2004-06-15 2005-12-29 Department Of Information Technology Field programmable gate array (fpga) based pipelined array multiplier (oparam).
WO2006003667A1 (en) * 2004-06-30 2006-01-12 Department Of Information Technology Field programmable gate array (fpga) based wave pipelined array multiplier (wparam)
US20060155797A1 (en) * 2005-01-07 2006-07-13 National Kaohsiung University Of Applied Sciences Systolic squarer having five classes of cells

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691359A (en) * 1970-07-28 1972-09-12 Singer General Precision Asynchronous binary multiplier employing carry-save addition
US3900724A (en) * 1974-02-11 1975-08-19 Trw Inc Asynchronous binary multiplier using non-threshold logic
NL7809398A (nl) * 1978-09-15 1980-03-18 Philips Nv Vermenigvuldiginrichting voor binaire getallen in twee-complement notatie.
JPS5731042A (en) * 1980-07-31 1982-02-19 Toshiba Corp Multiplaying and dividing circuits
US4369500A (en) * 1980-10-20 1983-01-18 Motorola Inc. High speed NXM bit digital, repeated addition type multiplying circuit
FR2540261A1 (fr) * 1983-01-28 1984-08-03 Labo Cent Telecommunicat Multiplieur parallele en circuit integre mos du type pipe-line

Also Published As

Publication number Publication date
DE3581581D1 (de) 1991-03-07
FI853534L (fi) 1986-03-18
AU4748985A (en) 1986-03-27
ATE60675T1 (de) 1991-02-15
US4748583A (en) 1988-05-31
EP0178424B1 (de) 1991-01-30
JPH0664530B2 (ja) 1994-08-22
EP0178424A2 (de) 1986-04-23
EP0178424A3 (en) 1988-02-10
FI853534A0 (fi) 1985-09-16
AU581924B2 (en) 1989-03-09
FI88548C (sv) 1993-05-25
JPS6174029A (ja) 1986-04-16

Similar Documents

Publication Publication Date Title
FI88548B (fi) Cellstrukturerad digital multiplicerare med halvsystolisk uppbyggnad
Taylor Radix 16 SRT dividers with overlapped quotient selection stages: A 225 nanosecond double precision divider for the S-1 Mark IIB
Isbell A class of simple games
DE69832985T2 (de) Multiplizier-Akkumulatorschaltungen
US4367420A (en) Dynamic logic circuits operating in a differential mode for array processing
JPS62266668A (ja) 畳込み及び相関用デジタルプロセツサ
IL99052A (en) Invoice unit for structural account
EP0113391B1 (en) Digital multiplier and method for adding partial products in a digital multiplier
US4817029A (en) Multiple-precision Booth's recode multiplier
JPS60157334A (ja) 論理回路
US6125381A (en) Recursively partitioned carry select adder
US5027312A (en) Carry-select adder
JP3532338B2 (ja) 乗算装置
EP0109137B1 (en) Partial product accumulation in high performance multipliers
US5646555A (en) Pipeline structure using positive edge and negative edge flip-flops to decrease the size of a logic block
JPS60134932A (ja) プリチヤ−ジ型の桁上げ連鎖加算回路
US4825397A (en) Linear feedback shift register circuit, of systolic architecture
US5544085A (en) Fast adder chain
SU842789A1 (ru) Микропроцессорна секци
RU2054709C1 (ru) Устройство для умножения чисел в позиционном коде
KR970005175A (ko) 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조
SU896623A1 (ru) Устройство управлени конвейерным вычислительным устройством
US4621370A (en) Binary synchronous count and clear bit-slice module
Muller New Illinois Computer
RU2395833C2 (ru) Способ и устройство суммирования двоично-десятичных кодов

Legal Events

Date Code Title Description
BB Publication of examined application
MM Patent lapsed

Owner name: SIEMENS AKTIENGESELLSCHAFT