ES2294517T3 - Receptor de banda de base digital que incluye un modulo de comprensacion de filtro de paso alto para suprimir la distorsion por variacion de retardo de grupo sufrida debido a las deficiencias de filtros de paso alto analogicos. - Google Patents
Receptor de banda de base digital que incluye un modulo de comprensacion de filtro de paso alto para suprimir la distorsion por variacion de retardo de grupo sufrida debido a las deficiencias de filtros de paso alto analogicos. Download PDFInfo
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Abstract
Un circuito integrado, IC, (200) para el ajuste de la respuesta en el dominio de la frecuencia de al menos una de las componentes de señal real e imaginaria de una señal de comunicación inalámbrica, de tal modo que el IC comprende: un desmodulador (145), que tiene unas salidas (150, 155) de señal real e imaginaria, estando destinado el desmodulador a recibir la señal de comunicación y a suministrar como salida componentes de señal real e imaginaria de la señal de comunicación, en las salidas de señal real e imaginaria; un módulo digital (205) de compensación de filtro, que tiene caminos de señal real e imaginaria (190, 195); al menos un filtro (175A, 185A) de camino de señal real analógica, en comunicación con la salida (150) de señal real del desmodulador y con el camino (190) de señal del módulo digital de compensación de filtro; y al menos un filtro (175B, 185B) de camino de señal imaginaria analógica, en comunicación con la salida (155) de señal imaginaria del desmodulador y con el camino (195) de señal imaginaria del módulo digital de compensación de filtro, caracterizado por que el módulo digital de compensación de filtro es un módulo digital (205) de compensación de filtro de paso alto; el IC incluye un convertidor de analógico a digital, ADC, (101) con entradas conectadas a los filtros de caminos de señal real e imaginaria, y con salidas (190, 195) de componentes real e imaginaria conectadas, respectivamente, a los caminos de señal real e imaginaria del módulo digital de HPFC, y por que el módulo digital (205) de HPFC incluye: una primera unidad (235A) de retardo de muestra, que suministra como salida una primera señal de salida (250A) de unidad de retardo de muestra, y que recibe como entrada el producto (265a) de una primera señal de compensación que tiene un valor predeterminado K1, por un valor de diferencia (255a), siendo dicho valor de diferencia igual a la componente de señal real (190) menos la salida (250a) de la unidad de retardo de muestra, de manera que dicho producto es sumado a la salida (250a) de la primera unidad de retardo de muestra para formar la primera entrada (270a) de retardo de muestra, un primer multiplicador (225A), que suministra como salida la señal de salida de la primera unidad de retardo de muestra, multiplicada por una segunda señal de compensación que tiene un valor predeterminado (K2); y un primer sumador (230A), que suministra como salida una salida real compensada (280) al restar la salida del primer multiplicador de la salida de componente de señal real (190) del ADC (110).
Description
Receptor de banda de base digital que incluye un
módulo de compensación de filtro de paso alto para suprimir la
distorsión por variación de retardo de grupo sufrida debido a las
deficiencias de filtros de paso alto analógicos.
La presente invención se refiere generalmente al
diseño de receptor en sistemas de comunicación inalámbricos. Más
particularmente, la presente invención se refiere a técnicas de
procesamiento o tratamiento de señal digital (DSP -"digital
signal processing") que se utilizan para compensar la distorsión
por variación de retardo de grupo, introducida en un receptor de
radio analógico.
Las configuraciones de arquitectura o
estructurales de sistema inalámbrico existentes imponen severas
restricciones al diseñador del sistema por lo que respecta a la
recepción de las señales de comunicación. Además, tales
configuraciones a menudo proporcionan enlaces de comunicación de
baja fiabilidad, elevados costes de funcionamiento y un nivel
indeseablemente bajo de integración con otros componentes del
sistema.
Tal y como se muestra en la Figura 1, un
receptor de radiofrecuencia (RF) convencional 100 incluye un
receptor de radio analógico 105, al menos un convertidor de
analógico a digital (ADC -"analog to digital converter") 110,
un controlador 115 y un módem
[modulador-desmodulador] 120. El receptor de radio
analógico 105 es un receptor de conversión directa que incluye una
antena 125 destinada a recibir una señal de comunicación
inalámbrica, un filtro 130 de paso de banda, un amplificador de
bajo ruido (LNA -"low noise amplifier") 135, un segundo filtro
opcional 140 (por ejemplo, un filtro de paso de banda), un
desmodulador 145, que tiene dos salidas 150, 155, un lazo o bucle
bloqueado en fase (PLL -"phase-locked loop")
160, un filtro de paso bajo (LPF -"low pass filter") 165A de
camino de señal real analógica, así como un LPF 165B de camino de
señal imaginaria analógica, un amplificador 170A de camino de señal
real de primera etapa, un amplificador 170B de camino de señal
imaginaria de primera etapa, un filtro de paso alto (HPF -"high
pass filter") 175A de camino de señal real analógica de primera
etapa, un HPF 175B de camino de señal imaginaria analógica de
primera etapa, un amplificador 180A de camino de señal real de
segunda etapa, un amplificador 180B de camino de señal imaginaria de
segunda etapa, un HPF 185A de camino de señal real analógica de
segunda etapa, y un HPF 185B de camino de señal imaginaria
analógica de segunda etapa. Cada uno de los amplificadores 170A,
170B, 180A, 180B incluye una etapa de alta ganancia residente en el
dominio analógico del receptor de RF 100.
El módem 120 controla la conmutación del LNA
135. El PLL 160 genera una señal de oscilador local (LO -"local
oscillator") para controlar las dos salidas 150, 155 del
desmodulador 145. La salida 150 es una salida en fase (I) del
desmodulador 145, destinada a suministrar como salida una componente
de señal real de la señal de comunicación inalámbrica. La salida
155 es una salida en cuadratura (Q -"quadrature") del
desmodulador 145, destinada a suministrar como salida una
componente de señal imaginaria de la señal de comunicación
inalámbrica. Los LPFs analógicos 165A, 165B controlan,
selectivamente, la anchura de banda de las salidas I y Q, 150 y
155, respectivamente. Las salidas de los LPFs analógicos 165A, 165B
son entonces amplificadas por los amplificadores de primera y de
segunda etapas, 170A, 170B, 180A, 180B, respectivamente.
Debido a los elevados requisitos de ganancia,
los HPFs analógicos de primera y de segunda etapas, 175A, 175B,
185A, 185B, están incluidos en el receptor de radio analógico 105
con el fin de proporcionar capacidad tras cada una de las primera y
segunda etapas 170A, 170B, 180A, 180B de amplificador,
respectivamente, por lo que las primera y segunda etapas de
ganancia están conectadas en AC [corriente alterna -"alternate
current"], y se elimina cualquier corriente continua (CC -``DC
("direct current")) residual con el fin de evitar el
descentramiento de CC. Cada uno de los HPFs analógicos 175A, 175B,
185A, 185B tiene una entrada de señal, una salida de señal, al
menos un condensador (C), que conecta la salida de señal a la
entrada de señal, y al menos una resistencia (R), que conecta la
salida del condensador a tierra, con lo que se forma un filtro de
R-C. Los HPFs analógicos 175A, 175B, 185A, 185B
alteran la forma espectral (es decir, reducen la energía) de la
porción inferior (por ejemplo, por debajo de 50 kHz) de la
respuesta en el dominio de la frecuencia, asociada con las
componentes de señal real e imaginaria.
En el receptor de RF convencional 100 de la
Figura 1, el ADC 110 está conectado a la salida de los HPFs
analógicos 185A, 185B de segunda etapa. El ADC 110 suministra como
salida salidas digitales I y Q 190, 195. El controlador 115
mantiene el control sobre todos los componentes activos de un
receptor de radio analógico 105 y del ADC 110.
En el receptor de radio analógico 105, los HPFs
analógicos 175A, 175B, 185A, 185B se utilizan para garantizar la
forma espectral de la señal de comunicación inalámbrica recibida a
través de la antena 125, antes de que se realice un muestreo de
ella el ADC 110. Típicamente, las especificaciones acerca de los
HPFs analógicos 175A, 175B, 185A, 185B son muy rigurosas, de tal
modo que la implementación requiere un filtrado de orden superior.
Específicamente, una de tales especificaciones es la magnitud del
vector de error (EVM -"error vector magnitude"), que es una
medición de error cuadrático medio (MSE -"mean squared error")
normalizada. La implementación de diseños de filtro de orden
superior para los HPFs analógicos 175A, 175B, 185A, 185B puede ser
complicada y cara. Así, las tolerancias sobre ciertas partes para
los HPFs analógicos 175A, 175B, 185A, 185B pueden conducir a un
rendimiento de producción inaceptable. La reducción de la
complejidad de diseño de los HPFs analógicos 175A, 175B, 185A, 185B
puede llevarse a cabo con un diseño de filtro de orden inferior con
especificaciones menos rigurosas. No obstante, el uso de tal diseño
de filtro en los HPFs analógicos 175A, 175B, 185A, 185B tendrá como
resultado la aparición de una distorsión en la variación del retardo
de grupo si no se introduce ninguna compensación tras los HPFs
analógicos 175A, 175B, 185A, 185B, degradándose de esta forma el
comportamiento del receptor de RF 100.
Debido a que los costes de los HPFs que procesan
o tratan señales analógicas de RF son superiores a los de los
componentes que utilizan DSP, se desea proporcionar un sistema de
banda de base digital (DBB -"digital baseband"), incluyendo un
receptor de bajo coste con ruido bajo y requisitos de potencia
mínimos, que utilice técnicas de DSP para compensar la distorsión
en la variación del retardo de grupo causada por los HPFs
analógicos.
El documento US 2002/0990924 describe un
sintonizador y un método de sintonización de RF que emplean la
mezcla analógica en cuadratura con un oscilador local sintonizable
por pasos aproximados, para una región de paso de banda, de banda
de base cercana, seguida de una conversión A/D [de analógica a
digital] de las señales I y Q, de la corrección de los errores de
fase, de retardo de grupo y de amplitud, del rechazo imagen y de la
traslación a la banda de base. Éste describe filtros de submuestreo
o decimación 34 y 36, uno de los cuales incluye una corrección del
retardo de grupo. Los filtros de decimación se diseñan utilizando,
entre otros, tablas de consulta.
La presente invención consiste en un receptor de
DBB para ajustar la respuesta en el dominio de la frecuencia de al
menos una de las componentes de señal real e imaginaria de una señal
de comunicación inalámbrica, con el fin de suprimir la distorsión
en la variación del retardo de grupo causada por el uso de HPFs
analógicos de bajo coste en el receptor. El receptor incluye un
desmodulador, un módulo digital de compensación de filtro de paso
alto (HPFC -"high pass filter compensation"), al menos un HPF
de camino de señal real analógica, y al menos un HPF imaginario
analógico. El módulo digital de HPFC reduce una frecuencia de corte
(es decir, una frecuencia de vértice), establecida por los HPFs
analógicos para las respuestas en el dominio de la frecuencia de
componentes de señal real e imaginaria, al proporcionar una primera
señal de compensación que tiene un primer valor predeterminado
(K_{1}). El módulo digital de HPFC ajusta la ganancia de la
respuesta de paso alto de los dominios de frecuencia de componentes
de señal real e imaginaria, al proporcionar una segunda señal de
compensación que tiene un segunda señal de valor predeterminado
(K_{2}).
La presente invención puede ser incorporada
dentro de un receptor de DBB, una unidad de transmisión/recepción
inalámbrica (WTRU -"wireless transmit/receive unit"), un
circuito integrado (IC -"integrated circuit"), un sistema y un
método de comunicación inalámbrica, o cualquier otro mecanismo de
comunicación que se desee.
El desmodulador tiene salidas de señal real e
imaginaria. El desmodulador recibe la señal de comunicación y
suministra como salida componentes de señal real e imaginaria de la
señal de comunicación en las salidas de señal real e imaginaria. El
HPF real analógico se encuentra en comunicación con la salida de
señal real del desmodulador y con el camino de señal real del
módulo digital de HPFC. El HPF imaginario analógico está en
comunicación con la salida de señal imaginaria del desmodulador y
con el camino de señal imaginaria del módulo digital de HPFC. El
módulo digital de HPFC suprime la distorsión en la variación del
retardo de grupo causada por al menos uno de los HPFs analógicos
reales e imaginarios. El módulo digital de HPFC puede ser
selectivamente habilitado o
inhabilitado.
inhabilitado.
El módulo digital de HPFC puede incluir una
entrada de señal real para recibir la componente de señal real, así
como una salida de señal compensada real, destinada a suministrar
como salida una señal de salida compensada real. El módulo digital
de HPFC puede incluir adicionalmente unos primer y segundo
multiplicadores, unos primer, segundo y tercer sumadores, así como
una primera unidad de retardo de muestra. El primer multiplicador
puede tener unas primera y segunda entradas, y una salida. La
primera entrada del primer multiplicador puede recibir una primera
señal de compensación que tiene un primer valor predeterminado
(K_{1}). El primer sumador puede tener unas primera y segunda
entradas, y una salida. La primera entrada del primer sumador puede
estar conectada a la entrada de señal real del módulo digital de
HPFC, y la salida del primer sumador puede estar conectada a la
segunda entrada del primer multiplicador. El segundo sumador puede
tener unas primera y segunda entradas, y una salida. La primera
entrada del segundo sumador puede estar conectada a la salida del
primer multiplicador. La primera unidad de retardo de muestra puede
tener una entrada y una salida. La entrada de la primera unidad de
retardo de muestra puede estar conectada a la salida del segundo
sumador. El segundo multiplicador puede tener unas primera y
segunda entradas, y una salida. La primera entrada del segundo
multiplicador puede recibir una segunda señal de compensación que
tiene un segundo valor predeterminado (K_{2}). La segunda entrada
del segundo multiplicador puede estar conectada a la salida de la
primera unidad de retardo de muestra, a la segunda entrada del
segundo sumador, y a la segunda entrada del primer sumador. El
tercer sumador puede tener unas primera y segunda entradas, y una
salida. La primera entrada del tercer sumador puede estar conectada
a la primera entrada del primer sumador. La segunda entrada del
tercer sumador puede estar conectada a la salida del segundo
multiplicador. La salida del tercer sumador puede estar conectada a
la salida de señal compensada real del módulo digital de HPFC.
La salida del segundo multiplicador puede ser
restada de la componente de señal real por medio del tercer
sumador. La salida de la primera unidad de retardo de muestra puede
ser restada de la componente de señal real por medio del primer
sumador.
El módulo digital de HPFC puede incluir
adicionalmente una entrada de señal imaginaria para recibir la
componente de señal imaginaria, así como una salida de señal
compensada imaginaria, a fin de suministrar como salida una señal
de salida compensada imaginaria. El módulo digital de HPFC puede
incluir adicionalmente unos tercer y cuarto multiplicadores, unos
cuarto, quinto y sexto sumadores, así como una segunda unidad de
retardo de muestra. El tercer multiplicador puede tener unas
primera y segunda entradas, así como una salida. La primera entrada
del tercer multiplicador puede recibir la primera señal de
compensación, que tiene el primer valor predeterminado (K_{1}).
El cuarto sumador puede tener unas primera y segunda entradas, y una
salida. La primera entrada del cuarto sumador puede estar conectada
a la entrada de señal imaginaria del módulo digital de HPFC, y la
salida del cuarto sumador puede estar conectada a la segunda entrada
del tercer multiplicador. El quinto sumador puede tener unas
primera y segunda entradas, y una salida. La primera entrada del
quinto sumador puede estar conectada a la salida del tercer
multiplicador. La segunda unidad de retardo de muestra puede tener
una entrada y una salida. La entrada de la segunda unidad de retardo
de muestra puede estar conectada a la salida del quinto sumador. El
cuarto multiplicador puede tener unas primera y segunda entradas, y
una salida. La primera entrada del cuarto multiplicador puede
recibir la segunda señal de compensación, que tiene el segundo
valor predeterminado (K_{2}). La segunda entrada del cuarto
multiplicador puede estar conectada a la salida de la segunda
unidad de retardo de muestra, a la segunda entrada del quinto
sumador, y a la segunda entrada del cuarto sumador. El sexto
sumador puede tener unas primera y segunda entradas, y una salida.
La primera entrada del sexto sumador puede estar conectada a la
primera entrada del cuarto sumador. La segunda entrada del sexto
sumador puede estar conectada a la salida del cuarto multiplicador.
La salida del sexto sumador puede estar conectada a la salida de
señal compensada imaginaria del módulo digital de
HPFC.
HPFC.
La salida del cuarto multiplicador puede ser
restada de la componente de señal imaginaria por medio del sexto
sumador. La salida de la segunda unidad de retardo de muestra puede
ser restada de la componente de señal imaginaria por medio del
cuarto sumador.
Puede tenerse un comprensión más detallada de la
invención a partir de la siguiente descripción de un ejemplo
preferido, dado a modo de ejemplo y que se comprenderá en
combinación con los dibujos que se acompañan, en los cuales:
La Figura 1 es un diagrama de bloques de un
receptor de RF convencional que incluye un receptor de radio
analógico;
La Figura 2 es un diagrama de bloques de un
receptor de RF de DBB con un módulo digital de compensación de
filtro de paso alto, configurado de acuerdo con una realización
preferida de la presente invención;
La Figura 3 muestra una configuración
proporcionada a modo de ejemplo del módulo digital de compensación
de filtro de paso alto, en el receptor de RF de DBB de la Figura 2;
y
La Figura 4 es un gráfico que ilustra el modo
como los valores de compensación K_{1} y K_{2} utilizados en el
módulo de compensación de filtro de paso alto del receptor de RF de
DBB de la Figura 2, afectan a la respuesta en el dominio de la
frecuencia de las componentes de señal real e imaginaria.
La Figura 2 es un diagrama de bloques de un
receptor de RF de DBB, configurado de acuerdo con una realización
preferida de la presente invención. Si bien se hará referencia a la
invención en términos de ser implementada en un receptor 200, ha de
comprenderse también por parte de los expertos de la técnica que la
invención concierne igualmente a un transceptor, o
transmisor-receptor.
Preferiblemente, el método y el sistema aquí
descritos se incorporan en una unidad de transmisión/recepción
inalámbrica (WTRU -"wireless transmit/receive unit"). En lo que
sigue, una WTRU incluye un equipo de usuario, una estación móvil,
una unidad de abonado fija o móvil, un dispositivo buscapersonas o
cualquier otro tipo de dispositivo capaz de funcionar en un entorno
inalámbrico. Las características de la presente invención pueden
ser incorporadas dentro de un circuito integrado (IC -"integrated
circuit") o configuradas en un circuito que comprende una
pluralidad de componentes en interconexión.
La presente invención es aplicable a sistemas de
comunicación que utilizan la comunicación dúplex con división en el
tiempo (TDD -"time division duplex"), el acceso múltiple por
división en el tiempo (TDMA -"time division multiple access"),
la comunicación dúplex con división en frecuencia (FDD -"frequency
division duplex"), el acceso múltiple por división en código
(CDMA -"code division multiple access"), el CDMA 2000, el CDMA
síncrono con división en el tiempo (TDSCDMA -"time division
synchronous CDMA"), y la multiplexación con división en
frecuencia ortogonal (OFDM -"orthogonal frequency division
multiplexing"). Sin embargo, se contempla que la presente
invención sea aplicable también a otros tipos de sistemas de
comunicación.
Tal como se muestra en la Figura 2, el receptor
de RF de DDB 200 incluye un módulo digital 205 de compensación de
filtro de paso alto (HPFC -"high pass filter compensation"),
que tiene recorridos de señal real (I) e imaginaria (Q), conectados
a las salidas de señal digital I y Q, 190, 195. El módulo digital
205 de HPFC incluye adicionalmente unas salidas compensadas 280,
290 y puede ser controlado por un controlador 115.
La Figura 3 muestra una configuración
proporcionada a modo de ejemplo del módulo digital 205 de HPFC, en
el receptor de RF de DDB 200. El módulo digital 205 de HPFC incluye
un circuito digital que expande las componentes de baja frecuencia
(por ejemplo, entre 5 y 50 kHz) y reduce la frecuencia de corte (es
decir, la frecuencia de vértice) establecida por los HPFs
analógicos 175A, 175B, 185A, 185B, de tal manera que la forma
espectral del dominio de respuesta en frecuencia, alterada por los
HPFs analógicos 175A, 175B, 185A, 185B, es restablecida. De esta
forma, se suprime la distorsión introducida por los HPFs analógicos
175A, 175B, 185A, 185B. Pueden conectarse uno o más módulos
digitales adicionales 205 de HPFC en serie con el módulo digital 205
de HPFC con el fin de proporcionar una compensación adicional de la
distorsión debida a los HPFs analógicos 175A, 175B, 185A, 185B.
El módulo digital 205 de HPFC incluye unos
caminos de señal real (I) e imaginaria (Q), por los que se hacen
pasar, respectivamente, las componentes de señal real e imaginaria
procedentes de las salidas digitales 190, 195 del ADC 110. El
módulo digital 205 de HPFC es un filtro digital que tiene
características que se han seleccionado de tal manera que la
respuesta en el dominio de la frecuencia del módulo digital 205 de
HPFC restablecerá las características de frecuencia distorsionadas
por los HPFs analógicos 175A, 175B, 185A, 185B, en el receptor de
radio analógico 105. Cuando la respuesta en frecuencia del módulo
digital 205 de HPFC se hace convolucionar con la respuesta en
frecuencia de los HPFs analógicos 175A, 175B, 185A, 185B, se suprime
la distorsión provocada por los HPFs analógicos 175A, 175B, 185A,
185B. Por otra parte, las componentes de baja frecuencia que son
eliminadas por filtrado por los HPFs analógicos 175A, 175B, 185A,
185B, son reconstruidas al proporcionar un filtro digital que tiene
una respuesta en frecuencia de paso bajo que se añade o suma a la
respuesta en frecuencia de paso alto de los HPFs analógicos 175A,
175B, 185A, 185B. Los caminos de señal real e imaginaria del módulo
digital 205 de HPFC tienen las mismas características de frecuencia
para eliminar la distorsión que se produce en cada uno de los
caminos de señal I y Q debido a la variación en el retardo de grupo
causada por los HPFs analógicos 175A, 175B, 185A, 185B. De esta
forma, las señales compensadas real e imaginaria suministradas como
salida por las salidas compensadas real e imaginaria 280, 290 del
módulo digital 205 de HPFC, no incluyen la distorsión. El módulo
digital de HPFC puede ser selectivamente habilitado o inhabilitado,
según se determine por el controlador 115.
Como se muestra en la Figura 3, el módulo
digital de HPFC incluye unos sumadores 210A, 210B, 230A, 230B, unos
circuitos acumuladores 215A, 215B, y unos multiplicadores 220A,
220B, 225A, 225B. Los sumadores 230A, 230B restan las señales de
compensación de HPF real e imaginaria 245A, 245B de las componentes
de señal real e imaginaria, respectivamente, al objeto de
proporcionar salidas compensadas real e imaginaria 280, 290 con
respuestas en frecuencia de paso alto expandidas.
El circuito acumulador 215A incluye una unidad
235A de retardo de muestra y un sumador 240A. Una salida del
sumador 240A está conectada a una entrada de la unidad 235A de
retardo de muestra. Una salida de la unidad 235A de retardo de
muestra está conectada a una primera entrada del sumador 240A. El
circuito acumulador 215A suministra como salida una señal de salida
250A de acumulador, la cual se resta de la componente de señal real
por medio del sumador 210A, a fin de generar una señal 255A de
realimentación al acumulador. Una primera señal de compensación,
que tiene un valor K_{1} y que es recibida por una entrada 260A
del multiplicador 220A, se multiplica por la señal 255A de
realimentación al acumulador para generar una señal 265A de
realimentación al acumulador compensada, que se suministra como
entrada a una segunda entrada del sumador 240A. De esta forma, el
sumador 240A proporciona una señal de muestra 270A a la entrada de
la unidad 235A de retardo de muestra. La muestra de señal 270A
consiste en la suma de la señal 265A de realimentación al acumulador
compensada y la señal de salida 250A del acumulador. Una segunda
señal de compensación, que tiene un valor K_{2} y que es recibida
en una entrada 275A del multiplicador 225A, se multiplica por la
señal de salida 250A del acumulador con el fin de generar la señal
245A de compensación de HPF real.
Aún con referencia a la Figura 3, el circuito
acumulador 215B incluye una unidad 235B de retardo de muestra y un
sumador 240B. Una salida del sumador 240B está conectada a una
entrada de la unidad 235B de retardo de muestra. Una salida de la
unidad 235B de retardo de muestra está conectada a una primera
entrada del sumador 240B. El circuito acumulador 215B suministra
como salida una señal de salida 150B del acumulador, que se resta
de la componente de señal imaginaria por medio del sumador 210B, a
fin de generar una señal 255B de realimentación al acumulador. La
primera señal de compensación, que tiene un valor K_{1} y es
recibida en una entrada 260B del multiplicador 220B, se multiplica
por la señal 255B de realimentación al acumulador con el fin de
generar una señal 265B de realimentación al acumulador compensada,
la cual se suministra como entrada a una segunda entrada del
sumador 240B. De esta forma, el sumador 240B proporciona una señal
de muestra 270B a la entrada de la unidad 235B de retardo de
muestra. La muestra de señal 270B consiste en la suma de la señal
265B de realimentación al acumulador compensada y la señal de
salida 250B del acumulador. La segunda señal de compensación, que
tiene un valor K_{2} y que es recibida en una entrada 275B del
multiplicador 225B, es multiplicada por la señal de salida 250B del
acumulador para generar la señal 245B de compensación de HPF
imaginaria.
En resumen, el módulo digital 05 de HPFC incluye
una entrada de señal real (salida 190 del ADC 11) para recibir la
componente de señal real (I), y una salida de señal compensada real
280 para suministrar como salida una señal de salida compensada
real. El módulo digital 205 de HPFC incluye adicionalmente unos
primer y segundo multiplicadores 220A, 225A, unos primer, segundo y
tercer sumadores 210A, 240A, 230A, y una primera unidad 235A de
retardo de muestra. El primer multiplicador 220A tiene unas primera
y segunda entradas, y una salida. La primera entrada 260A del
primer multiplicador 220A recibe una primera señal de compensación
que tiene un primer valor predeterminado (K_{1}). El primer
sumador 210A tiene unas primera y segunda entradas, y una salida.
La primera entrada del primer sumador 210A está conectada a la
entrada de señal real (salida 190 del ADC 110) del módulo digital
205 de HPFC, y la salida del primer sumador 210A está conectada a la
segunda entrada del primer multiplicador 220A. El segundo sumador
240A tiene unas primera y segunda entradas, y una salida. La
primera entrada del segundo sumador 240A está conectada a la salida
del primer multiplicador 220A. La primera unidad 235A de retardo de
muestra tiene una entrada y una salida. La entrada de la primera
unidad 235A de retardo de muestra está conectada a la salida del
segundo sumador 240A. El segundo multiplicador 225A tiene unas
primera y segunda entradas, y una salida. La primera entrada 275A
del segundo multiplicador 225A recibe una segunda señal de
compensación que tiene un segundo valor predeterminado (K_{2}). La
segunda entrada del segundo multiplicador 225A está conectada a la
salida de la primera unidad 235A de retardo de muestra, a la
segunda entrada del segundo sumador 240A, y a la segunda entrada del
primer sumador 210A. El tercer sumador 230A tiene unas primera y
segunda entradas, y una salida. La primera entrada del tercer
sumador 230A está conectada a la primera entrada del primer sumador
210A. La segunda entrada del tercer sumador 230A está conectada a
la salida del segundo multiplicador 225A. La salida del tercer
sumador 230A está conectada a la salida 280 de señal compensada real
del módulo digital 205 de HPFC.
La salida del segundo multiplicador 225A es
restada de la componente de señal real por medio del tercer sumador
230A. La salida de la primera unidad 235A de retardo de muestra
puede se resta de la componente de señal real por medio del primer
sumador 210A.
Por otra parte, el módulo digital 205 de HPFC
incluye una entrada de señal imaginaria (salida 195 del ADC 110)
para recibir la componente de señal imaginaria (Q), así como una
salida 290 de señal compensada imaginaria, a fin de suministrar
como salida una señal de salida compensada imaginaria. El módulo
digital 205 de HPFC incluye adicionalmente unos tercer y cuarto
multiplicadores, 220B, 225B, unos cuarto, quinto y sexto sumadores
210B, 240B, 230B, así como una segunda unidad 235B de retardo de
muestra. El tercer multiplicador 220B tiene unas primera y segunda
entradas, así como una salida. La primera entrada 260B del tercer
multiplicador 220B recibe la primera señal de compensación, que
tiene el primer valor predeterminado (K_{1}). El cuarto sumador
210B tiene unas primera y segunda entradas, y una salida. La primera
entrada del cuarto sumador 210B está conectada a la entrada de
señal imaginaria (salida 195 del ADC 110) del módulo digital 205 de
HPFC, y la salida del cuarto sumador 210B está conectada a la
segunda entrada del tercer multiplicador 220B. El quinto sumador
240B puede tener unas primera y segunda entradas, y una salida. La
primera entrada del quinto sumador 240B está conectada a la salida
del tercer multiplicador 220B. La segunda unidad 235B de retardo de
muestra tiene una entrada y una salida. La entrada de la segunda
unidad 235B de retardo de muestra está conectada a la salida del
quinto sumador 240B. El cuarto multiplicador 225B tiene unas primera
y segunda entradas, y una salida. La primera entrada 275B del
cuarto multiplicador 225B recibe la segunda señal de compensación,
que tiene un segundo valor predeterminado (K_{2}). La segunda
entrada del cuarto multiplicador 225B está conectada a la salida de
la segunda unidad 235B de retardo de muestra, a la segunda entrada
del quinto sumador 240B, y a la segunda entrada del cuarto sumador
210B. El sexto sumador 230B tiene unas primera y segunda entradas,
y una salida. La primera entrada del sexto sumador 230B está
conectada a la primera entrada del cuarto sumador 210B. La segunda
entrada del sexto sumador 230B puede estar conectada a la salida del
cuarto multiplicador 225B. La salida del sexto sumador 230B está
conectada a la salida 290 de señal compensada imaginaria del módulo
digital 205 de HPFC.
La salida del cuarto multiplicador 225B se resta
de la componente de señal imaginaria por medio del sexto sumador
230B. La salida de la segunda unidad 235B de retardo de muestra es
restada de la componente de señal imaginaria por medio del cuarto
sumador 210B.
La frecuencia de corte de las respuestas en el
dominio de la frecuencia de las componentes de señal real e
imaginaria, es reducida en respuesta para ajustar el primer valor
predeterminado (K_{1}) de la primera señal de compensación
recibida en las primeras entradas 260A, 260B de los primer y tercer
multiplicadores 220A, 220B, respectivamente. La ganancia de la
respuesta de paso alto de los dominios de frecuencia de las
componentes de señal real e imaginaria se ajusta en respuesta a la
recepción del segundo valor predeterminado (K_{2}) de la segunda
señal de compensación en las primeras entradas 275A, 275B de los
segundo y cuarto multiplicadores 225A, 225B, respectivamente.
El comportamiento del módulo digital 205 de HPFC
está basado en los valores de K_{1} y K_{2}. La Figura 4
ilustra el modo como los valores de K_{1} y K_{2} afectan a la
forma espectral de la respuesta en el dominio de la frecuencia de
las componentes de señal real e imaginaria. El ajuste del valor de
K_{1} cambia la frecuencia de corte de los componentes de señal I
y Q de F_{c1} a F_{c2}. El ajuste del valor de K_{2} cambia
la ganancia de la respuesta de paso alto del dominio de la
frecuencia proporcionada por el módulo digital 205 de HPFC, al
dividir las señales de salida 250A, 250B del acumulador por
1-K_{2}.
Ha de comprenderse que la compensación de las
componentes de señal I y Q puede ser implementada por el módulo 205
de HPFC a una velocidad de muestreo sustancialmente más alta que la
velocidad de transmisión de bits (por ejemplo, diez veces la
velocidad d transmisión de los bits).
Si bien esta invención se ha mostrado y descrito
particularmente con referencia a realizaciones preferidas, se
comprenderá por parte de los expertos de la técnica que pueden
hacerse en ella diversos cambios en la forma y en los detalles sin
apartarse del ámbito de la invención aquí descrita en lo
anterior.
Claims (9)
1. Un circuito integrado, IC, (200) para el
ajuste de la respuesta en el dominio de la frecuencia de al menos
una de las componentes de señal real e imaginaria de una señal de
comunicación inalámbrica, de tal modo que el IC comprende:
un desmodulador (145), que tiene unas salidas
(150, 155) de señal real e imaginaria, estando destinado el
desmodulador a recibir la señal de comunicación y a suministrar como
salida componentes de señal real e imaginaria de la señal de
comunicación, en las salidas de señal real e imaginaria;
un módulo digital (205) de compensación de
filtro, que tiene caminos de señal real e imaginaria (190, 195);
al menos un filtro (175A, 185A) de camino de
señal real analógica, en comunicación con la salida (150) de señal
real del desmodulador y con el camino (190) de señal del módulo
digital de compensación de filtro; y
al menos un filtro (175B, 185B) de camino de
señal imaginaria analógica, en comunicación con la salida (155) de
señal imaginaria del desmodulador y con el camino (195) de señal
imaginaria del módulo digital de compensación de filtro,
caracterizado porque
el módulo digital de compensación de filtro es
un módulo digital (205) de compensación de filtro de paso alto;
el IC incluye un convertidor de analógico a
digital, ADC, (101) con entradas conectadas a los filtros de caminos
de señal real e imaginaria, y con salidas (190, 195) de componentes
real e imaginaria conectadas, respectivamente, a los caminos de
señal real e imaginaria del módulo digital de HPFC,
y porque el módulo digital (205) de HPFC
incluye:
una primera unidad (235A) de retardo de muestra,
que suministra como salida una primera señal de salida (250A) de
unidad de retardo de muestra, y que recibe como entrada el producto
(265a) de una primera señal de compensación que tiene un valor
predeterminado K_{1}, por un valor de diferencia (255a), siendo
dicho valor de diferencia igual a la componente de señal real (190)
menos la salida (250a) de la unidad de retardo de muestra, de manera
que dicho producto es sumado a la salida (250a) de la primera
unidad de retardo de muestra para formar la primera entrada (270a)
de retardo de muestra,
un primer multiplicador (225A), que suministra
como salida la señal de salida de la primera unidad de retardo de
muestra, multiplicada por una segunda señal de compensación que
tiene un valor predeterminado (K_{2}); y
un primer sumador (230A), que suministra como
salida una salida real compensada (280) al restar la salida del
primer multiplicador de la salida de componente de señal real (190)
del ADC (110).
2. El IC de acuerdo con la reivindicación 1, en
el cual una frecuencia de corte, establecida por el filtro (175A,
185A) de camino de señal real analógica para la respuesta en el
dominio de la frecuencia de la componente de señal real, es
reducida en respuesta al ajuste del primer valor predeterminado
(K_{1}) de la primera señal de compensación (260A).
3. El IC de acuerdo con la reivindicación 1, en
el cual la ganancia de la respuesta de paso alto del dominio de la
frecuencia de la componente de señal real, es controlada ajustando
el segundo valor predeterminado (K_{2}) de la segunda señal de
compensación (275A).
4. El IC de acuerdo con la reivindicación 1, en
el cual el HPFC (205) incluye adicionalmente:
una segunda unidad (235B) de retardo de muestra,
que suministra como salida una señal de salida (250B) de la segunda
unidad de retardo de muestra, basada en la componente de señal
imaginaria (195) suministrada como salida desde el ADC (110), en la
primera señal de compensación y en la realimentación de la señal de
salida de la segunda unidad de retardo de muestra, como señales de
entrada (270B);
un segundo multiplicador (225B), que suministra
como salida la señal de salida de la segunda unidad de retardo de
muestra, multiplicada por la segunda señal de compensación; y
un segundo sumador (230B), que suministra como
salida una salida imaginaria compensada (290) al restar la salida
del segundo multiplicador de la entrada de la componente de señal
imaginaria (195) suministrada como salida desde el ADC (110).
5. El IC de acuerdo con la reivindicación 4, en
el cual una frecuencia de corte, establecida por el filtro (175B,
185B) de camino de señal imaginaria analógica para la respuesta en
el dominio de la frecuencia de la componente de señal imaginaria,
es reducida en respuesta al ajuste del primer valor predeterminado
(K_{1}) de la primera señal de compensación (260B).
6. El IC de acuerdo con la reivindicación 4, en
el cual la ganancia de la respuesta de paso alto del dominio de la
frecuencia de la componente de señal imaginaria, se controla
ajustando el segundo valor predeterminado (K_{2}) de la segunda
señal de compensación (275B).
7. El IC de acuerdo con la reivindicación 1, en
el cual el módulo digital de HPFC es selectivamente habilitado o
inhabilitado.
8. Un receptor de banda de base digital, DBB,
que incluye el IC de acuerdo con una cualquiera de las
reivindicaciones 1-7.
9. Una unidad de transmisión/recepción
inalámbrica, WTRU, que incluye el IC de acuerdo con una cualquiera
de las reivindicaciones 1-7.
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