DE602004009579T2

DE602004009579T2 - Digitaler basisband-empfänger mit hochpassfilter-kompensationsmodul zur unterdrückung von aufgrund von unzulänglichkeiten eines analogen hochpassfilters auftretenden gruppenverzögerungs-schwankungs-verzerrungen

Info

Publication number: DE602004009579T2
Application number: DE602004009579T
Authority: DE
Inventors: Alpaslan Commack Demir; Leonid Plainview KAZAKEVICH; Tanbir Jackson Heights HAQUE
Original assignee: InterDigital Technology Corp
Current assignee: InterDigital Technology Corp
Priority date: 2003-06-25
Filing date: 2004-05-20
Publication date: 2008-07-24
Anticipated expiration: 2024-05-21
Also published as: TW200501604A; ATE376280T1; EP1642392B1; EP1642392A2; TWI355149B; US7280618B2; EP1642392A4; US20040264601A1; TWI240497B; EP1642392B9; WO2005006567A3; AR044873A1; DE602004009579D1; TW200818728A; ES2294517T3; TWI347756B; TW200531457A; WO2005006567A2

Description

Fachgebiet der Erfindung
Die vorliegende Erfindung betrifft allgemein die Empfängerkonstruktion in drahtlosen Kommunikationssystemen. Insbesondere betrifft die vorliegende Erfindung digitale Signalverarbeitungsverfahren (DSP-Verfahren), die verwendet werden, um Gruppenverzögerungs-Schwankungsverzerrungen zu kompensieren, die von einem anlogen Funkempfänger eingeschleppt werden.
Hintergrund
Vorhandene drahtlose Systemarchitekturaufbauten erlegen dem Systemdesigner in Bezug auf den Empfang von Kommunikationssignalen strenge Beschränkungen auf. Außerdem stellen derartige Aufbauten häufig Kommunikationsverbindungen mit geringer Zuverlässigkeit, hohen Betriebskosten und unerwünscht niedrigem Integrationsniveau mit anderen Systemkomponenten bereit.
Wie in 1 gezeigt, umfaßt ein herkömmlicher Funkfrequenzempfänger (HF-Empfänger) 100 einen analogen Funkempfänger 105, mindestens einen Analog-Digital-Wandler (ADC) 110, eine Steuerung 115 und ein Modem 120. Der analoge Funkempfänger 105 ist ein Direktumwandlungsempfänger, der eine Antenne 125 zum Empfangen eines drahtlosen Kommunikationssignals, ein Bandpaßfilter 130, einen rauscharmen Verstärker (LNA) 135, ein optionales zweites Filter 140 (z. B. Bandpaßfilter), einen Demodulator 145 mit zwei Ausgängen 150, 155, einen Phasenregelkreis (PLL) 160, ein analoges reales Signalweg-Tiefpaßfilter (LPF) 165A, ein analoges imagi näres Signalweg-Tiefpaßfilter (LPF) 165B, einen realen Signalwegverstärker 170A der ersten Stufe, einen imaginären Signalwegverstärker 170B der ersten Stufe, ein analoges reales Signalweg-Hochpaßfilter (HPF) 175A der ersten Stufe, ein analoges imaginäres Signalweg-HPF 175B der ersten Stufe, einen realen Signalwegverstärker 180A der zweiten Stufe, einen imaginären Signalwegverstärker 180B der zweiten Stufe, ein analoges reales Signalweg-HPF 185A der zweiten Stufe und ein analoges imaginäres Signalweg-HPF 185B der zweiten Stufe umfaßt. Jeder der Verstärker 170A, 170B, 180A, 180B umfaßt eine Hochverstärkungsstufe, die sich in dem anlogen Bereich des HF-Empfängers 100 befindet.
Das Modem 120 steuert das Schalten des LNA 135. Der PLL 160 erzeugt ein lokales Oszillatorsignal (LO-Signal) um die zwei Ausgänge 150, 155 des Demodulators 145 zu steuern. Der Ausgang 150 ist ein gleichphasiger (I-)Ausgang des Demodulators 145 zum Ausgeben einer realen Signalkomponente des drahtlosen Kommunikationssignals. Der Ausgang 155 ist ein Quadraturausgang (Q-Ausgang) des Demodulators 145 zum Ausgeben einer imaginären Signalkomponente des drahtlosen Kommunikationssignals. Die analogen LPFs 165A, 165B steuern jeweils die Bandbreitentrennschärfe der I- und Q-Ausgänge 150 und 155. Die Ausgänge der analogen LPFs 165A, 165B werden dann jeweils von den Verstärkern 170A, 170B, 180A, 180B ersten und zweiten Stufe verstärkt.
Aufgrund hoher Verstärkungsanforderungen sind die analogen HPFs 175A, 175B, 185A, 185B der ersten und zweiten Stufe in dem analogen Funkempfänger 105 enthalten, um nach jeder der ersten und zweiten Verstärkerstufen 170A, 170B, 180A, 180B jeweils Kapazität bereitzustellen, wobei die ersten und zweiten Verstärkungsstufen wechselstromgekoppelt sind und jeglicher restlicher Gleichstrom (DC) entfernt wird, um einen DC-Versatz zu verhindern. Jedes der analogen HPFs 175A, 175B, 185A, 185B hat einen Signaleingang, einen Signalausgang, mindestens einen Kondensator (C), der den Signaleingang mit dem Signalausgang verbindet, und mindestens einen Widerstand (R), der den Ausgang des Kondensators mit Erde verbindet, wobei so ein RC-Filter gebildet wird. Die analogen HPFs 175A, 175B, 185A, 185B verändern die Spektralform (d. h. verringern die Energie) des unteren Abschnitts (z. B. unter 50 kHz) der Frequenzdomänenantwort, die zu den realen und imaginären Signalkomponenten gehört.
In dem herkömmlichen HF-Empfänger 100 von 1 ist der ADC 110 mit dem Ausgang der analogen HPFs 185A, 185B der zweiten Stufe verbunden. Der ADC 110 gibt digitale I- und Q-Ausgaben 190, 195 aus. Die Steuerung 115 hält die Steuerung über alle aktiven Bestandteile des analogen Funkempfängers 105 und des ADC 110 aufrecht.
In dem analogen Funkempfänger 105 werden die analogen HPFs 175A, 175B, 185A, 185B verwendet, um die Spektralform des drahtlosen Kommunikationssignals sicherzustellen, das über die Antenne 125 empfangen wird, bevor es an dem ADC 110 abgetastet wird. Typischerweise sind die Spezifikationen für die analogen HPFs 175A, 175B, 185A, 185B sehr streng, so daß die Implementierung eine Filterung hoher Ordnung erfordert. Insbesondere ist eine derartige Spezifikation der Fehlervektorbetrag (EVM), der eine normierte mittlere Quadratfehlermessung (MSE-Messung) ist. Die Implementierung von Filterkonstruktionen hoher Ordnung für die analogen HPFs 175A, 175B, 185A, 185B kann kompliziert und teuer sein. Folglich können die Toleranzen von Teilen für die analogen HPFs 175A, 175B, 185A, 185B zu einer unannehmbaren Herstellungsausbeute führen. Die Verringerung der Konstruktionskomplexität der analogen HPFs 175A, 175B, 185A, 185B kann mit einer Konstruktion für ein Filter niedrigerer Ordnung mit weniger strengen Spezifikationen erreicht werden. Die Verwendung einer derartigen Filterkonstruktion in den analogen HPFs 175A, 175B, 185A, 185B führt jedoch zu dem Auftreten einer Gruppenverzögerungs-Schwankungsverzerrung, wenn nach den analogen HPFs 175A, 175B, 185A, 185B keine Kompensation eingeführt wird, wodurch die Leistung des HF-Empfängers 100 verschlechtert wird.
Da die Kosten der HPFs, die analoge HF-Signale verarbeiten, höher als der Bestandteile sind, die DSP verwen den, ist es erwünscht, ein digitales Basisbandsystem (DBB-System), einschließlich eines kostengünstigen Empfängers mit geringem Rauschen und minimalen Leistungsanforderungen, der DSP-Verfahren verwendet, um die von analogen HPFs verursachte Gruppenverzögerungs-Schwankungsverzerrung zu kompensieren, bereitzustellen.
US 2002/0090924 offenbart eine HF-Abstimmvorrichtung und ein Abstimmverfahren, die analoges Quadraturmischen mit einem grob schrittweise abstimmbaren lokalen Oszillator auf einen Paßbandbereich nahe dem Basisband, gefolgt von der A/D-Wandlung der I- und Q-Signale, der Korrektur der Phase, der Gruppenverzögerung und Amplitudenfehlern, Spiegelselektion und Umsetzung auf das Basisband verwenden. Es offenbart Schwächungsfilter 34 und 36, von denen eines eine Gruppenverzögerungskorrektur umfaßt. Die Schwächungsfilter sind unter anderem unter Verwendung von Nachschlagetabellen konstruiert.
Zusammenfassung
Die vorliegende Erfindung ist ein DBB-Empfänger zum Einstellen der Frequenzdomänenantwort von realen und/oder imaginären Signalkomponenten eines drahtlosen Kommunikationssignals, um die Gruppenverzögerungs-Schwankungsverzerrung zu unterdrücken, die durch die Verwendung von kostengünstigen analogen HPFs in dem Empfänger verursacht wird. Der Empfänger umfaßt einen Demodulator, ein digitales Hochpaßfilter-Kompensationsmodul (HPFC-Modul), mindestens ein analoges reales Signalweg-HPF und mindestens ein analoges imaginäres Signalweg-HPF. Das digitale HPFC-Modul verringert eine Grenzfrequenz (d. h. Eckfrequenz), die von den analogen HPFs für die realen und imaginären Signalkomponenten-Frequenzdomänenantworten festgelegt wird, indem es ein erstes Kompensationssignal mit einem ersten vorbestimmten Wert (K₁) bereitstellt. Das digitale HPFC-Modul stellt die Verstärkung der Hochpaßantwort der realen und imaginären Signalkomponentenfrequenzdomänen ein, indem es ein zweites Kom pensationssignal mit einem zweiten vorbestimmten Wert (K₂) bereitstellt.
Die vorliegende Erfindung kann in einen DBB-Empfänger, eine drahtlose Sende/Empfangseinheit (WTRU), eine integrierte Schaltung (IC), ein drahtloses Kommunikationssystem und ein Verfahren oder jeden anderen gewünschten Kommunikationsmechanismus eingebaut werden.
Der Demodulator hat reale und imaginäre Signalausgänge. Der Demodulator empfängt das Kommunikationssignal und gibt reale und imaginäre Signalkomponenten des Kommunikationssignals auf den realen und imaginären Signalausgängen aus. Das digitale HPFC-Modul hat reale und imaginäre Signalwege. Das analoge reale HPF ist in Kommunikation mit dem realen Signalausgang des Demodulators und dem realen Signalweg des digitalen HPFC-Moduls. Das analoge imaginäre HPF ist in Kommunikation mit dem imaginären Signalausgang des Demodulators und dem imaginären Signalweg des digitalen HPFC-Moduls. Das digitale HPFC-Modul unterdrückt die Gruppenverzögerungs-Schwankungsverzerrung, die von mindestens einem der analogen realen und imaginären HPFs verursacht wird. Das digitale HPFC-Modul kann wahlweise aktiviert oder deaktiviert werden.
Das digitale HPFC-Modul kann einen realen Signaleingang zum Empfangen der realen Signalkomponente und einen realen kompensierten Signalausgang zum Ausgeben eines realen kompensierten Ausgangssignals umfassen. Das digitale HPFC-Modul kann ferner erste und zweite Multiplizierer, erste, zweite und dritte Addierer und eine erste Abtastverzögerungseinheit umfassen. Der erste Multiplizierer kann erste und zweite Eingänge und einen Ausgang haben. Der erste Eingang des ersten Multiplizierers kann ein erstes Kompensationssignal mit einem ersten vorbestimmten Wert (K₁) empfangen. Der erste Addierer kann erste und zweite Eingänge und einen Ausgang haben. Der erste Eingang des ersten Addierers kann mit dem realen Signaleingang des digitalen HPFC-Moduls verbunden sein, und der Ausgang des ersten Addierers kann mit dem zweiten Eingang des ersten Multiplizierers verbunden sein. Der zweite Addierer kann erste und zweite Eingänge und einen Ausgang haben. Der erste Eingang des zweiten Addierers kann mit dem Ausgang des ersten Multiplizierers verbunden sein. Die erste Abtastverzögerungseinheit kann einen Eingang und einen Ausgang haben. Der Eingang der ersten Abtastverzögerungseinheit kann mit dem Ausgang des zweiten Addierers verbunden sein. Der zweite Multiplizierer kann erste und zweite Eingänge und einen Ausgang haben. Der erste Eingang des zweiten Multiplizierers kann ein zweites Kompensationssignal mit einem zweiten vorbestimmten Wert (K₂) empfangen. Der zweite Eingang des zweiten Multiplizierers kann mit dem Ausgang der ersten Abtastverzögerungseinheit, mit dem zweiten Eingang des zweiten Addierers und mit dem zweiten Eingang des ersten Addierers verbunden sein. Der dritte Addierer kann erste und zweite Eingänge und einen Ausgang haben. Der erste Eingang des dritten Addierers kann mit dem ersten Eingang des ersten Addierers verbunden sein. Der zweite Eingang des dritten Addierers kann mit dem Ausgang des zweiten Multiplizierers verbunden sein. Der Ausgang des dritten Addierers kann mit dem realen kompensierten Signalausgang des digitalen HPFC-Moduls verbunden sein.
Die Ausgabe des zweiten Multiplizierers kann durch den dritten Addierer von der realen Signalkomponente subtrahiert werden. Die Ausgabe der ersten Abtastverzögerungseinheit kann durch den ersten Addierer von der realen Signalkomponente subtrahiert werden.
Das digitale HPFC-Modul kann ferner einen imaginären Signaleingang zum Empfangen der imaginären Signalkomponente und einen imaginären kompensierten Signalausgang zum Ausgeben eines imaginären kompensierten Ausgangssignals umfassen. Das digitale HPFC-Modul kann ferner dritte und vierte Multiplizierer, vierte, fünfte und sechste Addierer und eine zweite Abtastverzögerungseinheit umfassen. Der dritte Multiplizierer kann erste und zweite Eingänge und einen Ausgang haben. Der erste Eingang des dritten Multiplizierers kann das erste Kompensationssignal mit dem ersten vorbestimmten Wert (K₁) empfangen. Der vierte Addierer kann erste und zweite Eingänge und einen Ausgang haben. Der erste Eingang des vierten Addierers kann mit dem imaginären Signaleingang des digitalen HPFC-Moduls verbunden sein, und der Ausgang des vierten Addierers kann mit dem zweiten Eingang des dritten Multiplizierers verbunden sein. Der fünfte Addierer kann erste und zweite Eingänge und einen Ausgang haben. Der erste Eingang des fünften Addierers kann mit dem Ausgang des dritten Multiplizierers verbunden sein. Die zweite Abtastverzögerungseinheit kann einen Eingang und einen Ausgang haben. Der Eingang der zweiten Abtastverzögerungseinheit kann mit dem Ausgang des fünften Addierers verbunden sein. Der vierte Multiplizierer kann erste und zweite Eingänge und einen Ausgang haben. Der erste Eingang des vierten Multiplizierers kann das zweite Kompensationssignal mit dem zweiten vorbestimmten Wert (K₂) empfangen. Der zweite Eingang des vierten Multiplizierers kann mit dem Ausgang der zweiten Abtastverzögerungseinheit, mit dem zweiten Eingang des fünften Addierers und mit dem zweiten Eingang des vierten Addierers verbunden sein. Der sechste Addierer kann erste und zweite Eingänge und einen Ausgang haben. Der erste Eingang des sechsten Addierers kann mit dem ersten Eingang des vierten Addierers verbunden sein. Der zweie Eingang des sechsten Addierers kann mit dem Ausgang des vierten Multiplizierers verbunden sein. Der Ausgang des sechsten Addierers kann mit dem imaginären kompensierten Signalausgang des digitalen HPFC-Moduls verbunden sein.
Die Ausgabe des vierten Multiplizierers kann durch den sechsten Addierer von der imaginären Signalkomponente subtrahiert werden. Die Ausgabe der zweiten Abtastverzögerungseinheit kann durch den vierten Addierer von der imaginären Signalkomponente subtrahiert werden.
Kurze Beschreibung der Zeichnung(en)
Ein detaillierteres Verständnis der Erfindung kann aus der folgenden Beschreibung eines bevorzugten Beispiels erhalten werden, das beispielhaft gegeben wird, und in Verbindung mit den beigefügten Zeichnungen zu verstehen ist, wobei:
1 ein Blockschaltbild eines herkömmlichen HF-Empfängers mit einem analogen Funkempfänger ist;
2 ein Blockschaltbild eines DBB-HF-Empfängers mit einem digitalen Hochpaßfilter-Kompensationsmodul ist, das gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung aufgebaut ist;
3 einen beispielhaften Aufbau des digitalen Hochpaßfilter-Kompensationsmoduls in dem DBB-HF-Empfänger von 2 zeigt; und
4 ein Diagramm ist, das darstellt, wie die Kompensationswerte K₁ und K₂, die in dem Hochpaßfilter-Kompensationsmodul des DBB-HF-Empfängers von 2 verwendet werden, die Frequenzdomänenantwort der realen und imaginären Signalkomponenten beeinflussen.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
2 ist ein Blockschaltbild eines DBB-HF-Empfängers 200, der gemäß einer bevorzugen Ausführungsform der vorliegenden Erfindung aufgebaut ist. Obwohl auf die Erfindung in Form der Implementierung an einem Empfänger 200 Bezug genommen wird, sollte sich für Fachleute der Technik auch verstehen, daß die Erfindung ebenso einen Transceiver betrifft.
Vorzugsweise werden das hier offenbarte Verfahren und System in eine drahtlose Sende/Empfangseinheit (WTRU) eingebaut. Nachstehend umfaßt eine WTRU ein Benutzergerät, eine Mobilstation, eine feste oder mobile Teilnehmereinheit, einen Funkrufempfänger oder jede andere Art von Vorrichtung, die fähig ist, in einer drahtlosen Umgebung zu arbeiten, ist aber nicht darauf beschränkt. Die Merkmale der vorliegenden Erfindung können in eine integrierte Schaltung (IC) eingebaut werden oder in einer Schaltung aufgebaut werden, die eine Vielzahl von miteinander verbindenden Bestandteilen aufweist.
Die vorliegende Erfindung ist auf Kommunikationssysteme unter Verwendung von Zeitmultiplexduplex (TDD), Zeitmultiplex-Vielfachzugriff (TDMA), Frequenzmultiplexduplex (FDD), Codemultiplex-Vielfachzugriff (CDMA), CDMA 2000, synchrones Zeitmultiplex CDMA (TDSCDMA) und orthogonales Frequenzteilungsmultiplexen (OFDM) anwendbar. Die vorliegende Erfindung ist dafür vorgesehen, auch auf andere Arten von Kommunikationssystemen anwendbar zu sein.
Wie in 2 gezeigt, umfaßt der DBB-HF-Empfänger 200 ein digitales Hochpaßfilter-Kompensationsmodul (HPFC-Modul) 205 mit realen (I) und imaginären (Q) Signalwegen, die mit den digitalen I- und Q-Signalausgängen 190, 195 verbunden sind. Das digitale HPFC-Modul 205 umfaßt ferner kompensierte Ausgänge 280, 290 und kann von der Steuerung 115 gesteuert werden.
3 zeigt einen beispielhaften Aufbau des digitalen HPFC-Moduls 205 in dem DBB-HF-Empfänger 200. Das digitale HPFC-Modul 205 umfaßt eine digitale Schaltung, welche die Niederfrequenzkomponenten (z. B. zwischen 5 und 50 kHz) aufweitet und die Grenzfrequenz (d. h. die Eckfrequenz) verringert, die von den analogen HPFs 175A, 175B, 185A, 185B derart festgelegt ist, daß die Spektralform der Frequenzantwortdomäne, die von den analogen HPFs 175A, 175B, 185A, 185B verändert wird, wiederhergestellt wird. Auf diese Weise wird die von den analogen HPFs 175A, 175B, 185A, 185B eingeschleppte Verzerrung unterdrückt. Ein oder mehrere zusätzliche digitale HPFC-Module 205 können in Reihe mit dem digitalen HPFC-Modul 205 geschaltet werden, um eine zusätzliche Kompensation der Verzerrung aufgrund der analogen HPFs 175A, 175B, 185A, 185B bereitzustellen.
Das digitale HPFC-Modul 205 umfaßt reale (I) und imaginäre (Q) Signalwege, auf denen jeweils reale und imaginäre Signalkomponenten von den digitalen Ausgängen 190, 195 des ADC 110 weitergeleitet werden. Das digitale HPFC-Modul 205 ist ein digitales Filter mit wesentlichen Eigenschaften, die derart ausgewählt sind, daß die Frequenzdomänenantwort des digitalen HPFC-Moduls 205 die von den analogen HPFs 175A, 175B, 185A, 185B in dem analogen Funkempfänger 105 verzerrte Frequenzcharakteristik wiederherstellen wird. Wenn die Frequenzantwort des digitalen HPFC-Moduls 205 mit der Frequenzantwort der analogen HPFs 175A, 175B, 185A, 185B gefaltet wird, wird die von den analogen HPFs 175A, 175B, 185A, 185B verursachte Verzerrung unterdrückt. Außerdem werden die Niederfrequenzkomponenten, die von den analogen HPFs 175A, 175B, 185A, 185B ausgefiltert werden, wiederhergestellt, indem ein digitales Filter mit einer Tiefpaßfrequenzantwort bereitgestellt wird, welche zu der Hochpaßfrequenzantwort der analogen HPFs 175A, 175B, 185A, 185B addiert wird. Die realen und imaginären Signalwege des digitalen HPFC-Moduls 205 haben die gleichen wesentlichen Frequenzeigenschaften für die Entfernung der Verzerrung, die auf jedem der I- und Q-Signalwege aufgrund der Gruppenverzögerungsschwankung auftritt, welche von den analogen HPFs 175A, 175B, 185A, 185B verursacht wird. Auf diese Weise enthalten die realen und imaginären kompensierten Signale, die von den realen und imaginären kompensierten Ausgängen 280, 290 des digitalen HPFC-Moduls 205 ausgegeben werden, die Verzerrung nicht. Das digitale HPFC-Modul kann, wie durch die Steuerung 115 bestimmt, wahlweise aktiviert oder deaktiviert werden.
Wie in 3 gezeigt, umfaßt das digitale HPFC-Modul 205 Addierer 210A, 210B, 230A, 230B, Akkumulatorschaltungen 215A, 215B und Multiplizierer 220A, 220B, 225A, 225B. Die Addierer 230A, 230B subtrahieren jeweils reale und imaginäre HPF-Kompensationssignale 245A, 245B von den realen und imaginären Signalkomponenten, um reale und imaginäre kompensierte Ausgaben 280, 290 mit aufgeweiteten Hochpaßfrequenzantworten bereitzustellen.
Die Akkumulatorschaltung 215A umfaßt eine Abtastverzögerungseinheit 235A und einen Addierer 240A. Ein Ausgang des Addierers 240A ist mit einem Eingang der Abtastverzögerungseinheit 235A verbunden. Ein Ausgang der Abtastverzögerungseinheit 235A ist mit einem ersten Eingang des Addierers 240A verbunden. Die Akkumulatorschaltung 215A gibt ein Akkumulatorausgangssignal 250A aus, das durch den Addierer 210A von der realen Signalkomponente subtrahiert wird, um ein Akkumulator-Rückkopplungssignal 255A zu erzeugen. Ein Kompensationssignal mit einem Wert K₁, das an einem Eingang 260A des Multiplizierers 220A empfangen wird, wird mit dem Akkumulator-Rückkopplungssignal 255A multipliziert, um ein kompensiertes Akkumulator-Rückkopplungssignal 265A zu erzeugen, das in einen zweiten Eingang des Addierers 240A eingegeben wird. Auf diese Weise stellt der Addierer 240A ein Abtastsignal 270A an den Eingang der Abtastverzögerungseinheit 235A bereit. Das Abtastsignal 270A besteht aus der Summe des kompensierten Akkumulator-Rückkopplungssignals 265A und dem Akkumulatorausgangssignal 250A. Ein zweites Kompensationssignal mit einem Wert K₂, das an einem Eingang 275A des Multiplizierers 225A empfangen wird, wird mit dem Akkumulatorausgangssignal 250A multipliziert, um das reale HPF-Kompensationssignal 245A zu erzeugen.
Immer noch Bezug nehmend auf 3 umfaßt die Akkumulatorschaltung 215B eine Abtastverzögerungseinheit 235B und einen Addierer 240B. Ein Ausgang des Addierers 240B ist mit einem Eingang der Abtastverzögerungseinheit 235B verbunden. Ein Ausgang der Abtastverzögerungseinheit 235B ist mit einem ersten Eingang des Addierers 240B verbunden. Die Akkumulatorschaltung 215B gibt ein Akkumulatorausgangssignal 250B aus, das durch den Addierer 210B von der imaginären Signalkomponente subtrahiert wird, um ein Akkumulator-Rückkopplungssignal 255B zu erzeugen. Das erste Kompensationssignal mit einem Wert K₁, das an einem Eingang 260B des Multiplizierers 220B empfangen wird, wird mit dem Akkumulator-Rückkopplungssignal 255B multipliziert, um ein kompensiertes Akkumulator-Rückkopplungssignal 265B zu erzeugen, das in einen zweiten Eingang des Addierers 240B eingegeben wird. Auf diese Weise stellt der Addierer 240B ein Abtastsignal 270B an den Eingang der Abtastverzögerungseinheit 235B bereit. Das Abtastsignal 270B besteht aus der Summe des kompensierten Akkumulator-Rückkopplungssignals 265B und dem Akkumulatorausgangssignal 250B. Das zweite Kompensationssig nal mit einem Wert K₂, das an einem Eingang 275B des Multiplizierers 225B empfangen wird, wird mit dem Akkumulatorausgangssignal 250B multipliziert, um das imaginäre HPF-Kompensationssignal 245B zu erzeugen.
Zusammengefaßt umfaßt das digitale HPFC-Modul 205 einen realen Signaleingang (Ausgang 190 des ADC 110) zum Empfangen der realen Signalkomponente (I) und einen realen kompensierten Signalausgang 280 zum Ausgeben eines realen kompensierten Ausgangssignals. Das digitale HPFC-Modul 205 umfaßt ferner erste und zweite Multiplizierer 220A, 225A, erste, zweite und dritte Addierer 210A, 240A, 230A und eine erste Abtastverzögerungseinheit 235A. Der erste Multiplizierer 220A hat erste und zweite Eingänge und einen Ausgang. Der erste Eingang 260A des ersten Multiplizierers 220A empfängt ein erstes Kompensationssignal mit einem ersten vorbestimmten Wert (K₁). Der erste Addierer 210A hat erste und zweite Eingänge und einen Ausgang. Der erste Eingang des ersten Addierers 210A ist mit dem realen Signaleingang (Ausgang 190 des ADC 110) des digitalen HPFC-Moduls 205 verbunden, und der Ausgang des ersten Addierers 210A ist mit dem zweiten Eingang des ersten Multiplizierers 220A verbunden. Der zweite Addierer 240A hat erste und zweite Eingänge und einen Ausgang. Der erste Eingang des zweiten Addierers 240A ist mit dem Ausgang des ersten Multiplizierers 220A verbunden. Die erste Abtastverzögerungseinheit 235A hat einen Eingang und einen Ausgang. Der Eingang der ersten Abtastverzögerungseinheit 235A ist mit dem Ausgang des zweiten Addierers 240A verbunden. Der zweite Multiplizierer 225A hat erste und zweite Eingänge und einen Ausgang. Der erste Eingang 275A des zweiten Multiplizierers 225A empfängt ein zweites Kompensationssignal mit einem zweiten vorbestimmten Wert (K₂). Der zweite Eingang des zweiten Multiplizierers 225A ist mit dem Ausgang der ersten Abtastverzögerungseinheit 235A, mit dem zweiten Eingang des zweiten Addierers 240A und mit dem zweiten Eingang des ersten Addierers 210A verbunden. Der dritte Addierer 230A hat erste und zweite Eingänge und einen Ausgang. Der erste Eingang des dritten Addierers 230A ist mit dem ersten Eingang des ersten Addierers 210A verbunden. Der zweite Eingang des dritten Addierers 230A ist mit dem Ausgang des zweiten Multiplizierers 225A verbunden. Der Ausgang des dritten Addierers 230A ist mit dem realen kompensierten Signalausgang 280 des digitalen HPFC-Moduls 205 verbunden.
Die Ausgabe des zweiten Multiplizierers 225A wird durch den dritten Addierer 230A von der realen Signalkomponente subtrahiert. Die Ausgabe der ersten Abtastverzögerungseinheit 235A wird durch den ersten Addierer 210A von der realen Signalkomponente subtrahiert.
Außerdem umfaßt das digitale HPFC-Modul 205 einen imaginären Signaleingang (Ausgang 195 des ADC 110) zum Empfangen der imaginären Signalkomponente (Q) und einen imaginären kompensierten Signalausgang 290 zum Ausgeben eines imaginären kompensierten Ausgangssignals. Das digitale HPFC-Modul 205 umfaßt ferner dritte und vierte Multiplizierer 220B, 225B, vierte, fünfte und sechste Addierer 210B, 240B, 230B und eine zweite Abtastverzögerungseinheit 235B. Der dritte Multiplizierer 220B hat erste und zweite Eingänge und einen Ausgang. Der erste Eingang 260B des dritten Multiplizierers 220B empfängt das erste Kompensationssignal mit dem ersten vorbestimmten Wert (K₁). Der vierte Addierer 210B hat erste und zweite Eingänge und einen Ausgang. Der erste Eingang des vierten Addierers 210B ist mit dem imaginären Signaleingang (Ausgang 195 des ADC 110) des digitalen HPFC-Moduls 205 verbunden, und der Ausgang des vierten Addierers 210B ist mit dem zweiten Eingang des dritten Multiplizierers 220B verbunden. Der fünfte Addierer 240B hat erste und zweite Eingänge und einen Ausgang. Der erste Eingang des fünften Addierers 240B ist mit dem Ausgang des dritten Multiplizierers 220B verbunden. Die zweite Abtastverzögerungseinheit 235B hat einen Eingang und einen Ausgang. Der Eingang der zweiten Abtastverzögerungseinheit 235B ist mit dem Ausgang des fünften Addierers 240B verbunden. Der vierte Multiplizierer 225B hat erste und zweite Eingänge und einen Ausgang. Der erste Eingang 275B des vierten Multiplizierers 225B empfängt das zweite Kompensationssignal mit einem vorbestimmten Wert (K₂). Der zweite Eingang des vierten Multiplizierers 225B ist mit dem Ausgang der zweiten Abtastverzögerungseinheit 235B, mit dem zweiten Eingang des fünften Addierers 240B und mit dem zweiten Eingang des vierten Addierers 210B verbunden. Der sechste Addierer 230B hat erste und zweite Eingänge und einen Ausgang. Der erste Eingang des sechsten Addierers 230B ist mit dem ersten Eingang des vierten Addierers 210B verbunden. Der zweite Eingang des sechsten Addierers 230B ist mit dem Ausgang des vierten Multiplizierers 225B verbunden. Der Ausgang des sechsten Addierers 230B ist mit dem imaginären kompensierten Signalausgang 290 des digitalen HPFC-Moduls 205 verbunden.
Die Ausgabe des vierten Multiplizierers 225B wird durch den sechsten Addierer 230B von der imaginären Signalkomponente subtrahiert. Die Ausgabe der zweiten Abtastverzögerungseinheit 235B wird durch den vierten Addierer 210B von der imaginären Signalkomponente subtrahiert.
Die Grenzfrequenz der realen und imaginären Signalkomponenten-Frequenzdomänenantworten wird ansprechend auf die Einstellung des ersten vorbestimmten Werts (K₁) des ersten Kompensationssignals, das jeweils an den ersten Eingängen 260A, 260B der ersten und dritten Multiplizierer 220A, 220B empfangen wird, verringert. Die Verstärkung der Hochpaßantwort der realen und imaginären Signalkomponenten-Frequenzdomänenantworten wird jeweils ansprechend auf den Empfang des zweiten vorbestimmten Werts (K₂) des zweiten Kompensationssignals an den ersten Eingängen 275A, 275B der zweiten und vierten Multiplizierer 225A, 225B eingestellt.
Die Leistung des digitalen HPFC-Moduls 205 basiert auf den Werten K₁ und K₂. 4 stellt dar, wie die Werte von K₁ und K₂ die Spektralform der Frequenzdomänenantwort der realen und imaginären Signalkomponenten beeinflussen. Die Einstellung des Werts von K₁ ändert die Grenzfrequenz der I- und Q-Signalkomponenten von F_C1 auf F_C2. Die Einstel lung des Werts von K₂ ändert die Verstärkung der Hochpaßantwort der Frequenzdomäne, die von dem digitalen HPFC-Modul 205 bereitgestellt wird, indem die Akkumulatorausgangssignale 250A, 250B durch 1-K₂ dividiert werden.
Es sollte sich verstehen, daß die Kompensation der I- und Q-Signalkomponenten durch das HPFC-Modul 205 mit einer Abtastrate implementiert werden kann, die wesentlich höher als die Chiprate ist (z. B. zehnfache Chiprate).
Während diese Erfindung insbesondere unter Bezug auf bevorzugte Ausführungsformen gezeigt und beschrieben wurde, versteht sich für Fachleute der Technik, daß vielfältige Änderungen in der Form und den Details daran vorgenommen werden können, ohne den Schutzbereich der vorstehend beschriebenen Erfindung zu verlassen.

Claims

Integrierte Schaltung IC (200) zum Einstellen der Frequenzdomänenantwort von den realen und/oder imaginären Signalkomponenten eines drahtlosen Kommunikationssignals, wobei die IC aufweist: einen Demodulator (145) mit realen und imaginären Signalausgängen (150, 155), wobei der Demodulator zum Empfangen des Kommunikationssignals und Ausgeben realer und imaginärer Signalkomponenten des Kommunikationssignals auf den realen und imaginären Ausgängen dient; ein digitales Filterkompensationsmodul (205) mit realen und imaginären Signalwegen (190, 195); zumindest ein analoges reales Signalwegfilter (175A, 185A) in Verbindung mit dem realen Signalausgang (150) des Demodulators und dem realen Signalweg (190) des digitalen Filterkompensationsmoduls; und zumindest ein analoges imaginäres Signalwegfilter (175B, 185B) in Verbindung mit dem imaginären Signalausgang (155) des Demodulators und dem imaginären Signalweg (195) des digitalen Filterkompensationsmoduls, dadurch gekennzeichnet, daß: das digitale Filterkompensationsmodul ein digitales Hochpaßfilterkompensationsmodul, HPFC-Modul, (205) ist; die IC einen Analog-Digital-Wandler ADC (110) umfaßt, dessen Eingänge mit den realen und imaginären Signalwegfiltern verbunden sind und dessen reale und imaginäre Komponentenausgänge (190, 195) jeweils mit den realen und imaginären Signalwegen des digitalen HPFC-Moduls verbunden sind, und dadurch, daß das digitale HPFC-Modul (205) umfaßt: eine erste Abtastverzögerungseinheit (235A), die ein erstes Abtastverzögerungseinheitsausgangssignal (250A) ausgibt und als Eingabe das Produkt (265a) eines ersten Kompen sationssignals mit einem vorbestimmten Wert (K₁) mit einem Differenzwert (255a) empfängt, wobei dieser Differenzwert gleich der realen Signalkomponente (190) minus der Abtastverzögerungseinheitsausgabe (250a) ist, wobei das Produkt mit der ersten Abtastverzögerungseinheitsausgabe (250a) summiert wird, um die erste Abtastverzögerungseingabe (270a) zu bilden, ein erster Multiplizierer (225A) das erste Abtastverzögerungseinheitsausgangssignal multipliziert mit einem zweiten Kompensationssignal mit einem vorbestimmten Wert (K₂) ausgibt; und ein erster Addierer (230A) eine kompensierte reale Ausgabe (280) ausgibt, indem er die Ausgabe des ersten Multiplizierers von der von dem ADC (110) ausgegebenen realen Signalkomponente (190) subtrahiert.
IC nach Anspruch 1, wobei eine Grenzfrequenz, die von dem analogen realen Signalwegfilter (175A, 185A) für die reale Signalkomponenten-Frequenzdomänenantwort begründet wird, ansprechend auf die Einstellung des ersten vorbestimmten Werts (K₁) des ersten Kompensationssignals (260A) verringert wird.
IC nach Anspruch 1, wobei die Hochpaßantwortverstärkung der realen Signalkomponenten-Frequenzdomäne durch Einstellen des zweiten vorbestimmten Werts (K₂) des zweiten Kompensationssignals (275A) gesteuert wird.
IC nach Anspruch 1, wobei die HPFC (205) ferner umfaßt: eine zweite Abtastverzögerungseinheit (235B), die basierend auf der von dem ADC (110) ausgegebenen imaginären Signalkomponente (195), dem ersten Kompensationssignal und der Rückkopplung von dem zweiten Abtastverzögerungseinheitsausgangssignal als Eingangssignale ein zweites Abtastverzögerungseinheitsausgangssignal (250B) ausgibt; einen zweiten Multiplizierer (225B), der das zweite Abtastverzögerungseinheitsausgangssignal multipliziert mit dem zweiten Kompensationssignal ausgibt; und einen zweiten Addierer (230B), der durch Subtrahieren der Ausgabe des zweiten Multiplizierers von der von dem ADC (110) ausgegebenen imaginären Signalkomponente (195) eine kompensierte imaginäre Ausgabe (290) ausgibt.
IC nach Anspruch 4, wobei eine Grenzfrequenz, die von dem analogen imaginären Signalwegfilter (175B, 185B) für die imaginäre Signalkomponenten-Frequenzdomänenantwort begründet wird, ansprechend auf die Einstellung des ersten vorbestimmten Werts (K₁) des ersten Kompensationssignals (260B) verringert wird.
IC nach Anspruch 4, wobei die Hochpaßantwortverstärkung der imaginären Signalkomponenten-Frequenzdomäne durch Einstellen des zweiten vorbestimmten Werts (K₂) des zweiten Kompensationssignals (275B) gesteuert wird.
IC nach Anspruch 1, wobei das digitale HPFC-Modul selektiv aktiviert und deaktiviert wird.
Digitaler Basisbandempfänger, DBB-Empfänger, der den IC nach einem der Ansprüche 1–7 umfaßt.
Drahtlose Sende/Empfangseinheit WTRU, die den IC nach einem der Ansprüche 1–7 umfaßt.