EP4670206A1 - Support comprenant une couche de piégeage de charges, substrat composite comprenant un tel support et procédé de fabrication associés - Google Patents

Support comprenant une couche de piégeage de charges, substrat composite comprenant un tel support et procédé de fabrication associés

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Publication number
EP4670206A1
EP4670206A1 EP24703123.0A EP24703123A EP4670206A1 EP 4670206 A1 EP4670206 A1 EP 4670206A1 EP 24703123 A EP24703123 A EP 24703123A EP 4670206 A1 EP4670206 A1 EP 4670206A1
Authority
EP
European Patent Office
Prior art keywords
layer
support
sprt
composite substrate
trapping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP24703123.0A
Other languages
German (de)
English (en)
Inventor
Lamia NOURI
Christelle Veytizou
Christine LAURANT
Emmanuel Augendre
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Soitec SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Soitec SA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of EP4670206A1 publication Critical patent/EP4670206A1/fr
Pending legal-status Critical Current

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    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/6922—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC

Definitions

  • the invention relates to a support having an electric charge trapping layer, the support being intended to form a composite substrate by receiving a thin crystalline layer by a layer transfer technique.
  • a composite substrate finds its application in the field of integrated electronic components, in particular radiofrequency (RF) components processing signals whose frequency can typically be between 20 kHz and 300 GHz, or more.
  • the thin layer of the composite substrate can be made of a semiconductor material such as silicon or an insulating material such as a material having piezoelectric and/or ferroelectric properties.
  • the invention also relates to the composite substrate comprising this support and on which the thin layer has been transferred.
  • the invention also relates to the method for manufacturing the support and the method for manufacturing the composite substrate incorporating such a support.
  • documents US7585748 and US9293473 propose forming the electric charge trapping layer (and more concisely referred to as “trapping layer” in the remainder of this description) in the form of a polycrystalline silicon layer arranged on a silicon base substrate.
  • the silicon grain boundaries constituting the polycrystalline layer constitute traps for electrical charges likely to circulate. These traps can be formed by incomplete or dangling chemical bonds at these boundaries. This prevents electrical conduction in the trapping layer, which consequently has a high resistivity, typically greater than 1000 Ohms.cm.
  • the trapping layer can more generally be formed from a non-monocrystalline layer having structural defects, such as dislocations, grain boundaries, amorphous zones, interstices, inclusions, pores, etc., these structural defects being capable of trapping electric charges.
  • the trapping layer can thus be formed by implanting a relatively heavy species, such as argon, in a superficial thickness of the base substrate, in order to form the structural defects constituting the electric traps.
  • a relatively heavy species such as argon
  • document US10224233 proposes a trapping layer formed of nanocavities arranged in a superficial zone of a base substrate, and obtained by implanting helium and nitrogen.
  • This layer can also be formed by porosification of a surface thickness of the base substrate.
  • Document US10290533 thus proposes a trapping layer consisting of pores formed on the surface of the base substrate, oxidized and filled with a semi-conductor material, polycrystalline or amorphous.
  • the trapping layer is however generally formed by depositing a layer of polycrystalline silicon deposited on the base substrate.
  • a layer of polycrystalline silicon deposited on the base substrate.
  • Document US2015115480 proposes forming the trapping layer as a stack of passivated elementary amorphous or polycrystalline layers. These elementary layers may in particular be composed of silicon, germanium, silicon germanium. The aim of this stack is to make the trapping layer more robust to the heat treatments that the support is required to undergo, in particular during the manufacturing steps of the composite substrate using such a support.
  • the trapping layer is selected from the group consisting of carbon nitride, silicon carbon nitride and a combination of these materials.
  • the trapping layer is formed from a material having a wide band gap and in particular a material chosen from the group consisting of aluminum nitride, boron nitride, indium nitride, gallium nitride, aluminum-gallium nitride, aluminum-gallium-indium nitride, aluminum-gallium-indium boron nitride.
  • the trapping layer is an amorphous layer of carbon-doped silicon. This layer is formed on a silicon base substrate having a surface layer of silicon oxide.
  • the deposition of the polycrystalline silicon trapping layer is preceded by the formation of a nucleation layer consisting of a silicon oxide, a silicon nitride or a silicon oxynitride.
  • This nucleation layer is heat treated to form holes therein.
  • Document US10468295 provides for forming a layer of silicon nitride or silicon oxynitride between a polycrystalline silicon trapping layer and a dielectric layer of silicon oxide. This layer can be obtained by deposition or by nitriding/oxynitriding of the trapping layer and aims to preserve the resistivity of the trapping layer and to avoid its recrystallization.
  • this state of the art reveals the need to have a support for a composite substrate comprising a trapping layer which has a high resistivity.
  • This trapping layer aims to ensure the linearity of an electrical signal propagating in an active layer formed on the surface of the substrate and including the thin crystalline layer, by reducing the coupling between this active layer and the support.
  • the linearity must be sufficient to meet the specifications of a wide variety of applications, in particular radiofrequency applications.
  • porous silicon has certain limitations such as significant mechanical fragility due to its porosity which is difficult to reduce sufficiently, the influence on radiofrequency performance of the initial conductivity of the silicon made porous or the impossibility of forming it directly on substrates with high electrical resistivity.
  • the present invention aims to provide an alternative to the solutions envisaged so far. More specifically, conventional solutions tend to focus on the trapping of electric charges at an interface between an electric charge trapping layer and a support, to the exclusion of other approaches. However, the applicant has considered a solution acting not only on the aspect of charge trapping at an external interface, but also on the aspect of the electrical polarization of the charge trapping layer and, possibly, on the possibility of trapping charges within the trapping layer itself.
  • a first aspect of the invention is a support for a composite substrate, the support comprising an electric charge trapping layer in contact with a base support, the trapping layer comprising a low permittivity layer made of a material having a lower relative dielectric permittivity than silicon dioxide, the material having a lower relative dielectric permittivity than silicon dioxide being SiOC or SiOCH.
  • a first advantage of the support according to the invention is to comprise a layer for trapping electric charges, immobilizing the charges effectively thanks to its disordered structure, comprising numerous sites capable of trapping the electric charges.
  • a second advantage of the support according to the invention is to reduce the capacitive coupling between the active layer and the substrate. This effect is obtained by the use of a material with low dielectric permittivity, called a “low k” material in English terminology.
  • a third advantage is to reduce the accumulation of electric charge at the interfaces of the charge trapping layer, likely to attract free charges participating in the electrical conductivity of the base support and therefore reducing its effective resistivity, in particular in the vicinity of the interface between the trapping layer and the base support.
  • a fourth advantage of the support according to the invention is to combine the previous advantages by means of a reduced number of layers, facilitating the manufacture of the support and reducing the associated production costs.
  • the aspect concerning the porosity of the trapping layer advantageous in that it naturally includes free surfaces and hanging bonds at the level of its pores, within the layer itself, forming as many sites for trapping electric charges.
  • SiOCH or SiOC makes it possible to envisage a very thick trapping layer, sufficient to effectively isolate from the support any element formed on the charge trapping layer and intended to operate in the radiofrequency domain.
  • a second aspect of the invention relates to a composite substrate comprising a crystalline surface layer disposed on a support according to the first aspect of the invention.
  • a third aspect of the invention relates to a method of manufacturing a support for a composite substrate, comprising the steps of providing a base substrate; forming, on the base substrate, an electric charge trapping layer comprising a low permittivity layer made of a material having a lower relative dielectric permittivity than silicon dioxide, the material having a lower relative dielectric permittivity than silicon dioxide being SiOC or SiOCH.
  • the low permittivity layer may have a porosity of between 0% and 50%, preferably between 5% and 50%, more preferably between 14% and 50%.
  • a fourth aspect of the invention relates to a method of manufacturing a composite substrate, comprising the steps of providing a base substrate; forming, on the base substrate, an electric charge trapping layer comprising a low permittivity layer made of a material having a lower relative dielectric permittivity than silicon dioxide; forming a dielectric layer on the electric charge trapping layer; and attaching a surface layer to the dielectric layer.
  • the surface layer may be a crystalline or monocrystalline layer.
  • a composite substrate S comprising a Sprt support integrating a base BSprt support and an electric charge trapping Trap layer on the base BSprt support, a surface layer Crist arranged on the Sprt support, and a dielectric layer Diel interposed between the surface layer Crist and the Sprt support, preferably in direct contact with the surface layer Crist and the electric charge trapping Trap layer, hereinafter referred to as the trapping Trap layer.
  • the surface layer Crist is a layer allowing functions, for example semiconducting or ferroelectric, to be given to a device developed on or in the composite substrate S. It is generally a layer of crystalline structure, possibly monocrystalline.
  • the composite substrate S can be in the form of a circular plate whose diameter can be 100, 200, 300 or even 450mm or other dimensions.
  • the composite substrate S can be produced in multiple ways.
  • the composite substrate S can be produced by a manufacturing method comprising the assembly of the support Sprt and a donor substrate, the dielectric layer Diel being intercalated between these two elements, followed by a step of removing a portion of the donor substrate to form the surface layer Crist.
  • the step of removing a portion of the donor substrate can be carried out by mechanical-chemical thinning of this substrate.
  • the composite substrate S is preferentially manufactured by applying the Smart CutTM technology, according to which a layer intended to form the surface layer Crist is delimited by means of a weakening plane formed by implantation of light species such as hydrogen in the donor substrate.
  • This layer is then separated from the donor substrate bonded to the support via the Diel dielectric layer, by fracture at the weakening plane, the Crist surface layer remaining fixed on the Sprt support provided with the Trap trapping layer, with the Diel dielectric layer interposed between them.
  • the Diel layer essentially has the function of improving the adhesion of the Crist surface layer to the Sprt support.
  • the Sprt support typically has a thickness of several hundred microns.
  • the Sprt support has a high resistivity, greater than 1000 ohm.centimeter, and even more preferably, greater than 2000 ohm.centimeter. This limits the density of charges, holes or electrons, which are likely to move in the support.
  • the invention is not limited to a Sprt support having such a resistivity, and it also provides RF performance advantages when the substrate has a lower resistivity, of the order of a few hundred ohm.centimeter, for example less than 1000 ohm.cm, or 500 ohm.cm or even 10 ohm.cm.
  • the basic BSprt support included in the Sprt support is preferably made of monocrystalline silicon. It may be, for example, a CZ silicon substrate with a low interstitial oxygen content of between 6 and 10 ppm, or an FZ silicon substrate which in particular has a naturally very low interstitial oxygen content. It may also be a CZ silicon substrate having a high amount of interstitial oxygen (referred to as "High Oi") greater than 26 ppm.
  • the basic BSprt support may alternatively be formed of another material: it may be, for example, sapphire, glass, quartz, silicon carbide, etc. In certain circumstances, and in particular when the trapping layer has a sufficient thickness, for example greater than 30 microns, the basic BSprt support may have a standard resistivity, less than 1 kohm.cm.
  • the trapping layer can be of very varied natures, as reported in the documents forming the state of the art. Generally speaking, it is a non-crystalline layer having structural defects such as dislocations, grain boundaries, amorphous zones, interstices, inclusions, pores, etc. These structural defects form traps for charges likely to circulate in the material, for example at the level of incomplete or dangling chemical bonds. This prevents conduction in the trapping layer, which consequently has a high resistivity.
  • the trapping Trap layer is integrated directly in contact with the base BSprt support.
  • This support can therefore have a composition considered to be homogeneous and be in direct contact with the trapping Trp layer, but these characteristics do not exclude the presence of a native oxide on the surface of the base substrate and at its interface with the trapping Trap layer.
  • This can be an oxide layer with a thickness of the order of 10 nm or less, generated by the simple exposure of the base BSprt support to the ambient atmosphere.
  • the Trap layer for trapping electric charges comprises a layer of a material with a low dielectric permittivity, i.e. a material with a relative dielectric permittivity lower than the relative dielectric permittivity of silicon dioxide.
  • a material with a low relative dielectric permittivity mention may be made of porous silica, fluorosilicate glasses (FSG or fluorosilicates in English terminology), organosilicon components or silicon-based dielectric polymers.
  • SiOC and SiOCH are considered in particular, and more particularly porous SiOCH. Materials with relative dielectric permittivities between 2.25 and 3.1 are thus considered.
  • a composite charge trapping Trap layer formed of a layer Lk of a material of low dielectric permittivity and an intercalary layer Inter interposed between the layer Lk and the base substrate.
  • This intercalary layer can be formed of a layer of silicon carbide SiC, preferably 10 to 100 nm thick, or a layer of a second material of low dielectric permittivity but higher than that of the material of the layer Lk such as a layer of a material called DLK for Dense Low-K in English terminology such as a layer of non-porous SiOCH or less porous than the layer Lk, preferably 10 to 500 nm thick.
  • This intercalary layer creates additional electric traps within it and therefore increases the trapping capacity of the Trap layer.
  • Increasing the thickness of the Trap layer by means of the interlayer also has the effect of reducing its capacitance and consequently the advantage of improving the linearity of an electrical signal propagating in an active layer formed on the surface of the Sprt support.
  • the SiC layer reinforces the mechanical strength of the LK layer and its adhesion to the BSprt base support.
  • a SiC layer has additional advantages, due in part to a strong mechanical tension characteristic, with the creation of additional traps in the Lk layer by diffusion of carbon atoms within it and its relaxation, as well as the generation of a thin compression layer at the interface with the base support, which reduces the mobility of the electric charge carriers and therefore advantageously increases the electrical resistivity.
  • the trapping layer may consist solely of a Lk layer of a low dielectric permittivity material, such as SiOC, SiOCH or porous SiOCH.
  • a low dielectric permittivity material such as SiOC, SiOCH or porous SiOCH.
  • the SiOC and SiOCH may be non-porous or very low porous (less than 5% porosity).
  • the dielectric layer Diel can be made of a silicon oxide and preferably contains nitrogen, favorable for forming a barrier layer preventing the diffusion of species, in particular hydrogen, boron and lithium if applicable.
  • the surface layer Crist may be of any nature that is suitable for the practical applications considered. It is very preferably formed of a monocrystalline material. When the Sprt support is intended to receive integrated semiconductor components, the surface layer Crist may thus be composed of monocrystalline silicon, or of any other semiconductor material. When the Sprt support is intended to receive surface acoustic wave filters, the surface layer Crist may be composed of a ferroelectric material, such as LiTaO3, LiNbO3, LiAlO3, BaTiO3, PbZrTiO3, KNbO3, BaZrO3, CaTiO3, PbTiO3 or KTaO3. This layer may take the form of a circular plate, of standardized dimensions, for example 150 mm or 200 mm in diameter.
  • the layer may have been taken from an ingot of ferroelectric materials, this taking having been carried out in such a way that the crystalline orientation is predetermined.
  • the orientation is chosen according to the intended application. Thus, it is usual to choose a 42°RY orientation in the case where it is desired to exploit the properties of the thin layer to form a SAW filter.
  • the invention is in no way limited to a particular crystalline orientation.
  • the surface layer Crist may also comprise finished or semi-finished integrated components, formed on the donor substrate and transferred to the support Sprt during the step of manufacturing the composite substrate S. Generally speaking, the surface layer may have a thickness of between 10 nm and 10 ⁇ m.
  • a porous SiOCH trapping Trap layer is formed by deposition using a conventional plasma-enhanced chemical vapor deposition (PECVD) process followed by UV annealing, for example using one of the methods described in the article “SiOCH thin films deposited by chemical vapor deposition: From low- ⁇ to chemical and biochemical sensors” by V Jousseaume et al., Microelectronic Engineering 167 (2017) 69-79.
  • the SiOCH layer may have a porosity of between 5% and 50%, or more, just after its formation.
  • Trap layers with thicknesses between 80 nm and 4 ⁇ m can thus be formed, preferably between 200 nm and 1 ⁇ m to satisfy a compromise between the trapping and isolation efficiency that motivate thick deposits, and the manufacturing constraints that motivate low thicknesses to limit the mobilization of the machines used.
  • a shrinkage of the layers formed can be observed linked to the release of porogens during UV annealing, which can lose up to 40% of their thickness.
  • the thicknesses indicated correspond to the thickness after shrinkage.
  • the porosity of the layers obtained can also be modulated so as to bring it, after shrinkage, between 5% and 50%, or between 14% and 50%.
  • SiOCH layer (or SiOC if applicable) by adding nitrogen, which gives it sealing properties to certain chemical species such as hydrogen, boron and lithium, which may be present for example in a ferroelectric layer formed subsequently, or more generally by contamination of the surface layer by the equipment during manufacturing, these species being likely to reduce the charge trapping capacity of the trapping layer if these species are left free to migrate and occupy the charge trapping sites.
  • chemical species such as hydrogen, boron and lithium, which may be present for example in a ferroelectric layer formed subsequently, or more generally by contamination of the surface layer by the equipment during manufacturing, these species being likely to reduce the charge trapping capacity of the trapping layer if these species are left free to migrate and occupy the charge trapping sites.
  • the nitriding of the Diel oxide placed on the Trap layer can become optional, the nitriding of the Trap layer allowing to keep the benefit on the sealing to the diffusion of hydrogen, boron and lithium: one can then keep a Diel layer of pure SiO2 (substantially not nitrided) in contact with the Crist surface layer and keep a buried interface of good quality between the Crist and Diel layers, in particular when the Crist layer is formed of silicon.
  • the material constituting the Trap layer can thus comprise nitrogen at a concentration between 10 16 and 10 21 at/cm 3 Another advantage of the nitrogen supply is to reinforce the mechanical stability of the layer, which can be very advantageous when manufacturing a device on it.
  • the trapping layer is then optionally polished by a chemical-mechanical polishing (CMP) step.
  • CMP chemical-mechanical polishing
  • a silicon oxide layer including or not nitrogen of 100 nm to 1500 nm, preferably 150 nm to 500 nm thick, forming the Diel dielectric layer of the composite substrate 1, is deposited, for example by a PECVD technique carried out at a temperature between 300°C and 500°C.
  • the layer is then optionally polished by a chemical-mechanical polishing (CMP) step.
  • CMP chemical-mechanical polishing
  • the Diel dielectric layer may be deposited so as to have a proportion between the concentrations of nitrogen and hydrogen which is favorable to blocking the diffusion of hydrogen, with an excess of nitrogen relative to the amount of hydrogen, i.e. a ratio between the concentrations of nitrogen and hydrogen which is strictly greater than 1, preferably greater than 1.5, and even more preferably greater than 3, for concentrations measured by a SIMS (Secondary Ion Mass Spectrometry) method.
  • the hydrogen concentration in the dielectric layer is preferably less than approximately 10 22 at/cm 3 .
  • the Diel dielectric layer on the base BSprt support (via the trapping Trap layer) rather than on a donor substrate.
  • this base BSprt support may have an embrittlement plane, or be composed of a ferroelectric material having a relatively low Curie temperature or comprise components, which, in each of these cases, limits the thermal budget applicable to it to a few hundred degrees for a relatively short time, less than 1 hour.
  • the invention does not exclude that, in certain favorable cases, the dielectric layer 16 may be formed at least in part on the donor substrate 200.
  • hydrogen ions are implanted in a ferroelectric lithium tantalate donor substrate 200 through a first 210 of its faces in order to form a buried embrittlement plane 220.
  • a surface layer Crist is defined between this embrittlement plane 220 and the first face 210 of the donor substrate and a complementary layer 22 comprising the remainder of the donor substrate.
  • the donor substrate obtained at this stage is illustrated in (b) of the .
  • the donor substrate 200 is assembled to the dielectric layer Diel arranged on the support Sprt as illustrated in (c) of the , and the donor substrate 200 is then fractured at the embrittlement plane 220 using a moderate heat treatment of the order of 400°C.
  • the complementary layer 22 of the donor substrate is released to expose a free face 230 of this layer which can then be prepared to improve its crystalline quality and surface condition.
  • This preparation comprises a step of thinning the first layer by chemical-mechanical polishing and a step of heat treatment at 500°C in a neutral atmosphere for 1 hour.
  • the structure obtained, indicated in (d) of the is that of the .
  • ferroelectric layer of lithium tantalate used as the Crist surface layer
  • ferroelectric materials such as lithium niobate
  • a semiconductor surface layer such as a silicon layer or comprising silicon such as monocrystalline silicon could be used. It is also possible to transfer a layer carrying finished or semi-finished components, the transfer aiming at placing these components on the Sprt support to take advantage of its properties in the radiofrequency domain.
  • the RF (radio frequency) performance of a device can be estimated by performing an RF characterization of the composite substrate (and more particularly of the support of this composite substrate) on or in which the device is intended to be formed.
  • RF characterization of the composite substrate and more particularly of the support of this composite substrate
  • SOITEC the RF performance of a substrate can be characterized by a measurement of HD2 second harmonic distortion.
  • a support comprising a trapping layer making it possible to form a support exhibiting high and stable RF performances with temperature, these performances being established by the HD2 measurement.
  • Applicant has conducted RF performance tests for various geometries and processes of Sprt carriers having a silicon oxide Diel dielectric layer and formed from a base BSprt carrier made of monocrystalline silicon comprising a Trap layer including a porous SiOCH layer as a low relative dielectric permittivity material.
  • the SiOCH layer is in direct contact with the BSprt support and has not undergone any heat treatment after its formation.
  • An average of the HD2 measurements performed indicates a HD2 second harmonic distortion measurement at -60 dBm and an effective resistivity of 1641 ohm.cm, which are sufficient values for the application of the Sprt support to the radiofrequency domain.
  • This second case is identical to case 1, except that the SiOCH layer underwent a rapid thermal anneal (RTA) treatment by heating with lamps for 30 s at 1000°C under nitrogen.
  • RTA rapid thermal anneal
  • An average of the HD2 measurements carried out indicates a measurement of HD2 second harmonic distortion at -78 dBm and an effective resistivity of 2950 ohm.cm.
  • the RTA treatment appears to have a positive effect on both the HD2 second harmonic distortion and the effective resistivity.
  • This third case is identical to cases 1 and 2, except that the SiOCH layer underwent a 2h oven heat treatment at 1100°C under nitrogen atmosphere followed by a 30s rapid thermal annealing (RTA) at 1000°C under nitrogen atmosphere.
  • RTA rapid thermal annealing
  • An average of the HD2 measurements performed indicates a HD2 second harmonic distortion measurement at -73 dBm and an effective resistivity of 1500 ohm.cm, which indicates lower RF performance than case 2 for which only the RTA treatment was applied.
  • the applicant interprets the measurement results of these three cases as the fact that the RTA treatment stabilizes the porous SiOCH layer, limiting the adsorption of gases such as water vapor present in the atmosphere on its surface and at its pores, improving RF performance.
  • Case 4 differs from Cases 1 to 3 in that the trapping layer Trap is composite, comprising an interlayer Inter consisting of 100 nm of SiC deposited by PECVD between the porous SiOCH layer and the base BSPrt support, according to the geometry illustrated by the .
  • An average of the HD2 measurements performed indicates a HD2 second harmonic distortion measurement of -80 dBm and an effective resistivity of 2895 ohm.cm. On both aspects of HD2 second harmonic distortion and effective resistivity, this case shows excellent performance, close to that of case 2.

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Abstract

Support (Sprt) pour un substrat composite, le support (Sprt) comprenant une couche (Trap) de piégeage de charges électriques en contact avec un support (BSprt) de base, la couche (Trap) de piégeage comprenant une couche de faible permittivité constituée d'un matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium, le matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium étant du SiOC ou du SiOCH.

Description

    Support comprenant une couche de piégeage de charges, substrat composite comprenant un tel support et procédé de fabrication associés DOMAINE TECHNIQUE DE L’INVENTION
  • L'invention concerne un support présentant une couche de piégeage de charges électriques, le support étant destiné à former un substrat composite en recevant une couche mince cristalline par une technique de report de couche. Un tel substrat composite trouve son application dans le domaine des composants électroniques intégrés, en particulier des composants radiofréquences (RF) traitant des signaux dont la fréquence peut être typiquement comprise entre 20 kHz et 300 GHz, ou plus. La couche mince du substrat composite peut être constituée d’un matériau semi-conducteur tel que du silicium ou d’un matériau isolant tel qu’un matériau présentant des propriétés piézoélectrique et/ou ferroélectrique. Outre le support en tant que tel, l’invention concerne également le substrat composite comportant ce support et sur lequel on a reporté la couche mince. L’invention concerne également le procédé de fabrication du support et le procédé de fabrication du substrat composite incorporant un tel support.
    • ARRIERE PLAN TECHNOLOGIQUE
  • Il existe un riche état de la technique dans ce domaine.
  • Ainsi, et à titre d’exemple d’une première approche, les documents US7585748 et US9293473 proposent de former la couche de piégeage de charges électriques (et plus concisément désignée « couche de piégeage » dans la suite de cette description) sous la forme d’une couche de silicium polycristallin disposée sur un substrat de base en silicium.
  • Les joints des grains de silicium constituant la couche polycristalline constituent des pièges pour les charges électriques susceptibles de circuler. Ces pièges peuvent être formés par les liaisons chimiques non complètes ou pendantes au niveau de ces joints. On prévient ainsi la conduction électrique dans la couche de piégeage qui présente en conséquence une résistivité élevée, typiquement supérieure à 1000 Ohms.cm.
  • Outre le silicium polycristallin, la couche de piégeage peut être formée plus généralement d’une couche non monocristalline présentant des défauts structurels, tels que des dislocations, des joints de grains, des zones amorphes, des interstices, des inclusions, des pores…, ces défauts structurels étant aptes à piéger des charges électriques.
  • La couche de piégeage peut ainsi être formée par une implantation d’espèce relativement lourde, telle que de l’argon, dans une épaisseur superficielle du substrat de base, afin d’y former les défauts structurels constituant les pièges électriques. A titre d’exemple de cette approche, le document US10224233 propose une couche de piégeage formée de nanocavités disposées dans une zone superficielle d’un substrat de base, et obtenues par implantation d’hélium et d’azote.
  • On peut également former cette couche par porosification d’une épaisseur superficielle du substrat de base. Le document US10290533 propose ainsi une couche de piégeage constituée de pores formés à la surface du substrat de base, oxydés et emplis d’un matériau semi-conducteur, polycristallin ou amorphe.
  • Pour des raisons de simplicité de mise en œuvre, la couche de piégeage est toutefois généralement formée par dépôt d'une couche de silicium polycristallin déposée sur le substrat de base. Afin de préserver la qualité polycristalline de cette couche au cours des traitements thermiques que peut subir le support, on peut avantageusement prévoir une couche amorphe, en dioxyde de silicium par exemple, sur le substrat de base avant le dépôt de la couche de piégeage comme cela est proposé par les documents US8765571 et US9129800.
  • Le document US2015115480 propose quant à lui de former la couche de piégeage comme un empilement de couches amorphes ou polycristallines élémentaires passivées. Ces couches élémentaires peuvent notamment être composées de silicium, germanium, silicium germanium. On cherche par cet empilement à rendre plus robuste la couche de piégeage aux traitements thermiques que le support est amené à subir, en particulier lors des étapes de fabrication du substrat composite employant un tel support.
  • Le document US11251265 propose dans certains modes de mise en œuvre de former la couche de piégeage à partir d’une couche principale polycristalline et, intercalée dans cette couche, d’une couche intermédiaire formée d’un alliage de silicium et de carbone.
  • Dans le document WO2021110513 une couche polycristalline de carbure de silicium est formée directement sur le substrat de base, avant d’y placer la couche de piégeage polycristalline.
  • Dans le document EP3195352, la couche de piégeage est choisie dans le groupe constitué par le nitrure de carbone, le nitrure de carbone de silicium et une combinaison de ces matériaux.
  • Dans le document EP3195353, la couche de piégeage, amorphe ou cristalline, est formée d’un matériau présentant une bande interdite large et notamment un matériau choisi dans le groupe constitué par le nitrure d'aluminium, le nitrure de bore, le nitrure d'indium, le nitrure de gallium, le nitrure d'aluminium-gallium, le nitrure d'aluminium-gallium-indium, le nitrure d'aluminium-gallium-indium et de bore.
  • Dans le document EP3189544, la couche de piégeage est une couche amorphe de silicium dopé au carbone. Cette couche est formée sur un substrat de base en silicium présentant une couche superficielle d’oxyde de silicium.
  • Dans le document EP3266038, le dépôt de la couche de piégeage en silicium polycristallin est précédé par la formation d’une couche de nucléation constituée d’un oxyde de silicium, d’un nitrure de silicium ou d’un oxynitrure de silicium. Cette couche de nucléation est traitée thermiquement pour y former des trous.
  • Le document US10468295 prévoit de former une couche de nitrure de silicium ou d’oxynitrure de silicium entre une couche de piégeage en silicium polycristallin et une couche diélectrique d’oxyde de silicium. Cette couche peut être obtenue par dépôt ou par nitruration/oxynitruration de la couche de piégeage et vise à préserver la résistivité de la couche de piégeage et à éviter sa recristallisation.
  • D’une manière générale, cet état de la technique révèle le besoin de disposer d’un support pour un substrat composite comportant une couche de piégeage qui présente une résistivité élevée. Cette couche de piégeage a pour but d’assurer la linéarité d’un signal électrique se propageant dans une couche active formée en surface du substrat et incluant la couche mince cristalline, en diminuant le couplage entre cette couche active et le support. La linéarité doit être suffisante pour répondre au cahier des charges d’une grande variété d’applications, en particulier les applications radiofréquences.
  • Le document US 2021/0111019 A1 propose une solution visant à limiter l’absorption de signaux RF et reposant sur l’utilisation d’une couche semiconductrice poreuse, en particulier une couche de silicium poreux, intégrée dans une structure de type SOI (Silicon On Insulator) incluant une couche de piégeage de charges électriques et une couche cristalline épitaxiée sur la couche semiconductrice poreuse. On ne connait cependant pas de solution technique satisfaisante pour intégrer la formation de couches de silicium poreux dans un procédé industriel de fabrication de composants semiconducteurs tels que des circuits RF sur de substrats de type SOI. En outre, le silicium poreux présente certaines limitations comme une importante fragilité mécanique due à sa porosité qu’il est difficile de réduire suffisamment, l’influence sur les performances radiofréquences de la conductivité initiale du silicium rendu poreux ou encore l’impossibilité de le former directement sur des substrats de haute résistivité électrique.
    •
  • La présente invention a pour but de fournir une alternative aux solutions envisagées jusqu’à présent. Plus spécifiquement, les solutions conventionnelles tendent à se concentrer sur la piégeage des charges électriques au niveau d’une interface entre une couche de piégeage de charges électriques et un support, à l’exclusion d’autres approches. Cependant, la demanderesse a considéré une solution agissant non seulement sur l’aspect du piégeage de charges à une interface extérieure, mais aussi sur l’aspect de la polarisation électrique de la couche de piégeage de charges et, éventuellement, sur la possibilité de piéger des charges au sein même de la couche de piégeage.
  • En vue de la réalisation de ce but, un premier aspect de l’invention est un support pour un substrat composite, le support comprenant une couche de piégeage de charges électriques en contact avec un support de base, la couche de piégeage comprenant une couche de faible permittivité constituée d’un matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium, le matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium étant du SiOC ou du SiOCH.
  • Un premier avantage du support selon l’invention est de comprendre une couche de piégeage de charges électriques, immobilisant les charges de manière efficace grâce à sa structure désordonnée, comprenant de nombreux sites susceptibles de piéger les charges électriques.
  • Un second avantage du support selon l’invention est de réduire le couplage capacitif entre la couche active et le substrat. Cet effet est obtenu par l’utilisation d’un matériau à faible permittivité diélectrique, dit matériau « low k » en terminologie anglaise.
  • Un troisième avantage est de réduire l’accumulation de charge électrique aux interfaces de la couche de piégeage de charges, susceptible d’attirer des charges libres participant à la conductivité électrique du support de base et donc réduisant sa résistivité effective, en particulier au voisinage de l’interface entre la couche de piégeage et le support de base.
  • Un quatrième avantage du support selon l’invention est de combiner les avantages précédents au moyen d’un nombre réduit de couches, facilitant la fabrication du support et réduisant les coûts de production associés.
  • Selon des caractéristiques additionnelles non-limitative du premier aspect de l’invention, considérées individuellement ou selon toute combinaison techniquement réalisable :
    • la couche de faible permittivité peut être poreuse ;
    • la couche de faible permittivité peut présenter une porosité comprise entre 0% et 50%, préférablement entre 5% et 50%, plus préférablement entre 14% et 50% ;
    • la couche peut être de faible permittivité et en contact direct avec le support de base ;
    • une couche intercalaire de SiC peut être interposée entre la couche de faible permittivité et le support de base, la couche intercalaire étant constituée de SiC ou d’un matériau dense low-k dit DLK ;
    • le support de base peut avoir une composition homogène ; et
    • le matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium peut comprendre de l’azote à une concentration comprise entre 1016 et 1021 at/cm3.
  • On notera en particulier l’aspect concernant la porosité de la couche de piégeage, avantageuse en ce qu’elle comprend naturellement des surfaces libres et des liaisons pendantes au niveau de ses pores, au sein même de la couche, formant autant de sites de piégeage de charges électriques.
  • En outre, l’utilisation de SiOCH ou de SiOC pour former la couche de piégeage de charges permet d’envisager une couche de piégeage de forte épaisseur, suffisante pour efficacement isoler du support tout élément formé sur la couche de piégeage de charges et destiné à fonctionner dans le domaine des radiofréquences.
  • Un second aspect de l’invention porte sur un substrat composite comprenant une couche superficielle cristalline disposée sur un support selon le premier aspect de l’invention.
  • Selon des caractéristiques additionnelles non-limitative du second aspect de l’invention, considérées individuellement ou selon toute combinaison techniquement réalisable :
    • la couche superficielle peut être constituée de silicium ;
    • la couche mince peut être constituée d’un matériau ferroélectrique ;
    • une couche de matériau diélectrique peut être interposée entre la couche cristalline et la couche de piégeage ;
  • Un troisième aspect de l’invention porte sur un procédé de fabrication d’un support pour un substrat composite, comprenant les étapes de fournir un substrat de base ; former, sur le substrat de base, une couche de piégeage de charges électriques comprenant une couche de faible permittivité constituée d’un matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium, le matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium étant du SiOC ou du SiOCH.
  • Dans le procédé du troisième aspect de l’invention, la couche de faible permittivité peut présenter une porosité comprise entre 0% et 50%, préférablement entre 5% et 50%, plus préférablement entre 14% et 50%.
  • Un quatrième aspect de l’invention porte sur un procédé de fabrication d’un substrat composite , comprenant les étapes de fournir un substrat de base ; former, sur le substrat de base, une couche de piégeage de charges électriques comprenant une couche de faible permittivité constituée d’un matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium ; former une couche diélectrique sur la couche de piégeage de charges électrique ; et fixer une couche superficielle sur la couche diélectrique.
  • Dans le procédé du quatrième aspect de l’invention, la couche superficielle peut être une couche cristalline ou monocristalline.
    •  BREVE DESCRIPTION DES FIGURES
  • D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée de l’invention qui va suivre en référence aux figures annexées sur lesquels :
  • La représente un substrat composite faisant l’objet de la présente description ;
  • La illustre des cas particuliers de la couche Trap de la  ;
  • La schématise un procédé de fabrication du substrat composite de la .
    •  DESCRIPTION DETAILLEE DE L’INVENTION
  • La représente un substrat composite S comprenant un support Sprt intégrant un support BSprt de base et une couche Trap de piégeage de charges électrique sur le support BSprt de base, une couche superficielle Crist disposée sur le support Sprt, et une couche diélectrique Diel interposée entre la couche superficielle Crist et le support Sprt, de préférence en contact direct avec la couche superficielle Crist et la couche Trap de piégeage de charges électrique, désignée par couche Trap de piégeage par la suite.
  • La couche superficielle Crist est une couche permettant de donner des fonctions, par exemple semiconductrices ou ferroélectriques, à un dispositif élaboré sur ou dans le substrat composite S. Il s’agit en général d’une couche de structure cristalline, éventuellement monocristalline.
  • De manière conventionnelle, le substrat composite S peut se présenter sous la forme d'une plaquette circulaire dont le diamètre peut être de 100, 200, 300 voire même 450mm ou d’autres dimensions.
  • Ainsi que cela est présenté dans les documents formant l'état de la technique présenté en préambule, le substrat composite S peut être réalisé de multiples manières. Très généralement, le substrat composite S peut être réalisé par un procédé de fabrication comprenant l’assemblage du support Sprt et d’un substrat donneur, la couche diélectrique Diel étant intercalée entre ces deux éléments, suivi d’une étape d’élimination d’une partie du substrat donneur pour former la couche superficielle Crist. L’étape d’élimination d’une partie du substrat donneur peut être réalisée par amincissement mécano-chimique de ce substrat. Cependant, le substrat composite S est préférentiellement fabriqué par application de la technologie Smart Cut™, selon laquelle une couche destinée à former la couche superficielle Crist est délimitée par l’intermédiaire d’un plan de fragilisation formé par implantation d’espèces légères telles que de l’hydrogène dans le substrat donneur. Cette couche est ensuite séparée du substrat donneur collé au support via la couche diélectrique Diel, par fracture au niveau du plan de fragilisation, la couche superficielle Crist restant fixée sur le support Sprt muni de la couche Trap de piégeage, avec la couche diélectrique Diel interposée entre eux. La couche Diel a essentiellement pour fonction d’améliorer l’adhérence de la couche superficielle Crist au support Sprt.
  • Le support Sprt présente typiquement une épaisseur de plusieurs centaines de microns. Préférentiellement, le support Sprt présente une résistivité élevée, supérieure à 1000 ohm.centimètre, et plus préférentiellement encore, supérieure à 2000 ohm.centimètre. On limite de la sorte la densité des charges, trous ou électrons, qui sont susceptibles de se déplacer dans le support. Cependant, l’invention n’est pas limitée à un support Sprt présentant une telle résistivité, et elle procure également des avantages de performances RF lorsque le substrat présente une résistivité plus faibles, de l’ordre de quelques centaines d’ohm.centimètre, par exemple inférieure à 1000 ohm.cm, ou à 500 ohm.cm voire même à 10 ohm.cm.
  • Pour des raisons de disponibilité et de coût, le support BSprt de base compris dans le support Sprt est préférentiellement en silicium monocristallin. Il peut s'agir par exemple d'un substrat de silicium CZ à faible teneur en oxygène interstitiel comprise entre 6 et 10 ppm, ou d’un substrat de silicium FZ qui présente notamment une teneur en oxygène interstitiel naturellement très faible. Il peut également s'agir d'un substrat de silicium CZ présentant une quantité élevée d'oxygène interstitiel (désigné par l'expression « High Oi ») supérieure à 26 ppm. Le support BSprt de base peut alternativement être formé d'un autre matériau : il peut s'agir par exemple de saphir, de verre, de quartz, de carbure de silicium… Dans certaines circonstances, et notamment lorsque la couche de piégeage présente une épaisseur suffisante, par exemple supérieure à 30 microns, le support BSprt de base peut présenter une résistivité standard, inférieure à 1 kohm.cm.
  • La couche Trap de piégeage peut être de natures très variées, ainsi que cela est reporté dans les documents formant l'état de la technique. D'une manière générale, il s'agit d'une couche non cristalline présentant des défauts structurels tels que des dislocations, des joints de grains, des zones amorphes, des interstices, des inclusions, des pores… Ces défauts structurels forment des pièges pour les charges susceptibles de circuler dans le matériau, par exemple au niveau de liaisons chimiques non complètes ou pendantes. On prévient ainsi la conduction dans la couche de piégeage qui présente en conséquence une résistivité élevée.
  • De préférence, la couche Trap de piégeage est intégrée directement au contact du support BSprt de base. Ce support peut donc avoir une composition considérée comme homogène et se trouver en contact direct avec la couche Trp de piégeage, mais ces caractéristiques n’excluent pas la présence d’un oxide natif à la surface du substrat de base et à son interface avec la couche Trap de piégeage. Il peut s’agir d’une couche d’oxide d’épaisseur de l’ordre de 10 nm ou moins, générée par la simple exposition du support BSprt de base à l’atmosphère ambiante.
  • Dans le cadre du présent document, la couche Trap de piégeage de charges électriques comprend une couche d’un matériau de faible permittivité diélectrique, c’est-à-dire un matériau de permittivité diélectrique relative plus faible que la permittivité diélectrique relative du dioxyde de silicium. Parmi les matériaux à faible permittivité diélectrique relative, on peut citer la silice poreuse, les verres de fluorosilicates (FSG ou fluorosilicates en terminologie anglaise), les composants organosiliciés ou les polymères diélectriques à base de silicium. Dans ce document, on considère en particulier le SiOC et le SiOCH, et plus en particulier le SiOCH poreux. On considère ainsi des matériaux de permittivités diélectriques relatives comprises entre 2,25 et 3,1.
  • La illustre en (a) une couche Trap de piégeage de charges composite, formée d’une couche Lk d’un matériau de faible permittivité diélectrique et d’une couche intercalaire Inter interposée entre la couche Lk et le substrat de base. Cette couche intercalaire peut être formée d’une couche de carbure de silicium SiC, de préférence de 10 à 100 nm d’épaisseur, ou bien une couche d’un second matériau de faible permittivité diélectrique mais supérieure à celle du matériau de la couche Lk telle qu’une couche d’un matériau dit DLK pour Dense Low-K en terminologie anglaise comme une couche de SiOCH non poreux ou moins poreux que la couche Lk, de préférence de 10 à 500 nm d’épaisseur. Cette couche intercalaire crée des pièges électriques supplémentaires en son sein et augmente donc la capacité de piégeage de la couche Trap. Augmenter l’épaisseur de la couche Trap au moyen de la couche intercalaire a aussi pour effet de réduire sa capacité et en conséquence pour avantage d’améliorer la linéarité d’un signal électrique se propageant dans une couche active formée en surface du support Sprt. En outre la couche de SiC renforce la solidité mécanique de la couche LK et son adhérence au support de base BSprt. Une couche de SiC possède des avantages supplémentaires, dus pour partie à une forte caractéristique de tension mécanique, avec la création de pièges supplémentaires dans la couche Lk par diffusion d’atomes de carbone au sein de celle-ci et sa relaxation, ainsi que la génération d’une fine couche de compression à l’interface avec le support de base, qui diminue la mobilité des porteurs de charge électrique et donc augmente avantageusement la résistivité électrique.
  • Alternativement, comme illustré en (b) de la , la couche Trap de piégeage peut être constituée uniquement d’une couche Lk d’un matériau à faible permittivité diélectrique, tel que du SiOC, du SiOCH ou du SiOCH poreux. Le SiOC et le SiOCH peuvent être non poreux ou très faiblement poreux (moins de 5% de porosité).
  • La couche diélectrique Diel peut être constituée d’un oxyde de silicium et préférentiellement contient de l’azote, favorable pour former une couche barrière empêchant la diffusion des espèces, en particulier l’hydrogène, le bore et le lithium le cas échéant.
  • La couche superficielle Crist peut être de toute nature qui convient aux applications pratiques considérées. Elle est très préférentiellement formée d’un matériau monocristallin. Lorsque le support Sprt est destiné à recevoir des composants intégrés à semi-conducteur, la couche superficielle Crist peut être ainsi composée de silicium monocristallin, ou de tout autre matériau semi-conducteur. Lorsque le support Sprt est destiné à recevoir des filtres à onde acoustique de surface, la couche superficielle Crist peut être composée d’un matériau ferroélectrique, tel que du LiTaO3, LiNbO3, LiAlO3, BaTiO3, PbZrTiO3, KNbO3, BaZrO3, CaTiO3, PbTiO3 ou de KTaO3. Cette couche peut prendre la forme d'une plaquette circulaire, de dimension normalisée, par exemple de 150 mm ou 200 mm de diamètre. Mais l'invention n'est nullement limitée à ces dimensions ou à cette forme. La couche peut avoir été prélevée d’un lingot de matériaux ferroélectrique, ce prélèvement ayant été réalisé de manière à ce que l'orientation cristalline est prédéterminée. L’orientation est choisie en fonction de l’application visée. Ainsi, il est usuel de choisir une orientation 42°RY dans le cas où l’on souhaite exploiter les propriétés de la couche mince pour former un filtre SAW. Mais l’invention n’est nullement limitée à une orientation cristalline particulière. La couche superficielle Crist peut également comprendre des composants intégrés finis ou semi-finis, formés sur le substrat donneur et reportés sur le support Sprt au cours de l’étape de fabrication du substrat composite S. D’une manière générale, la couche superficielle peut présenter une épaisseur comprise entre 10 nm et 10 µm.
  • On présente maintenant, à titre d’illustration seulement, à l’aide de la un procédé de fabrication d'un substrat composite S conforme à celui représentée sur la , la couchez superficielle Crist étant constitué d’un matériau ferroélectrique.
  • Selon ce procédé, sur un support BSprt de base en silicium, on forme par dépôt une couche Trap de piégeage en SiOCH poreux par un procédé conventionnel de dépôt en phase vapeur assisté par plasma ou PECVD pour Plasma-Enhanced Chemical Vapor Deposition en terminologie anglaise suivi d’un recuit UV, par exemple selon l’un des procédés décrits dans l’article « SiOCH thin films deposited by chemical vapor deposition: From low-κ to chemical and biochemical sensors » par V Jousseaume et al., Microelectronic Engineering 167 (2017) 69-79. La couche de SiOCH peut présenter une porosité comprise entre 5% et 50%, ou plus, juste après sa formation. On peut ainsi former des couches Trap de piégeage d’épaisseurs comprises entre 80 nm et 4 µm, préférablement entre 200 nm et 1 µm pour satisfaire un compromis entre l’efficacité de piégeage et d’isolation qui motivent des dépôts épais, et les contraintes de fabrications qui motivent des faibles épaisseurs pour limiter la mobilisation des machines employées. Il est à noter que, suite au dépôt, on peut observer un retrait des couches formées lié à la libération de porogènes lors du recuit UV, qui peuvent perdre jusqu’à de l’ordre de 40% de leur épaisseur. Les épaisseurs indiquées correspondent à l’épaisseur après retrait. On peut également moduler la porosité des couches obtenues de manière à l’amener, après retrait, entre 5% et 50%, ou encore entre 14% et 50%.
  • Il est également possible de nitrurer la couche de SiOCH (ou de SiOC le cas échant) par adjonction d’azote, ce qui lui confère des propriété d’étanchéité à certaines espèces chimiques telles que l’hydrogène, le bore et le lithium, qui peuvent être présents par exemple dans une couche ferroélectrique formée par la suite, ou bien de manière plus générale par contamination de la couche superficielle par l’équipement lors de la fabrication, ces espèces étant susceptibles d’amoindrir la capacité de piégeage de charges de la couche de piégeage si ces espèces sont laissées libres de migrer et d’occuper les sites de piégeage de charges. Ainsi, la nitruration de l’oxyde Diel placé sur la couche Trap peut devenir optionnelle, la nitruration de la couche Trap permettant de garder le bénéfice sur l’étanchéité à la diffusion de l’hydrogène, du bore et du lithium : on peut alors garder une couche Diel de SiO2 pur (sensiblement non nitruré) en contact avec la couche superficielle Crist et garder une interface enterrée de bonne qualité entre les couches Crist et Diel, en particulier lorsque la couche Crist est formée de silicium. Le matériau constituant la couche Trap peut ainsi comprendre de l’azote à une concentration comprise entre 1016 et 1021 at/cm3 Un autre avantage de l’apport d’azote est de renforcer la stabilité mécanique de la couche, ce qui peut être très avantageux lors de la fabrication d’un dispositif sur celle-ci.
  • La couche de piégeage est ensuite optionnellement polie par une étape de polissage mécano-chimique (CMP).
  • Sur la couche Trap de piégeage on dépose, par exemple par une technique PECVD conduite à une température comprise entre 300°C et 500°C, une couche d'oxyde de silicium incluant ou non de l’azote de 100 nm à 1500 nm, de préférence de 150 nm à 500 nm d'épaisseur formant la couche diélectrique Diel du substrat composite 1. La couche est ensuite optionnellement polie par une étape de polissage mécano-chimique (CMP).
  • La couche diélectrique Diel peut être déposée de manière à présenter une proportion entre les concentrations d’azote et d’hydrogène qui soit favorable au blocage de la diffusion de l’hydrogène, avec un excès d’azote par rapport à la quantité d’hydrogène, c'est-à-dire un ratio entre les concentrations d’azote et d’hydrogène qui soit strictement supérieur à 1, préférablement supérieur à 1,5, et encore plus préférablement supérieur à 3, pour des concentrations mesurées par une méthode SIMS (Secondary Ion Mass Spectrometry en terminologie anglaise). Ainsi, la concentration en hydrogène dans la couche diélectrique est préférablement inférieure à environ 1022 at/cm3.
  • Comme illustré par ce mode de réalisation, on préfère généralement disposer la couche diélectrique Diel sur le support BSprt de base (via la couche Trap de piégeage) plutôt que sur un substrat donneur. En effet, il est généralement possible de traiter thermiquement ce support BSprt de base à des températures relativement élevées, ce qui peut être souhaitable pour certaines applications, ce qui n'est pas toujours le cas du substrat donneur. Par exemple, ce substrat donneur peut présenter un plan de fragilisation, ou être composé d'un matériau ferroélectrique présentant une température de Curie relativement faible ou comporter des composants, ce qui, dans chacun de ces cas, limite le budget thermique qui lui est applicable à quelques centaines de degrés pendant un temps relativement court, inférieur à 1 heure. Toutefois, l'invention n'exclut pas que, dans certains cas favorables, la couche diélectrique 16 puisse être formée au moins en partie sur le substrat donneur 200.
  • La structure obtenue à ce stade est illustrée en (a) de la .
  • Parallèlement à la préparation du support Sprt, des ions d’hydrogène sont implantés dans un substrat donneur 200 ferroélectrique de tantalate de lithium à travers une première 210 de ses faces afin de former un plan de fragilisation 220 enterré. On définit de la sorte une la couche superficielle Crist entre ce plan de fragilisation 220 et la première face 210 du substrat donneur et une couche complémentaire 22 comprenant le reste du substrat donneur.
  • Le substrat donneur obtenu à ce stade est illustré en (b) de la .
  • On assemble le substrat donneur 200 à la couche diélectrique Diel disposée sur le support Sprt comme illustré en (c) de la , et on fracture ensuite le substrat donneur 200 au niveau du plan de fragilisation 220 à l'aide d'un traitement thermique modéré de l’ordre de 400°C. On libère la couche complémentaire 22 du substrat donneur pour exposer une face libre 230 de cette couche qui peut ensuite être préparée pour en améliorer la qualité cristalline et l’état de surface. Cette préparation comprend une étape d'amincissement de la première couche par polissage mécano-chimique et une étape de traitement thermique à 500°C dans une atmosphère neutre pendant 1h. La structure obtenue, indiquée en (d) de la est celle de la .
  • Le procédé décrit ci-dessus est appliqué à une couche ferroélectrique de tantalate de lithium utilisée en tant que couche superficielle Crist, mais d’autres types de matériaux ferroélectrique tels que du niobate de lithium pourraient être employés. En outre, alternativement à une couche superficielle ferroélectrique, une couche superficielle semiconductrice comme une couche de silicium ou comprenant du silicium tel que du silicium monocristallin pourrait être employée. On peut également procéder au report d’une couche portant des composants finis ou semi-finis, le report visant à placer ces composants sur le support Sprt pour tirer profit de ses propriétés dans le domaine radiofréquence.
  • Résultats de tests
  • La performance RF (radiofréquence) d’un composant peut être estimée en procédant à une caractérisation RF du substrat composite (et plus particulièrement du support de ce substrat composite) sur ou dans lequel le composant est destiné à être formé. Comme cela est documenté dans la publication « White paper – RF SOI Characterisation » de janvier 2015 et publié par la société SOITEC, la performance RF d'un substrat peut être caractérisée par une mesure de distorsion de seconde harmonique HD2.
  • On cherche donc généralement à former un support comprenant une couche de piégeage permettant de former un support présentant des performances RF élevées et stables avec la température, ces performances étant établies par la mesure HD2.
  • La demanderesse a procédé à des tests de performance RF pour diverses géométries et procédés de supports Sprt munis d’une couche diélectrique Diel d’oxyde de silicium et formé d’un support BSprt de base constitué de silicium monocristallin comprenant une couche Trap incluant une couche de SiOCH poreux en tant que matériau de faible permittivité diélectrique relative.
  • Cas 1
  • Dans ce premier cas, la couche de SiOCH est en contact direct avec le support BSprt et n’a pas subi de traitement thermique après sa formation. Une moyenne des mesures HD2 effectuées indique une mesure de distorsion de seconde harmonique HD2 à -60 dBm et une résistivité effective de 1641 ohm.cm, qui sont des valeurs suffisantes pour l’application du support Sprt au domaine radiofréquence.
  • Cas 2
  • Ce second cas est identique au cas 1, à la différence près que la couche de SiOCH a subi un traitement thermique rapide (RTA pour Rapid Thermal Anneal) par chauffage par lampes de 30 s à 1000°C sous atmosphère d’azote. Une moyenne des mesures HD2 effectuées indique une mesure de distorsion de seconde harmonique HD2 à -78 dBm et une résistivité effective de 2950 ohm.cm. Le traitement RTA apparaît avoir un effet positif tant sur la distorsion de seconde harmonique HD2 que sur la résistivité effective.
  • Cas 3
  • Ce troisième cas est identique aux cas 1 et 2, à la différence près que la couche de SiOCH a subi un traitement thermique en four de 2h à 1100°C sous atmosphère d’azote suivi d’un traitement thermique rapide (RTA pour Rapid Thermal Annealing) de 30 s à 1000°C sous atmosphère d’azote. Une moyenne des mesures HD2 effectuées indique une mesure de distorsion de seconde harmonique HD2 à -73 dBm et une résistivité effective de 1500 ohm.cm, ce qui indique des performances RF inférieures au cas 2 pour lequel seul le traitement RTA a été appliqué.
  • La demanderesse interprète les résultats de mesure de ces trois cas comme le fait que le traitement RTA stabilise la couche poreuse de SiOCH, limitant l’adsorption de gaz tel que la vapeur d’eau présente dans l’atmosphère a sa surface et au niveau de ses pores, améliorant les performances RF.
  • Cas 4
  • Le cas 4 diffère des cas 1 à 3 en ce que la couche Trap de piégeage est composite, comportant une couche intercalaire Inter constituée de 100 nm de SiC déposé par PECVD entre la couche de SiOCH poreux et le support BSPrt de base, selon la géométrie illustrée par la . Une moyenne des mesures HD2 effectuées indique une mesure de distorsion de seconde harmonique HD2 à -80 dBm et une résistivité effective de 2895 ohm.cm. Sur les deux aspects de distorsion de seconde harmonique HD2 et de résistivité effective, ce cas présente d’excellentes performances, proches de celle du cas 2.
  • Bien entendu l'invention n'est pas limitée aux modes de mise en œuvre décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.
    •

Claims (15)

  1. Support (Sprt) pour un substrat composite, le support (Sprt) comprenant une couche (Trap) de piégeage de charges électriques en contact avec un support (BSprt) de base, la couche (Trap) de piégeage comprenant une couche (Lk) de faible permittivité constituée d’un matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium, le matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium étant du SiOC ou du SiOCH.
  2. Support (Sprt) selon la revendication 1, la couche (Lk) de faible permittivité étant poreuse.
  3. Support (Sprt) selon la revendication 2, la couche de faible permittivité présentant une porosité comprise entre 0% et 50%, préférablement entre 5% et 50%, plus préférablement entre 14% et 50%.
  4. Support (Sprt) selon l’une quelconque des revendication 1 à 3, la couche (Lk) de faible permittivité étant en contact direct avec le support (BSprt) de base.
  5. Support (Sprt) selon l’une quelconque des revendication 1 à 3, une couche (Inter) intercalaire étant interposée entre la couche (Lk) de faible permittivité et le support (BSprt) de base, la couche intercalaire étant constituée de SiC ou d’un matériau dense low-k dit DLK.
  6. Support (Sprt) selon l’une quelconque des revendications 1 à 5, le support (BSprt) de base ayant une composition homogène.
  7. Support (Sprt) selon l’une quelconque des revendications 1 à 6, le matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium comprenant de l’azote à une concentration comprise entre 1016 et 1021 at/cm3.
  8. Substrat composite (S) comprenant une couche superficielle (Crist) cristalline disposée sur un support (Sprt) selon l’une quelconque des revendications 1 à 7.
  9. Substrat composite (S) selon la revendication 8, la couche superficielle (Crist) étant constituée de silicium.
  10. Substrat composite (S) selon la revendication 8, la couche mince étant constituée d’un matériau ferroélectrique.
  11. Substrat composite (S) selon l’une quelconque des revendications 8 à 10, une couche (Diel) de matériau diélectrique étant interposée entre la couche (Crist) cristalline et la couche (Trap) de piégeage.
  12. Procédé de fabrication d’un support (Sprt) pour un substrat composite, comprenant les étapes de :
    - fournir un substrat (BSprt) de base ;
    - former, sur le substrat (BSprt) de base, une couche (Trap) de piégeage de charges électriques comprenant une couche (Lk) de faible permittivité constituée d’un matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium, le matériau présentant une permittivité diélectrique relative plus faible que le dioxyde de silicium étant du SiOC ou du SiOCH.
  13. Procédé de fabrication selon la revendication 12, dans lequel la couche (Lk) de faible permittivité présente une porosité comprise entre 0% et 50%, préférablement entre 5% et 50%, plus préférablement entre 14% et 50%.
  14. Procédé de fabrication d’un substrat composite (S), comprenant le procédé de fabrication d’un support (Sprt) pour un substrat composite selon la revendication 12 ou 13, et en outre les étapes de :
    - former une couche diélectrique (Diel) sur la couche (Trap) de piégeage de charges électriques ; et
    - fixer une couche superficielle (Crist) sur la couche diélectrique (Diel).
  15. Procédé de fabrication d’un substrat composite (S) selon la revendication 14, la couche superficielle (Crist) étant une couche cristalline ou monocristalline.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2860341B1 (fr) 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
FR2973159B1 (fr) 2011-03-22 2013-04-19 Soitec Silicon On Insulator Procede de fabrication d'un substrat de base
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
FR3024587B1 (fr) * 2014-08-01 2018-01-26 Soitec Procede de fabrication d'une structure hautement resistive
US9853133B2 (en) 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
US9899499B2 (en) 2014-09-04 2018-02-20 Sunedison Semiconductor Limited (Uen201334164H) High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
US10312134B2 (en) 2014-09-04 2019-06-04 Globalwafers Co., Ltd. High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
WO2016081367A1 (fr) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited Substrat de silicium sur isolant de grande résistivité comprenant une couche de piégeage de charge formée par co-implantation he-n2
EP4120320A1 (fr) 2015-03-03 2023-01-18 GlobalWafers Co., Ltd. Films de silicium polycristallin de piégeage de charge sur des substrats de silicium avec une contrainte de film commandable
CN107408532A (zh) 2015-03-17 2017-11-28 太阳能爱迪生半导体有限公司 用于绝缘体上半导体结构的制造的热稳定电荷捕获层
FR3048306B1 (fr) 2016-02-26 2018-03-16 Soitec Support pour une structure semi-conductrice
CN115714130A (zh) 2016-12-05 2023-02-24 环球晶圆股份有限公司 高电阻率绝缘体上硅结构及其制造方法
WO2019111893A1 (fr) * 2017-12-06 2019-06-13 株式会社村田製作所 Dispositif à ondes acoustiques
US11164740B2 (en) 2019-10-09 2021-11-02 Newport Fab, Llc Semiconductor structure having porous semiconductor layer for RF devices
FR3104318B1 (fr) 2019-12-05 2023-03-03 Soitec Silicon On Insulator Procédé de formation d'un support de manipulation à haute résistivité pour substrat composite
JP7400634B2 (ja) * 2020-06-09 2023-12-19 信越半導体株式会社 Ｓｏｉ基板及びｓｏｉ基板の製造方法

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