EP4252273A1 - Verfahren zur herstellung eines transistors mit hoher elektronenbeweglichkeit und hergestellter transistor - Google Patents

Verfahren zur herstellung eines transistors mit hoher elektronenbeweglichkeit und hergestellter transistor

Info

Publication number
EP4252273A1
EP4252273A1 EP21820487.3A EP21820487A EP4252273A1 EP 4252273 A1 EP4252273 A1 EP 4252273A1 EP 21820487 A EP21820487 A EP 21820487A EP 4252273 A1 EP4252273 A1 EP 4252273A1
Authority
EP
European Patent Office
Prior art keywords
epitaxial layer
underside
transistor
combinations
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP21820487.3A
Other languages
English (en)
French (fr)
Inventor
Elke Meissner
Hans-Joachim Wuerfl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ferdinand Braun Institut GgmbH Leibniz Institut fuer Hoechstfrequenztechnik
Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Original Assignee
Ferdinand Braun Institut GgmbH Leibniz Institut fuer Hoechstfrequenztechnik
Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ferdinand Braun Institut GgmbH Leibniz Institut fuer Hoechstfrequenztechnik, Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV filed Critical Ferdinand Braun Institut GgmbH Leibniz Institut fuer Hoechstfrequenztechnik
Publication of EP4252273A1 publication Critical patent/EP4252273A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/25—Arrangements for cooling characterised by their materials
    • H10W40/254—Diamond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/25—Arrangements for cooling characterised by their materials
    • H10W40/259—Ceramics or glasses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/10—Arrangements for heating

Definitions

  • a method for fabricating a high electron mobility transistor is presented and a high electron mobility transistor is provided.
  • the method is characterized in that an epitaxial layer is first grown on a flat substrate and the flat substrate is then completely removed from the underside of the epitaxial layer, with a thermally conductive layer being applied to the underside of the epitaxial layer, so that the thermal conductive layer contacts at least 80%, preferably at least 90%, particularly preferably at least 95%, particularly 100%, of the underside of the epitaxial layer.
  • the method is simple and inexpensive to implement and provides a transistor that has high electron mobility, improved electrical performance without backgating, and improved heat dissipation.
  • the method presented also makes it possible to provide a transistor with a vertical transistor structure.
  • GaN is a wide-bandgap, broadband semiconductor that is ideal for power electronic devices. Coupled with the fact that using a native GaN wafer as the substrate for device epitaxy would be extremely expensive, other solutions using cheap substrates such as silicon are widespread.
  • HEMTs High electron mobility transistors
  • GaN-based HEMT structures are known in the art and are commercially available.
  • the HEMT structure consists of an active area with an AlGaN barrier on top of a GaN channel layer.
  • a thick GaN layer doped with carbon or iron acts as an insulating barrier to the rear.
  • a two-dimensional electron gas (“2DEG” for short) is generated due to the band bending caused by the band gap differences and polarization fields.
  • the 2DEG forms a highly laterally conducting channel, resulting in a fast switching lateral device, which is superior to other classic power components.
  • the silicon substrate Underlying the entire structure is the silicon substrate, which is considered cost-effective but has a number of disadvantages.
  • the silicon substrate has a large thermal and structural mismatch with the GaN lattice. Therefore, it is known that a thick stack of layers ("buffer layers") must be deposited to absorb the stress and match the lattice. These buffer layers must be properly tuned to avoid severe wafer bow, which is unacceptable for later device processing.
  • the adjustment of foreign materials leads to the creation of a large number of defects and dislocations (typically 10 9 /cm 2 ) which are known to be detrimental to device performance. Consequently, lattice and strain adaptation layers that are unavoidable on Si substrates, such as thicker isolating buffer or channel layers for higher power, limit and hinder further developments. AlGaN barriers with high aluminum content would be desirable developments to achieve multiple kV performance.
  • the object of the present invention to present a method with which a transistor can be provided which does not have the disadvantages known in the prior art.
  • the method should be simple and inexpensive to implement and provide a transistor with high electron mobility, improved electrical performance without backgating, and improved heat dissipation.
  • the method should also enable the realization of vertical transistor structures.
  • a method for producing a transistor with high electron mobility comprising the steps of a) growing an epitaxial layer containing or consisting of a semiconductor material on a front side of a flat substrate, the flat substrate being suitable for this purpose, by i) chemical etching and/or dry etching to be able to be removed from the epitaxial layer; and or ii) being able to be removed from the epitaxial layer by exposure to laser radiation of a certain wavelength; b) application of at least one lateral and/or vertical transistor structure on a front side of the epitaxial layer; c) applying a temporary wafer to the front of the epitaxial layer; d) removing the planar substrate from the underside of the epitaxial layer; e) applying a thermally conductive layer to the underside of the epitaxial layer; and f) completely removing the temporary wafer; characterized in that the flat substrate is completely removed from the underside of the epitaxial layer and the thermally conductive layer is applied to the under
  • the front side of the epitaxial layer is understood to mean the side of the epitaxial layer that faces away from the flat substrate.
  • a temporary wafer is understood to mean a wafer which is first applied to the front side of the epitaxial layer in the course of the method according to the invention and is later removed again in the method. 100% contacting of the underside of the epitaxial layer means full-area contacting of the underside of the epitaxial layer by the thermally conductive layer.
  • Carrying out the method for providing the transistor is comparatively simple and inexpensive and allows the provision of transistors with simply designed and low-inductive packages and circuits.
  • the method is characterized by complete removal (ie 100% removal), for example by lifting and/or etching away, of the flat substrate from the epitaxial layer.
  • complete removal ie 100% removal
  • etching away for example by lifting and/or etching away
  • no residues of substrate or substrate layers remain on the underside of the epitaxial layer.
  • a thermally conductive layer can be applied over a large area to the underside of the epitaxial layer. So that's the transfer of heat from the epitaxial layer to the thermally conductive layer is improved, which increases the heat dissipation capability of the transistor and thus improves its performance, particularly over long periods of operation.
  • the complete removal of the substrate from the underside of the epitaxial layer is advantageous since the entire underside of the epitaxial layer then has the same properties for assembling further layers (e.g. via bonding) and the further layers can be assembled mechanically more stably on the underside of the epitaxial layer, what increases the overall mechanical stability of the transistor.
  • the complete removal of the substrate increases the electron mobility of the epitaxial layer and improves the electrical performance (without backgating).
  • no buffer layers are deposited between the planar substrate and the epitaxial layer, which enables a higher vertical breakdown voltage for both lateral and vertical transistors, since the breakdown is a function of the buffer layer thickness or n-drift layer thickness.
  • the epitaxial layer contains or consists of a semiconductor material (e.g. a compound semiconductor) selected from the group consisting of GaN, AIN, Al x Gai- x N, InGaN, InAIGaN, AIScN, Ga2Ü3 and Combinations thereof, where x is a number between 0 and 1.
  • the semiconductor material particularly preferably contains or consists of GaN.
  • the semiconductor material can have a doping, in particular a doping with an element selected from the group consisting of Si, Ge, O, C, Fe, Mn and combinations thereof.
  • the method can be characterized in that the epitaxial layer is grown in the direction of the flat substrate to a height in the range from 200 nm to 50 ⁇ m.
  • the epitaxial layer can have an extent of 25.4 mm to 300 mm in a direction parallel to the flat substrate.
  • the flat substrate used in the method can be suitable for a layer containing or consisting of a material selected from the group consisting of (optionally doped) GaN, AlN, Al x Gai- x N, InGaN, To epitaxially grow InAlGaN, AIScN, Ga2O3 and combinations thereof (where x is a number between 0 and 1).
  • the flat substrate used in the method can contain or consist of a material that is selected from the group consisting of silicon carbide, sapphire, sapphire and combinations and mixtures thereof.
  • the material is preferably selected from the group consisting of silicon carbide and sapphire.
  • the deposition of GaN heterostructures on sapphire or silicon carbide is very well established. Compared to epitaxy on a silicon substrate, an order of magnitude lower displacement density (5 x 10 7 to 1 x 10 8 cnr 2 in the case of sapphire or in the order of magnitude of 10 6 cm 2 when using SiC) is achieved, which is beneficial effect on the performance and reliability of the transistors.
  • the method can be characterized in that the flat substrate has a height in the range from 100 ⁇ m to 1.5 mm in the direction of the epitaxial layer.
  • the method can include applying at least one electrical front contact on a top side of the epitaxial layer, with the application of the at least one electrical front contact preferably after the application of at least one lateral and/or vertical structure selected from the group consisting of transistor , Schottky diode structure, pn diode structure, PIN diode structure and combinations thereof, on the epitaxial layer, or after removal of the temporary wafer.
  • the at least one electrical front contact can be applied using a material that has an electrical conductivity in the range from IO 6 .mu.m to IO 8 .mu.m.
  • the at least one electrical front contact can be applied using a material that has a thermal conductivity in the range from 10 to 2300 W/(m-K).
  • the at least one electrical front contact can be applied with a material that contains or consists of a metal, particularly preferably a metal selected from the group consisting of Au, Ag, Al, Pt, Ir, Ni, Cr, Ta, Mo , V and alloys thereof.
  • the at least one electrical front contact can be applied in such a way that the at least one electrical front side contact has a height in the range from 50 nm to 10 ⁇ m mm in the direction of the epitaxial layer.
  • the at least one electrical front contact can be applied by deposition or bonding.
  • the method can be characterized in that the at least one lateral and/or vertical transistor structure is applied as a layer.
  • the lateral and/or vertical transistor structure can contain or consist of a semiconductor material, preferably Al x Ga 1- x N and/or Ga 2 O 3 , optionally doped, where x is a number between 0 and 1.
  • the lateral and/or vertical transistor structure can be processed, the processing preferably taking place after it has been applied to the epitaxial layer or after the removal of the temporary wafer, the processing step comprising a method which is selected from the group consisting of demetallization, wet chemical etching, dry chemical etching, insulator coating, ion implantation, diffusion, and combinations thereof.
  • the temporary wafer can be applied to the front side of the epitaxial layer by gluing the temporary wafer on.
  • Complete removal of the planar substrate from the underside of the epitaxial layer can be accomplished via chemical etching, dry etching, and combinations thereof. Etching away is necessary if the substrate is transparent to the laser light of the laser used, i.e. no laser ablation can take place.
  • the flat substrate can be completely removed from the underside of the epitaxial layer by exposure to laser radiation of a specific wavelength, preferably lifting of the flat substrate by exposure to laser radiation of a specific wavelength.
  • the thermally conductive layer on the underside of the epitaxial layer may contain or consist of a material having a specific thermal conductivity in the range from 10 to 2300 W/(m-K).
  • thermally conductive layer can be deposited or bonded on the underside of the epitaxial layer.
  • the thermally conductive layer on the underside of the epitaxial layer contains or consists of a material that is electrically insulating, the material preferably having an electrical resistivity of at least 10 10 ⁇ m.
  • the electrically insulating material can be selected from the group consisting of AlN, TaC, SiN, diamond and combinations thereof, the material preferably being polycrystalline.
  • the electrically insulating material can have a height in the range from 20 ⁇ m to 1.5 mm in the direction of the epitaxial layer.
  • the thermally conductive layer on the underside of the epitaxial layer contains a material or stands out from it, which is electrically conductive, the material preferably having a specific electrical resistance of at most 2-10 4 Qm.
  • the electrically conductive material can contact an n + -doped area of the epitaxial layer.
  • the electrically conductive material can contain or consist of a semiconductor material and/or metal, particularly preferably a semiconductor material selected from the group consisting of Si, Ge and combinations thereof. Apart from that, the electrically conductive material can have a height in the range from 50 nm to 5 ⁇ m in the direction of the epitaxial layer.
  • Vertical transistor architectures can be provided via this alternative embodiment of the method. This provides all the potential advantages that vertical transistors have over lateral transistors. This is not possible with known GaN-on-Si components, since local substrate removal techniques with all their specific disadvantages have to be used.
  • the method according to the invention can include applying at least one electrical rear-side contact to an underside of the epitaxial layer.
  • the electrical rear-side contact is preferably applied to the underside of the epitaxial layer after the planar substrate has been removed, optionally after a local area of the thermally conductive layer has been removed.
  • the electrical rear-side contact can contain or consist of a material that has a specific electrical resistance of at most 2-10 4 ⁇ m.
  • the electrical rear contact can contain or consist of a material that has a specific thermal conductivity in the range from 150 to 380 W/(mK).
  • the electrical rear-side contact can contain or consist of a semiconductor material and/or metal, particularly preferably a semiconductor material selected from the group consisting of Si, Ge and combinations thereof.
  • the complete removal of the temporary wafer from the top of the epitaxial layer can be carried out via a method selected from the group consisting of laser lift-off method, wet chemical etch method, dry chemical etch method, thermal method, thermally activated smart cut method and combinations thereof.
  • a method selected from the group consisting of laser lift-off method, wet chemical etch method, dry chemical etch method, thermal method, thermally activated smart cut method and combinations thereof can be carried out via a method selected from the group consisting of laser lift-off method, wet chemical etch method, dry chemical etch method, thermal method, thermally activated smart cut method and combinations thereof.
  • one of the This removal process combined with an ion implantation process.
  • a transistor with high electron mobility comprising a) an epitaxial layer containing or consisting of a semiconductor material; and b) at least one lateral and/or vertical transistor structure on a top side of the epitaxial layer; c) a thermally conductive layer on an underside of the epitaxial layer; characterized in that the thermally conductive layer on the underside of the epitaxial layer contacts at least 80%, preferably at least 90%, particularly preferably at least 95%, in particular 100%, of the underside of the epitaxial layer.
  • the transistor exhibits no backgating and is free from the problems presented by a buffer stack for lattice and strain matching, backside conductivity, heat dissipation, uncontrolled backside potential, and static backgating, i.e. free of typical disadvantages of known transistors that have an AlGaN-GaN HEMT on a Si substrate.
  • This offers the advantage of greater design flexibility, since multiple functionalities such as full and half bridge modules, bidirectional switching transistors and drivers can be integrated on one transistor.
  • the thermal resistance of the transistor according to the invention is significantly improved and the possibility of leakage or breakdown mechanisms associated with the insufficient insulating properties of a carbon-doped GaN are reduced.
  • the structure of the transistor is not very complicated.
  • the overall electrical performance of the transistor is higher. This is because lateral GaN-on-Si transistors fabricated with only local substrate removal already show 3 kV operation, ie performance that is already above that of actual SiC devices. In the transistor according to the invention are electrical Total powers of more than 3 kV possible.
  • the transistor according to the invention can be produced using the method according to the invention. This means that the transistor according to the invention can have features that it necessarily has due to the implementation of the method according to the invention. Consequently, the features mentioned above in connection with the method according to the invention can also be features of the transistor according to the invention.
  • FIG. 1 shows a process sequence for the production of a lateral or vertical membrane power transistor.
  • a complete front-end process of the transistor 2 takes place.
  • bonding 3 to a temporary wafer, with the substrate then being removed 4 over the entire surface.
  • a process step A in the production of a lateral transistor, in which bonding 5a takes place on an electrically insulating, thermally conductive substrate, and in the production of a vertical transistor a process step B, in which the steps of backside contacting and bonding 5b take place on an electrically conductive and thermally conductive substrate.
  • the temporary wafer is detached 6 .
  • FIG. 2 shows a schematic representation of the epitaxial layers of a lateral GaN-HEMT.
  • Buffer layers 8 for lattice and voltage adjustment are arranged on the conductive Si substrate 7 .
  • FIG. 3 shows a schematic representation of a lateral GaN HEMT that is transferred onto an insulating and thermally conductive AlN wafer.
  • An AIN wafer 13 is connected to a GaN-based buffer 15 via a bonding interface 14 .
  • FIG. 4 shows a schematic representation of a vertical GaN FinFET that is transferred onto an electrically and thermally conductive substrate.
  • a conductive Si or metal wafer 20 is connected via a bonding interface 14 to a drain contact 21 .
  • On the n -GaN drift zone 23 are a GaN fin structure 24, a source contact 25, a gate metal 26 and a gate insulator 27 are arranged.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)

Abstract

Es wird ein Verfahren zur Herstellung eines Transistors mit hoher Elektronenbeweglichkeit vorgestellt und ein Transistor mit hoher Elektronenbeweglichkeit bereitgestellt. Das Verfahren ist dadurch gekennzeichnet, dass zunächst auf einem flächigen Substrat eine Epitaxieschicht aufgewachsen wird und das flächige Substrat dann wieder vollständig von der Unterseite der Epitaxieschicht entfernt wird, wobei eine thermisch leitende Schicht auf die Unterseite der Epitaxieschicht aufgebracht wird, sodass die thermisch leitende Schicht mindestens 80%, bevorzugt mindestens 90%, besonders bevorzugt mindestens 95%, insbesondere 100%, der Unterseite der Epitaxieschicht kontaktiert. Das Verfahren ist einfach und kostengünstig durchführbar und stellt einen Transistor bereit, der eine hohe Elektronenbeweglichkeit, eine verbesserte elektrische Leistung ohne Backgating und eine verbesserte Wärmeableitung aufweist. Das vorgestellt Verfahren ermöglicht zudem eine Bereitstellung eines Transistor mit einer vertikalen Transistorstruktur.

Description

Verfahren zur Herstellung eines Transistors mit hoher Elektronenbeweglich keit und hergestellter Transistor
Es wird ein Verfahren zur Herstellung eines Transistors mit hoher Elektronen- beweglichkeit vorgestellt und ein Transistor mit hoher Elektronenbeweglich keit bereitgestellt. Das Verfahren ist dadurch gekennzeichnet, dass zunächst auf einem flächigen Substrat eine Epitaxieschicht aufgewachsen wird und das flächige Substrat dann wieder vollständig von der Unterseite der Epitaxie schicht entfernt wird, wobei eine thermisch leitende Schicht auf die Untersei- te der Epitaxieschicht aufgebracht wird, sodass die thermisch leitende Schicht mindestens 80%, bevorzugt mindestens 90%, besonders bevorzugt mindes tens 95%, insbesondere 100%, der Unterseite der Epitaxieschicht kontaktiert. Das Verfahren ist einfach und kostengünstig durchführbar und stellt einen Transistor bereit, der eine hohe Elektronenbeweglichkeit, eine verbesserte elektrische Leistung ohne Backgating und eine verbesserte Wärmeableitung aufweist. Das vorgestellt Verfahren ermöglicht zudem eine Bereitstellung ei nes Transistor mit einer vertikalen Transistorstruktur. GaN ist ein Breitband-Halbleiter mit breiter Bandlücke, der sich hervorragend für leistungselektronische Geräte eignet. Im Zusammenhang mit der Tatsache, dass die Verwendung eines nativen GaN-Wafers als Substrat für die Epitaxie des Bauelements äußerst kostspielig wäre, sind andere Lösungen, die billige Substrate wie Silizium nutzen, weit verbreitet.
Die klassischen Transistoren mit hoher Elektronenbeweglichkeit (HEMTs) werden auf SiC- oder Si-Substraten als laterale Bauelemente hergestellt. Trotz des Vorteils des lateralen 2DEG-Kanals in GaN/AIGaN-Bauelementen wäre eine vertikale Architektur für Leistungsanwendungen aufgrund der positiven Auswirkungen hinsichtlich des Schaltungsdesigns und der passiven Kompo nenten wünschenswert.
GaN-basierte HEMT-Strukturen sind im Stand der Technik bekannt und kom merziell verfügbar. Die HEMT-Struktur besteht aus einer aktiven Fläche mit einer AIGaN-Barriere auf einer GaN-Kanalschicht. Eine dicke, mit Kohlenstoff oder Eisen dotierte GaN-Schicht wirkt hierbei als isolierende Barriere zur Rückseite. Unterhalb der AIGaN/GaN-Grenzschicht wird aufgrund der Band verbiegung, die durch die Bandlückenunterschiede und Polarisationsfelder entsteht, ein zweidimensionales Elektronengas (kurz: „2DEG") erzeugt. Das 2DEG bildet einen hochgradig lateral leitenden Kanal, wodurch ein schnell schaltendes laterales Bauelement entsteht, das anderen klassischen Leis tungsbauelementen überlegen ist.
Unter der gesamten Struktur liegt das Siliziumsubstrat, das als kosteneffektiv gilt, aber eine Reihe von Nachteilen mit sich bringt. Das Siliziumsubstrat weist eine große thermische und strukturelle Fehlanpassung an das GaN-Gitter auf. Daher ist bekannt, dass ein dicker Stapel von Schichten („Pufferschichten") abgeschieden werden muss, um die Belastung aufzunehmen und das Gitter anzupassen. Dies Pufferschichten müssen richtig abgestimmt werden, um einen starken Waferbogen zu vermeiden, der für die spätere Bauelementver arbeitung nicht akzeptabel ist. Darüber hinaus führt die Anpassung von Fremdmaterialien zur Erzeugung einer großen Anzahl von Defekten und Ver setzungen (typischerweise 109/cm2), für die bekannt ist, dass sie für die Bau elementleistung schädlich sind. Folglich sind auf Si-Substraten unvermeidliche Gitter- und Dehnungsadapti onsschichten, wie z.B. dickere isolierende Puffer- oder Kanalschichten für hö here Leistungen, für weitere Entwicklungen limitierend und hinderlich. AIGaN- Barrieren mit hohem Aluminiumanteil wären zur Erzielung mehrerer kV- Leistungen wünschenswerte Entwicklungen.
Darüber hinaus ist nicht nur die Leitfähigkeit und das Schwebepotential des Si- Substrats, das zu Backgating oder Durchschlag durch Versagen eines Bauele ments führt, ein Problem, sondern auch die Wärmeableitung ist ein ernstes Problem. Die Wärmeleitfähigkeit des Si-Substrats ist schlecht, und die Wärme kann nicht gut durch das dicke Si-Substrat abgeführt werden. Um dies zu ver meiden, muss eine Rückverdünnung durchgeführt werden, was im Hinblick auf den Bruch der Chips riskant ist. Außerdem wird durch die Einführung der Dehnungs- und Defektakkommodationsschichten die vertikale Wärmeleitfä higkeit zusätzlich reduziert.
Im Hinblick auf vertikale GaN-Bauelemente sind Bauelementkonzepte mit GaN auf Si-Wafern überhaupt nicht möglich, da die vielen zusätzlich nötigen Schichten als Potentialbarrieren wirken und somit der vertikale Stromfluss stark behindert wird.
Außerdem ist bekannt, dass das Vorhandensein des leitfähigen Si-Substrats nur wenige pm unterhalb des aktiven Kanals zu starken Backgating-Effekten führt. Dies verhindert die laterale Kointegration von Bauelementstrukturen, die eine hohe Potentialdifferenz zueinander aufweisen, z.B. die Integration von Halb- oder Vollbrückenstrukturen. Eine erfolgreiche Integration ist nur möglich, wenn die direkte Kopplung der Substratvorspannung an den Transis torkanal wirksam unterbunden wird. Beispielsweise ist bekannt, eine solche Integration durch die Realisierung von GaN-Transistoren auf SOI-Schichten („Silicon-on-lnsulator") mit darüberliegender GaN-Epitaxie zu erreichen. Dies ermöglicht eine monolithische Integration, allerdings auf Kosten der Wärme leitfähigkeit. Dies ist ein erheblicher Nachteil für die Verwendung von SOI als isolierendes Medium.
Es wird somit deutlich, dass das Vorhandensein des Si-Substrats selbst schäd- lieh für die Leistung des GaN-Leistungsbauelements ist und dass eine viel grö ßere Leistung erwartet werden kann, wenn das Si-Substrat vollständig ent fernt würde.
Kürzlich wurden neue Lösungen vorgeschlagen, bei denen das Si-Substrat lo kal unterhalb des Gates lokal entfernt wurde, was zu einer bisher herausra genden Leistung führte und es möglich machte, den Transistor bis zu 3kV zu betreiben (Dogmus, E. & Zegaoui, M., Appl. Phys. Expr., Bd. 11, S. 034102ff., 2018). Die Technologie der lokalen Entfernung an einigen Stellen ist jedoch recht kompliziert und führt dazu, dass das Si-Substrat an den anderen Stellen immer noch vorhanden ist. Das lokale Sputtern einer AIN-Rückseite innerhalb der entfernten Bereiche ist kompliziert, und auch das Vorhandensein lokaler AIN-gefüllter Bereiche neben restlichem Si-Substrat führt zu Unterschieden im mechanischen Verhalten des Chips später in den Verpackungsrouten.
Ausgehend hiervon war es die Aufgabe der vorliegenden Erfindung, ein Ver fahren vorzustellen, mit dem ein Transistor bereitgestellt werden kann, der die im Stand der Technik bekannten Nachteile nicht aufweist. Insbesondere sollte das Verfahren einfach und kostengünstig durchzuführen sein und eine Transistor mit einer hohen Elektronenbeweglichkeit, einer verbesserten elektrischen Leistung ohne Backgating und einer verbesserten Wärmeablei tung bereitstellen. Insbesondere sollte das Verfahren zudem eine Realisierung von vertikalen Transistorstrukturen ermöglichen.
Die Aufgabe wird gelöst durch das Verfahren mit den Merkmalen von An spruch 1 und den Transistor mit hoher Elektronenbeweglichkeit mit den Merkmalen von Anspruch 14. Die abhängigen Ansprüche zeigen vorteilhafte Weiterbildungen auf.
Erfindungsgemäß wird ein Verfahren zur Herstellung eines Transistors mit hoher Elektronenbeweglichkeit bereitgestellt, umfassend die Schritte a) Aufwachsen einer Epitaxieschicht, die ein Halbleitermaterial enthält oder daraus besteht, auf einer Vorderseite eines flächigen Substrats, wobei das flächige Substrat dazu geeignet ist, durch i) chemisches Ätzen und/oder trockenes Ätzen von der Epitaxieschicht entfernt werden zu können; und/oder ii) Einwirkung von Laserstrahlung einer bestimmten Wellenlänge von der Epitaxieschicht enfernt werden zu können; b) Aufbringen von mindestens einer lateralen und/oder vertikalen Transis torstruktur auf einer Vorderseite der Epitaxieschicht; c) Aufbringen eines temporären Wafers auf die Vorderseite der Epitaxie schicht; d) Entfernen des flächigen Substrats von der Unterseite der Epitaxieschicht; e) Aufbringen einer thermisch leitenden Schicht auf die Unterseite der Epit axieschicht; und f) Vollständiges Entfernen des temporären Wafers; dadurch gekennzeichnet, dass das flächige Substrat vollständig von der Unter seite der Epitaxieschicht entfernt wird und die thermisch leitende Schicht auf die Unterseite der Epitaxieschicht aufgebracht wird, sodass die thermisch lei tende Schicht mindestens 80%, bevorzugt mindestens 90%, besonders bevor zugt mindestens 95%, insbesondere 100% , der Unterseite der Epitaxieschicht kontaktiert.
Unter der Vorderseite der Epitaxieschicht wird die Seite der Epitaxieschicht verstanden, die dem flächigen Substrat abgewandt ist. Unter einem temporä ren Wafer wird ein Wafer verstanden, der im Laufe des erfindungsgemäßen Verfahrens zunächst auf die Vorderseite der Epitaxieschicht aufgebracht wird und später im Verfahren wieder entfernt wird. Mit einer Kontaktierung von 100% der Unterseite der Epitaxieschicht ist eine vollflächige Kontaktierung der Unterseite der Epitaxieschicht durch die thermisch leitende Schicht gemeint.
Die Durchführung des Verfahrens zur Bereitstellung des Transistors ist ver gleichbar einfach und kostengünstig und erlaubt die Bereitstellung von Tran sistoren mit einfach gestalteten und niedrig-induktiven Packungen und Schal tungen. Das Verfahren zeichnet sich durch ein vollständiges Entfernen (d.h. ein 100%-iges Entfernen), beispielsweise über Abheben und/oder Wegätzen, des flächigen Substrats von der Epitaxieschicht aus. Im Vergleich zu einer im Stand der Technik bekannten, lediglich lokalen Entfernung des Substrats von der Epitaxieschicht ergeben sich viele Vorteile, da keine Reste von Substrat bzw. Substratschichten auf der Unterseite der Epitaxieschicht verbleiben. An ders ausgedrückt kann großflächig eine thermisch leitende Schicht auf die Unterseite der Epitaxieschicht aufgebracht werden. Damit ist die Übertragung von Wärme von der Epitaxieschicht auf die thermisch leitende Schicht verbes sert, was die Wärmeableitungsfähigkeit des Transistors erhöht und damit sei ne Leistungsfähigkeit, insbesondere über lange Betriebszeiträume, erhöht.
Ferner ist die vollständige Entfernung des Substrats von der Unterseite der Epitaxieschicht vorteilhaft, da die gesamte Unterseite der Epitaxieschicht dann dieselben Eigenschaften für ein Assemblieren weiterer Schichten (z.B. über Bonden) hat und die weiteren Schichten mechanisch stabiler auf der Unterseite der Epitaxieschicht assembliert werden können, was die mechani sche Gesamtstabilität des Transistors erhöht. Zudem wird durch die vollstän dige Entfernung des Substrats die Elektronenbeweglichkeit der Epitaxieschicht erhöht und die elektrische Leistung (ohne Backgating) verbessert. Insbesonde re werden zwischen dem flächigen Substrat und der Epitaxieschicht keine Puf ferschichten abgeschieden, was sowohl für laterale als auch für vertikale Tran sistoren eine höhere vertikale Durchbruchspannung ermöglicht, da der Durchbruch eine Funktion der Pufferschichtdicke oder n -Driftschichtdicke ist.
Das Verfahren kann dadurch gekennzeichnet sein, dass die Epitaxieschicht ein Halbleitermaterial (z.B. einen Verbindungshalbleiter) enthält oder daraus be steht, das ausgewählt ist aus der Gruppe bestehend aus GaN, AIN, AlxGai-xN, InGaN, InAIGaN, AIScN, Ga2Ü3 und Kombinationen hiervon, wobei x eine Zahl zwischen 0 und 1 ist. Besonders bevorzugt enthält das Halbleitermaterial GaN oder besteht daraus. Das Halbleitermaterial kann eine Dotierung aufweisen, insbesondere eine Dotierung mit einem Element ausgewählt aus der Gruppe bestehend aus Si, Ge, O, C, Fe, Mn und Kombinationen davon.
Ferner kann das Verfahren dadurch gekennzeichnet sein, dass die Epitaxie schicht in Richtung des flächigen Substrats bis zu einer Höhe im Bereich von 200 nm bis 50 pm aufgewachsen wird.
Darüber hinaus kann die Epitaxieschicht in einer Richtung parallel zum flächi gen Substrat eine Ausdehnung von 25,4 mm bis 300 mm aufweisen.
Das in dem Verfahren eingesetzte, flächige Substrat kann dazu geeignet sein, eine Schicht enthaltend oder bestehend aus einem Material ausgewählt aus der Gruppe bestehend aus (optional dotiertem) GaN, AIN, AlxGai-xN, InGaN, InAIGaN, AIScN, Ga2Ü3 und Kombinationen hiervon (wobei x eine Zahl zwi schen 0 und 1 ist) epitaktisch aufwachsen zu lassen.
Ferner kann das in dem Verfahren eingesetzte, flächige Substrat ein Material enthalten oder daraus bestehen, das ausgewählt ist aus der Gruppe beste hend aus Siliziumcarbid, Saphir, Saphir und Kombinationen und Mischungen hiervon. Bevorzugt ist das Material ausgewählt aus der Gruppe bestehend aus Siliziumcarbid und Saphir. Die Abscheidung von GaN-Heterostrukturen auf Saphir oder Siliziumcarbid ist sehr gut etabliert. Im Vergleich zur Epitaxie auf einem Siliziumsubstrat wird eine um Größenordnungen geringere Verset zungsdichte (5 x 107 bis 1 x 108 cnr2 im Falle von Saphir bzw. in der Größen ordnung von 106 cm 2 bei Verwendung von SiC) erreicht, was sich vorteilhaft auf die Leistung und Zuverlässigkeit der Transistoren auswirkt. Ferner ist eine Abscheidung dicker Pufferschichten, die eine Gitterfehlanpassung ermögli chen, nicht erforderlich, da die strukturelle Anpassung zwischen von GaN auf Saphir oder SiC im Vergleich zu GaN auf Silizium grundsätzlich näher liegt. Vor teil an Saphir als Material des flächigen Substrats ist, dass flächige Saphir- Substrate kostengünstig erhältlich sind, wodurch sich der Transistor kosten günstiger und damit ökonomischer bereitstellen lässt. Die Restspannung in dem Transistor ist aufgrund der besseren strukturellen Anpassung zwischen GaN und Saphir geringer. Darüber hinaus weist Saphir eine hohe Materialbe ständigkeit gegenüber höheren Epitaxietemperaturen auf, wodurch mehr Fle xibilität gegenüber epitaktischen Prozessfenstern oder Schichtdicken geboten wird.
Das Verfahren kann dadurch gekennzeichnet sein, dass das flächige Substrat in Richtung der Epitaxieschicht eine Höhe im Bereich von 100 pm bis 1,5 mm aufweist.
Das Verfahren kann ein Aufbringen von mindestens einem elektrischen Front kontakt auf einer Oberseite der Epitaxieschicht umfassen, wobei das Aufbrin gen des mindestens einen elektrischen Frontkontakts bevorzugt nach dem Aufbringen von mindestens einer lateralen und/oder vertikalen Struktur, die ausgewählt ist aus der Gruppe bestehend aus Transistor, Schottky- Diodenstruktur, pn-Diodenstruktur, PIN-Diodenstruktur und Kombinationen hiervon, auf die Epitaxieschicht erfolgt, oder nach dem Entfernen des tempo rären Wafers erfolgt.
Das Aufbringen des mindestens einen elektrischen Frontkontakts kann mit einem Material erfolgen, das eine elektrische Leitfähigkeit im Bereich von IO 6 Qm bis IO 8 Qm aufweist.
Ferner kann das Aufbringen des mindestens einen elektrischen Frontkontakts mit einem Material erfolgen, das eine thermische Leitfähigkeit im Bereich von 10 bis 2300 W/(m-K) aufweist.
Zudem kann das Aufbringen des mindestens einen elektrischen Frontkontakts mit einem Material erfolgen, das ein Metall enthält oder daraus besteht, be sonders bevorzugt ein Metall ausgewählt aus der Gruppe bestehend aus Au, Ag, AI, Pt, Ir, Ni, Cr, Ta, Mo, V und Legierungen hiervon.
Darüber hinaus kann das Aufbringen des mindestens einen elektrischen Frontkontakts dergestalt erfolgen, dass der mindestens eine elektrische Frontseitenkontakt in Richtung der Epitaxieschicht eine Höhe im Bereich von 50 nm bis 10 pm mm aufweist.
Abgesehen davon kann das Aufbringen des mindestens einen elektrischen Frontkontakts über Abscheiden oder Bonden erfolgen.
Das Verfahren kann dadurch gekennzeichnet sein, dass die mindestens eine laterale und/oder vertikale Transistorstruktur als Schicht aufgebracht wird.
Die laterale und/oder vertikale Transistorstruktur kann ein Halbleitermaterial, bevorzugt AlxGai-xN und/oder Ga2Ü3, optional dotiert, enthalten oder daraus bestehen, wobei x eine Zahl zwischen 0 und 1 ist.
Ferner kann die laterale und/oder vertikale Transistorstruktur bearbeitet wer den, wobei das Bearbeiten bevorzugt nach ihrem Aufbringen auf die Epitaxie schicht oder nach dem Entfernen des temporären Wafers erfolgt, wobei der Bearbeitungsschritt ein Verfahren umfasst, das ausgewählt ist aus der Gruppe bestehend aus Demetallisierung, naßchemisches Ätzen, trockenchemisches Ätzen, Isolatorbeschichtung, lonenimplantion, Diffusion und Kombinationen hiervon.
Das Aufbringen des temporären Wafers auf die Vorderseite der Epitaxie schicht kann über Aufkleben des temporären Wafers erfolgen.
Das vollständige Entfernen des flächigen Substrats von der Unterseite der Epitaxieschicht kann über chemisches Ätzen, trockenes Ätzen und Kombinati onen hiervon erfolgen. Das Wegätzen ist dann nötig, falls das Substrat für das Laserlicht des verwendeten Lasers transparent ist, also kein Laserabtrag erfol gen kann.
Ferner kann das vollständige Entfernen des flächigen Substrats von der Unter seite der Epitaxieschicht über Einwirkung von Laserstrahlung einer bestimm ten Wellenlänge, bevorzugt Abheben des flächigen Substrats durch Einwir kung von Laserstrahlung einer bestimmten Wellenlänge erfolgen.
Die thermisch leitende Schicht auf der Unterseite der Epitaxieschicht kann ein Material enthalten oder daraus bestehen, das eine spezifische Wärmeleitfä higkeit im Bereich von 10 bis 2300 W/(m-K) aufweist.
Ferner kann die thermisch leitende Schicht auf der Unterseite der Epitaxie schicht über Abscheiden oder Bonden aufgebracht sein oder werden.
In einer bevorzugten Ausführungsform enthält die thermisch leitende Schicht auf der Unterseite der Epitaxieschicht ein Material oder besteht daraus, das elektrisch isolierend ist, wobei das Material bevorzugt einen spezifischen elektrischen Widerstand von mindestens 1010 Qm aufweist. Ferner kann das elektrisch isolierende Material ausgewählt sein aus der Gruppe bestehend aus AIN, TaC, SiN, Diamant und Kombinationen hiervon, wobei das Material be vorzugt polykristallin ist. Abgesehen davon kann das elektrisch isolierende Material in Richtung der Epitaxieschicht eine Höhe im Bereich von 20 pm bis 1,5 mm aufweisen.
In einer alternativen, bevorzugten Ausführungsform enthält die thermisch leitende Schicht auf der Unterseite der Epitaxieschicht ein Material oder be- steht daraus, das elektrisch leitfähig ist, wobei das Material bevorzugt einen spezifischen elektrischen Widerstand von maximal 2-104 Qm aufweist. Ferner kann das elektrisch leitfähige Material einen n+-dotierten Bereich der Epitaxi eschicht kontaktieren. Darüber hinaus kann das elektrisch leitfähige Material ein Halbleitermaterial und/oder Metall enthalten oder daraus bestehen, be sonders bevorzugt ein Halbleitermaterial ausgewählt aus der Gruppe beste hend aus Si, Ge und Kombinationen hiervon. Abgesehen davon kann das elektrisch leitfähige Material in Richtung der Epitaxieschicht eine Höhe im Bereich von 50 nm bis 5 pm aufweisen. Über diese, alternative Ausführungs form des Verfahrens können vertikale Transistorarchitekturen bereitgestellt werden. Damit liegen alle potenziellen Vorteile vor, die vertikale Transistoren gegenüber lateralen Transistoren aufweisen. Bei bekannten GaN-on-Si- Bauelementen ist dies nicht möglich, da lokale Substratabtragungstechniken mit all ihren spezifischen Nachteilen angewendet werden müssen.
Das erfindungsgemäße Verfahren kann ein Aufbringen von mindestens einem elektrischen Rückseitenkontakt auf einer Unterseite der Epitaxieschicht um fassen. Der elektrische Rückseitenkontakt wird bevorzugt nach dem Entfernen des flächigen Substrats, optional nach einem Entfernen eines lokalen Bereichs der thermisch leitenden Schicht, auf die Unterseite der Epitaxieschicht aufge bracht. Ferner kann der elektrische Rückseitenkontakt ein Material enthalten oder daraus bestehen, das einen spezifischen elektrischen Widerstand von maximal 2-104 Qm aufweist. Zudem kann der elektrische Rückseitenkontakt ein Material enthalten oder daraus bestehen, das eine spezifische Wärmeleit fähigkeit im Bereich von 150 bis 380 W/(m-K) aufweist. Abgesehen davon kann der elektrische Rückseitenkontakt ein Halbleitermaterial und/oder Me tall enthalten oder daraus bestehen, besonders bevorzugt ein Halbleitermate rial ausgewählt aus der Gruppe bestehend aus Si, Ge und Kombinationen hiervon.
Das vollständige Entfernen des temporären Wafers von der Oberseite der Epitaxieschicht kann über ein Verfahren ausgewählt aus der Gruppe beste hend aus Laserabhebe-Verfahren, nasschemisches Ätzverfahren, trockenche misches Ätzverfahren, thermisches Verfahren, thermisch aktiviertes Smart- cut-Verfahren und Kombinationen hiervon, erfolgen. Optional wird eines die- ser Entfernungsverfahren kombiniert mit einem Ionenimplantations- Verfahren.
Erfindungsgemäß wird ein Transistor mit hoher Elektronenbeweglichkeit be reitgestellt, enthaltend a) eine Epitaxieschicht, die ein Halbleitermaterial enthält oder daraus be steht; und b) mindestens eine laterale und/oder vertikale Transistorstruktur auf einer Oberseite der Epitaxieschicht; c) eine thermisch leitende Schicht auf einer Unterseite der Epitaxieschicht; dadurch gekennzeichnet, dass die thermisch leitende Schicht auf der Unter seite der Epitaxieschicht mindestens 80%, bevorzugt mindestens 90%, beson ders bevorzugt mindestens 95%, insbesondere 100%, der Unterseite der Epit axieschicht kontaktiert.
Der Transistor zeigt kein Backgating und ist frei von den Problemen, die sich durch einen Pufferstapel für die Gitter- und Dehnungsanpassung, eine Leitfä higkeit auf der Rückseite, einer Wärmeableitung, einem unkontrollierten Po tential auf der Rückseite und einem statischen Backgating ergeben, also frei von typische Nachteilen von bekannten Transistoren, die ein AIGaN-GaN- HEMT auf einem Si-Substrat aufweisen. Dies bietet den Vorteil einer höheren Gestaltungsflexibilität, da mehrere Funktionalitäten, wie z.B. Voll- und Halb- brückenmodule, bidirektionale Schalttransistoren und Treiber, auf einem Transistor integriert werden können.
Ferner ist der Wärmewiderstand des erfindungsgemäßen Transistors erheb lich verbessert und die Möglichkeit von Leck- oder Durchschlagmechanismen, die mit den unzureichenden Isolationseigenschaften eines kohlenstoffdotier ten GaN Zusammenhängen, sind verringert. Darüber hinaus ist die Struktur des Transistors nicht sehr kompliziert.
Abgesehen davon ist die elektrische Gesamtleistung des Transistors höher. Dies ergibt sich dadurch, dass laterale GaN-on-Si-Transistoren, die nur mit einer lokalen Substrat-Entfernung hergestellt wurden, bereits einen 3 kV- Betrieb zeigen, also eine Leistung, die bereits über der von tatsächlichen SiC- Bauelementen liegt. Bei dem erfindungsgemäßen Transistor sind elektrische Gesamtleistungen von mehr als 3 kV möglich.
Der erfindungsgemäße Transistor kann über das erfindungsgemäße Verfahren hergestellt sein. Dies bedeutet, dass der erfindungsgemäße Transistor Merk male aufweisen kann, die er zwangsweise aufgrund der Durchführung des erfindungsgemäßen Verfahrens aufweist. Folglich können die oben im Zu sammenhang mit dem erfindungsgemäßen Verfahren genannten Merkmale auch Merkmale des erfindungsgemäßen Transistors sein.
Anhand der nachfolgenden Figuren soll der erfindungsgemäße Gegenstand näher erläutert werden, ohne diesen auf die hier dargestellten, spezifischen Ausführungsformen einschränken zu wollen.
Figur 1 zeigt einen Verfahrensablauf für die Herstellung eines lateralen oder vertikalen Membranleistungstransistors. Nach Durchführung einer Transistor- Epitaxie 1 auf einem Substrat erfolgt ein kompletter Frontend-Prozess des Transistors 2. Es schließt sich ein Bonden 3 auf einen temporären Wafer an, wobei es danach zu einer vollflächigen Entfernung 4 des Substrats kommt. Im Anschluss erfolgt bei der Herstellung eines lateralen Transistors ein Verfah rensschritt A, bei dem ein Bonden 5a auf ein elektrisch isolierendes, thermisch leitfähiges Substrat stattfindet, und bei der Herstellung eines vertikalen Tran sistors ein Verfahrensschritt B, bei dem die Schritte Rückseitenkontaktierung und ein Bonden 5b auf ein elektrisch leitfähiges und thermisch leitfähiges Substrat stattfinden. Abschließend erfolgt in beiden Fällen A, B ein Ablösen 6 des temporären Wafers.
Figur 2 zeigt eine schematische Darstellung der Epitaxieschichten eines latera len GaN-HEMT. Auf dem leitfähigen Si-Substrat 7 sind Pufferschichten 8 zur Gitter und Spannungsanpassung angeordnet. Auf den Pufferschichten 8 be findet sich eine isolierende GaN:C Schicht 9. Auf der isolierenden GaN:C Schicht 9 ist eine GaN uid Schicht 10 als Kanal angeordnet. Auf der GaN uid Schicht 10 befindet sich eine AIGaN uid Schicht 12 als Barriere, wobei sich zwischen der GaN uid Schicht 10 und der AIGaN uid Schicht 12 eine 2 DEG Schicht 11 ausbildet. Figur 3 zeigt eine schematische Darstellung eines lateralen GaN HEMT, der auf einen isolierenden und thermisch leitfähigen AIN Wafer transferiert ist. Ein AIN-Wafer 13 ist über ein Bondinterface 14 mit einem GaN-basierter Puffer 15 verbunden. Auf dem GaN-basierten Puffer 15 ist eine AIGaN-Barriere 16 an geordnet. Auf der AIGaN-Barriere 16 findet sich Source 17, Gate 18 und Drain 19.
Figur 4 zeigt eine schematische Darstellung eines vertikalen GaN FinFETs, der auf ein elektrisch und thermisch leitfähiges Substrat transferiert ist. Ein leitfä higer Si- oder Metallwafer 20 ist über ein Bondinterface 14 mit einem Drain kontakt 21 verbunden. Auf dem Drainkontakt 21 befindet sich eine n+-GaN Drainschicht 22 und auf der n+-GaN Drainschicht 22 eine n -GaN Driftzone 23. Auf der n -GaN Driftzone 23 sind eine GaN-Finstruktur 24, ein Sourcekontakt 25, ein Gatemetall 26 und ein Gateisolator 27 angeordnet.
Bezugszeichenliste:
1: Transistor-Epitaxie;
2: Kompletter Frontend-Prozess des Transistors;
3: Bonden auf temporäres Substrat (z.B. temporären Wafer);
4: Vollflächige Entfernung des Substrats;
5a: Bonden auf elektrisch isolierendes, thermisch leitfähiges Substrat;
5b: Rückseitenkontaktierung und Bonden auf elektrisch und thermisch leitfähiges Substrat;
6: Ablösen des temporären Substrats (z.B. temporären Wafers);
7: Si-Substrat (leitfähig);
8: Pufferschichten (Gitter und Spannungsanpassung);
9: GaN:C (isolierend);
10: GaN uid (Kanal);
11: 2DEG;
12: AIGaN uid (Barriere);
13: AIN-Wafer;
14: Bondinterface;
15: GaN-basierter Puffer;
16: AIGaN-Barriere;
17: Source; 18 Gate;
19 Drain;
20 Leitfähiger Si- oder Meta II wafer;
21 Drainkontakt;
22 n+-GaN Drain;
23 n -GaN Driftzone;
24 GaN-Finstruktur;
25 Sourcekontakt;
26 Gatemetall;
27 Gateisolator;
A: Verfahrensschritt bei Herstellung eines lateralen Transistors;
B: Verfahrensschritt bei Herstellung eines vertikalen Transistors.

Claims

Patentansprüche
1. Verfahren zur Herstellung eines Transistors mit hoher Elektronenbe weglichkeit, umfassend die Schritte a) Aufwachsen einer Epitaxieschicht, die ein Halbleitermaterial ent hält oder daraus besteht, auf einer Vorderseite eines flächigen Substrats, wobei das flächige Substrat dazu geeignet ist, durch i) chemisches Ätzen und/oder trockenes Ätzen von der Epitaxie schicht entfernt werden zu können; und/oder ii) Einwirkung von Laserstrahlung einer bestimmten Wellenlänge von der Epitaxieschicht entfernt werden zu können; b) Aufbringen von mindestens einer lateralen und/oder vertikalen Transistorstruktur auf einer Vorderseite der Epitaxieschicht; c) Aufbringen eines temporären Wafers auf die Vorderseite der Epit axieschicht; d) Entfernen des flächigen Substrats von der Unterseite der Epitaxie schicht; e) Aufbringen einer thermisch leitenden Schicht auf die Unterseite der Epitaxieschicht; und f) Vollständiges Entfernen des temporären Wafers; dadurch gekennzeichnet, dass das flächige Substrat vollständig von der Unterseite der Epitaxieschicht entfernt wird und die thermisch leiten de Schicht auf die Unterseite der Epitaxieschicht aufgebracht wird, so- dass die thermisch leitende Schicht mindestens 80%, bevorzugt min destens 90%, besonders bevorzugt mindestens 95%, insbesondere 100%, der Unterseite der Epitaxieschicht kontaktiert.
2. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass die Epita xieschicht i) ein Halbleitermaterial enthält oder daraus besteht, das ausge wählt ist aus der Gruppe bestehend aus GaN, AIN, AlxGai-xN, InGaN, InAIGaN, AIScN, Ga2Ü3 und Kombinationen hiervon, wobei x eine Zahl zwischen 0 und 1 ist, wobei das Halbleitermaterial op tional eine Dotierung aufweist, insbesondere eine Dotierung mit einem Element ausgewählt aus der Gruppe bestehend aus Si, Ge, O, C, Fe, Mn und Kombinationen davon; und/oder ii) in Richtung des flächigen Substrats bis zu einer Höhe im Bereich von 200 nm bis 50 pm aufgewachsen wird; und/oder iii) in einer Richtung parallel zum flächigen Substrat eine Ausdehnung von 25,4 mm bis 300 mm aufweist.
3. Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch ge kennzeichnet, dass das flächige Substrat i) dazu geeignet ist, eine Schicht enthaltend oder bestehend aus ei nem Material ausgewählt aus der Gruppe bestehend aus, optional dotiertem, GaN, AIN, AlxGai-xN, InGaN, InAIGaN, AIScN, Ga2Ü3 und Kombinationen hiervon, wobei x eine Zahl zwischen 0 und 1 ist, epitaktisch aufwachsen zu lassen; und/oder ii) ein Material enthält oder daraus besteht, das ausgewählt ist aus der Gruppe bestehend aus Siliziumcarbid, AIN, Saphir und Kombi nationen und Mischungen hiervon.
4. Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch ge kennzeichnet, dass das flächige Substrat in Richtung der Epitaxie schicht eine Höhe im Bereich von 100 pm bis 1,5 mm aufweist.
5. Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch ge kennzeichnet, dass das Verfahren ein Aufbringen von mindestens ei nem elektrischen Frontkontakt auf einer Oberseite der Epitaxieschicht umfasst, wobei das Aufbringen des mindestens einen elektrischen Frontkontakts bevorzugt i) nach dem Aufbringen von mindestens einer lateralen und/oder vertikalen Struktur, die ausgewählt ist aus der Gruppe bestehend aus Transistor, Schottky-Diodenstruktur, pn-Diodenstruktur, PIN- Diodenstruktur und Kombinationen hiervon, auf die Epitaxie schicht erfolgt, oder nach dem Entfernen des temporären Wafers erfolgt; und/oder ii) mit einem Material erfolgt, das eine elektrische Leitfähigkeit im Bereich von IO 6 Qm bis IO 8 Qm aufweist; und/oder iii) mit einem Material erfolgt, das eine thermische Leitfähigkeit im Bereich von 10 bis 2300 W/(m K) aufweist; und/oder iv) mit einem Material erfolgt, das ein Metall enthält oder daraus be steht, besonders bevorzugt ein Metall ausgewählt aus der Gruppe bestehend aus Au, Ag, AI, Pt, Ir, Ni, Cr, Ta, Mo, V und Legierungen hiervon; und/oder v) dergestalt erfolgt, dass der mindestens eine elektrische Frontsei tenkontakt in Richtung der Epitaxieschicht eine Höhe im Bereich von 50 nm bis 10 pm mm aufweist; und/oder vi) über Abscheiden oder Bonden erfolgt.
6. Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch ge kennzeichnet, dass die mindestens eine laterale und/oder vertikale
Transistorstruktur i) als Schicht aufgebracht wird; und/oder ii) ein Halbeitermaterial bevorzugt AlxGai-xN und/oder Ga2Ü3, optio nal dotiert, wobei x eine Zahl zwischen 0 und 1 ist, enthält oder daraus besteht; und/oder iii) bearbeitet wird, wobei das Bearbeiten bevorzugt nach ihrem Auf bringen auf die Epitaxieschicht oder nach dem Entfernen des tem porären Wafers erfolgt, wobei der Bearbeitungsschritt ein Verfah ren umfasst, das ausgewählt ist aus der Gruppe bestehend aus Demetallisierung, naßchemisches Ätzen, trockenchemisches Ät- zen, Isolatorbeschichtung, lonenimplantion, Diffusion und Kombi nationen hiervon.
7. Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch ge kennzeichnet, dass das Aufbringen des temporären Wafers auf die Vorderseite der Epitaxieschicht über Aufkleben erfolgt.
8. Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch ge kennzeichnet, dass das vollständige Entfernen des flächigen Substrats von der Unterseite der Epitaxieschicht erfolgt über i) chemisches Ätzen, trockenes Ätzen und Kombinationen hiervon; und/oder ii) Einwirkung von Laserstrahlung einer bestimmten Wellenlänge, bevorzugt Abheben des flächigen Substrats durch Einwirkung von Laserstrahlung einer bestimmten Wellenlänge.
9. Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch ge kennzeichnet, dass die thermisch leitende Schicht auf der Unterseite der Epitaxieschicht i) ein Material enthält oder daraus besteht, das eine spezifische Wärmeleitfähigkeit im Bereich von 10 bis 2300 W/(m-K) aufweist; und/oder ii) über Abscheiden oder Bonden aufgebracht wird oder ist.
10. Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch ge kennzeichnet, dass die thermisch leitende Schicht auf der Unterseite der Epitaxieschicht ein Material enthält oder daraus besteht, das elektrisch isolierend ist, wobei das elektrisch isolierende Material be vorzugt i) einen spezifischen elektrischen Widerstand von mindestens 1010 Qm aufweist; und/oder ii) ausgewählt ist aus der Gruppe bestehend aus AIN, TaC, SiN, Dia mant und Kombinationen hiervon, wobei das Material bevorzugt polykristallin ist; und/oder iii) in Richtung der Epitaxieschicht eine Höhe im Bereich von 20 pm bis 1,5 mm aufweist.
11. Verfahren gemäß einem der Ansprüche 1 bis 9, dadurch gekennzeich net, dass die thermisch leitende Schicht auf der Unterseite der Epitaxi eschicht ein Material enthält oder daraus besteht, das elektrisch leit fähig ist, wobei das Material bevorzugt i) einen spezifischen elektrischen Widerstand von maximal 2-104 Qm aufweist; und/oder ii) einen n+-dotierten Bereich der Epitaxieschicht kontaktiert; und/oder iii) ein Halbleitermaterial und/oder Metall enthält oder daraus be steht, besonders bevorzugt ein Halbleitermaterial ausgewählt aus der Gruppe bestehend aus Si, Ge und Kombinationen hiervon; und/oder iv) in Richtung der Epitaxieschicht eine Höhe im Bereich von 50 nm bis 5 pm aufweist.
12. Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch ge kennzeichnet, dass das Verfahren ein Aufbringen von mindestens ei nen elektrischen Rückseitenkontakt auf einer Unterseite der Epitaxie schicht umfasst, wobei der elektrische Rückseitenkontakt bevorzugt i) nach dem Entfernen des flächigen Substrats, optional nach einem Entfernen eines lokalen Bereichs der thermisch leitenden Schicht, auf die Unterseite der Epitaxieschicht aufgebracht wird; und/oder ii) ein Material enthält oder daraus besteht, das einen spezifischen elektrischen Widerstand von maximal 2-104 Ohrn-rn aufweist; und/oder iii) ein Material enthält oder daraus besteht, das eine spezifische Wärmeleitfähigkeit im Bereich von 150 bis 380 W/(m-K) aufweist; und/oder iv) ein Halbleitermaterial und/oder Metall enthält oder daraus be steht, besonders bevorzugt ein Halbleitermaterial ausgewählt aus der Gruppe bestehend aus Si, Ge und Kombinationen hiervon.
13. Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch ge kennzeichnet, dass das vollständige Entfernen des temporären Wafers von der Oberseite der Epitaxieschicht über ein Verfahren ausgewählt aus der Gruppe bestehend aus Laserabhebe-Verfahren, nasschemi sches Ätzverfahren, trockenchemisches Ätzverfahren, thermisches Ver fahren, thermisch aktiviertes Smart-cut-Verfahren und Kombinationen hiervon, erfolgt, optional kombiniert mit einem Ionenimplantations- Verfahren.
14. Transistor mit hoher Elektronenbeweglichkeit, enthaltend a) eine Epitaxieschicht, die ein Halbleitermaterial enthält oder daraus besteht; und b) mindestens eine laterale und/oder vertikale Transistorstruktur auf einer Oberseite der Epitaxieschicht; c) eine thermisch leitende Schicht auf einer Unterseite der Epitaxie schicht; dadurch gekennzeichnet, dass die thermisch leitende Schicht auf der Unterseite der Epitaxieschicht mindestens 80%, bevorzugt mindestens 90%, besonders bevorzugt mindestens 95%, insbesondere 100%, der Unterseite der Epitaxieschicht kontaktiert.
15. Transistor gemäß Anspruch 14, dadurch gekennzeichnet, dass der Transistor über das Verfahren gemäß einem der Ansprüche 1 bis 13 hergestellt ist.
EP21820487.3A 2020-11-25 2021-11-25 Verfahren zur herstellung eines transistors mit hoher elektronenbeweglichkeit und hergestellter transistor Pending EP4252273A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102020214767.1A DE102020214767A1 (de) 2020-11-25 2020-11-25 Verfahren zur Herstellung eines Transistors mit hoher Elektronenbeweglichkeit und hergestellter Transistor
PCT/EP2021/082913 WO2022112378A1 (de) 2020-11-25 2021-11-25 Verfahren zur herstellung eines transistors mit hoher elektronenbeweglichkeit und hergestellter transistor

Publications (1)

Publication Number Publication Date
EP4252273A1 true EP4252273A1 (de) 2023-10-04

Family

ID=78824669

Family Applications (1)

Application Number Title Priority Date Filing Date
EP21820487.3A Pending EP4252273A1 (de) 2020-11-25 2021-11-25 Verfahren zur herstellung eines transistors mit hoher elektronenbeweglichkeit und hergestellter transistor

Country Status (6)

Country Link
US (1) US20230420542A1 (de)
EP (1) EP4252273A1 (de)
JP (1) JP7656701B2 (de)
CN (1) CN116635987A (de)
DE (1) DE102020214767A1 (de)
WO (1) WO2022112378A1 (de)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
JP5433909B2 (ja) 2012-05-22 2014-03-05 株式会社パウデック ＧａＮ系半導体素子の製造方法
US8981432B2 (en) 2012-08-10 2015-03-17 Avogy, Inc. Method and system for gallium nitride electronic devices using engineered substrates
JP5931803B2 (ja) 2013-06-10 2016-06-08 日本電信電話株式会社 窒化物半導体装置の製造方法
US9601327B2 (en) * 2014-08-15 2017-03-21 The Board Of Regents Of The University Of Oklahoma High-power electronic device packages and methods
JP2019153603A (ja) 2016-07-19 2019-09-12 三菱電機株式会社 半導体基板及びその製造方法
CN107393858A (zh) 2017-07-28 2017-11-24 西安交通大学 一种GaN HEMTs功率器件向金刚石热沉转移方法

Also Published As

Publication number Publication date
JP2023550520A (ja) 2023-12-01
JP7656701B2 (ja) 2025-04-03
WO2022112378A1 (de) 2022-06-02
US20230420542A1 (en) 2023-12-28
CN116635987A (zh) 2023-08-22
DE102020214767A1 (de) 2022-05-25

Similar Documents

Publication Publication Date Title
US8742459B2 (en) High voltage III-nitride semiconductor devices
US8212290B2 (en) High temperature performance capable gallium nitride transistor
JP4154558B2 (ja) 半導体装置
DE102014213565B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102012207370B4 (de) Selbstsperrender HEMT und Verfahren zu dessen Herstellung
DE112019007477T5 (de) Halbleitereinheit und herstelungsverfahren für eine halbleitereinheit
DE102009018054A1 (de) Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
CN101185158A (zh) 晶体管及其驱动方法
DE102012020481A1 (de) Gruppe III-Nitrid Metall-Isolator-Halbleiter Heterostruktur-Feldeffekttransistoren
DE112011103385T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
US12289920B2 (en) Semiconductor device and method for manufacturing the same
DE102005045542A1 (de) Nicht-Planares III-Nitrid Powergerät mit einem lateralen Leitungspfad
DE102017112959A1 (de) Iii-nitrid-transistor mit ladungseinfangverhinderung
DE102017119774A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102014107560A1 (de) Halbleiterbauelement und Verfahren
CN113628963A (zh) Ⅲ族氮化物增强型hemt器件及其制造方法
CN113972263B (zh) 一种增强型AlGaN/GaN HEMT器件及其制备方法
CN115020490A (zh) 一种具有非极性沟道的增强型GaN基HEMT器件及其制备方法
DE102014104103A1 (de) Verfahren und Substrat für dicke III-N-Epitaxieschichten
CN113628962A (zh) Ⅲ族氮化物增强型hemt器件及其制造方法
WO2022228947A1 (de) Isolierte vertikale galliumnitrid transistoren auf einem silizium substrat und verfahren zum herstellen derselben
DE102015111838B4 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102009051521A1 (de) Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit III-V-Schichtstrukturen für die Integration von Siliziumbauelementen mit auf Gruppe III-V-Schichtstrukturen basierenden High Electron Mobility Transistoren (HEMT) und entsprechende Halbleiterschichtanordnung
WO2022112378A1 (de) Verfahren zur herstellung eines transistors mit hoher elektronenbeweglichkeit und hergestellter transistor
CN208368511U (zh) 半导体器件

Legal Events

Date Code Title Description
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: UNKNOWN

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20230626

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

DAV Request for validation of the european patent (deleted)
DAX Request for extension of the european patent (deleted)